JP2003031700A

JP2003031700A - 不揮発性半導体記憶装置、その動作方法および製造方法

Info

Publication number: JP2003031700A
Application number: JP2001211946A
Authority: JP
Inventors: Hiroyuki Moriya; 博之守屋; Takayuki Emori; 孝之江守; Toshio Kobayashi; 敏夫小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-07-12
Filing date: 2001-07-12
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】ツインＭＯＮＯＳセルよりセル面積を縮小し、
ワード線間を短絡するような導電性残渣の発生を防止す
る。【解決手段】隣接した２本のビット線（ＢＬ１とＢＬ
２，ＢＬ２とＢＬ３）間に２つのメモリトランジスタＭ
Ｔａ，ＭＴｂが縦続接続され、このメモリトランジスタ
の２つのゲート電極ＣＬ１（またはＣＬ２）とＷＬ１と
が、その離間方向の寸法を膜厚とするように配置された
誘電体膜ＣＨＳ２を挟んで近接し、かつ互いに絶縁され
ている。ワード線加工時に分断する第２ゲート電極が、
導電膜をパターンニングして出来た制御線ＣＬ１，ＣＬ
２の側面に対し形成された導電線サイドウォールＳＷな
ので、その分断時に残差が発生しにくい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、隣接したビット線
間に縦続接続した２つのメモリトランジスタを有し、当
該２つのメモリトランジスタそれぞれにデータを独立に
記憶可能な不揮発性半導体記憶装置と、その動作方法お
よび製造方法とに関する。

【０００２】

【従来の技術】従来より、いわゆるＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor)型など、複数の誘
電体膜を積層させた電荷蓄積膜を有し、この電荷蓄積膜
内の電荷トラップに蓄積する電荷量を制御することで情
報の記憶を行う不揮発性半導体記憶素子が知られてい
る。

【０００３】最近になって、従来のＣＨＥ(Channel Hot
Electron)注入方式によって電荷を離散的な電荷トラッ
プの分布領域の一部に注入できることに注目して、電荷
蓄積膜のソース側とドレイン側に２値情報を独立に書き
込むことにより、１メモリセル当たり２ビットを独立に
記憶可能な技術が報告された。

【０００４】たとえば“2000 Symposium on VLSI Techn
ology, pp.122-123 ”では、ソース側とドレイン側に電
荷蓄積膜を分離して設け、電荷蓄積膜上に制御電極を設
け、かつ、制御電極間のチャネル中央部に電荷保持能力
を有しない単層の誘電体膜を介在させた状態でワードゲ
ート電極を設けている。ワードゲート電極はワード線に
接続され、制御電極はワード線と直交する方向に配線さ
れて、ワードゲート電極とは独立に制御される。このた
め、電荷注入の位置の制御性および電荷注入効率を上げ
ることができ、その結果、高速書き込みを達成してい
る。

【０００５】このメモリセルはツインＭＯＮＯＳセルと
称せられ、行方向に一定間隔で繰り返したワードゲート
電極を有し、その行方向両側の壁面にサイドウォール形
の導電層を有している。このサイドウォール形の導電層
の直下にＯＮＯ(Oxide-Nitride-Oxide) 膜、すなわち電
荷保持能力を有した電荷蓄積膜を有している。これに対
し、ワードゲート電極の直下には単層の誘電体膜が形成
され、そのため、この部分は電荷保持能力を有しない。
サイドウォール形の導電層とワードゲート電極をマスク
として、隣接するサイドウォール形の導電層間に表出す
る基板箇所にＮ型不純物を導入し、ソースまたはドレイ
ンとなるＮ⁺ 不純物領域を形成している。

【０００６】

【発明が解決しようとする課題】前記した論文には具体
的な製造方法は開示されていないが、このツインＭＯＮ
ＯＳセルは、以下に示す製造上および構造上の問題点が
ある。

【０００７】第１に、このツインＭＯＮＯＳセルでは、
ワードゲート電極を有したＭＯＳ型トランジスタを有
し、その分メモリセル面積が大きい。

【０００８】第２に、このツインＭＯＮＯＳセルでは、
構造上、ワード線間ショート不良が起きやすい。以下、
この不良の発生原因を説明する。ツインＭＯＮＯＳセル
におけるワードゲート電極は、最初は、列方向に長い平
行ライン状にパターンニングされる。このとき、通常、
ワードゲート電極材料を堆積した後、その上にレジスト
のパターンを形成し、このレジストをマスクとして異方
性が強いエッチング方法、たとえばＲＩＥ(Reactive Io
n Etching)によりワードゲート電極材料を加工する。レ
ジストパターンの断面形状は側面が順テーパとなるのが
普通であり、またエッチング時のレジストが多少なりと
も後退するため、加工後のワードゲート電極の側面も順
テーパとなる。また、レジストを用いないでエッチング
時に後退しない材料を用いても、エッチング時の側壁付
着物の影響等により、加工後のワードゲート電極の側面
に多少なりとも順テーパが出来やすい。このワードゲー
ト電極は、その後、たとえばワード線をパターンニング
する際に同時に加工しセル間で分離する必要がある。と
ころが、このとき既にワードゲート電極の側壁に対し絶
縁膜を介在させた状態で制御電極が形成されているため
台形状の断面形状を有した穴を掘りながら、ワードゲー
ト電極を選択的にエッチングにより除去しなければなら
ない。したがって、このエッチング時に逆テーパ状の制
御電極の側面の下部側がエッチングされ難く、この部分
に制御電極に沿って導電性の残渣が生じやすい。導電性
の残渣が生じると、ワード線間のショート不良となる。

【０００９】本発明の第１の目的は、ツインＭＯＮＯＳ
セルと同様に２つのメモリトランジスタを有しながら、
さらにセル面積を縮小することにある。本発明の第２の
目的は、ワード線間を短絡するような導電性残渣の発生
を防止することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の第１の観点に係る不揮発性半導体記
憶装置は、隣接した２本のビット線間に２つのメモリト
ランジスタが縦続接続され、上記メモリトランジスタの
２つのゲート電極が、その離間方向の寸法を膜厚とする
ように配置された誘電体膜を挟んで近接し、かつ互いに
絶縁されている。

【００１１】この不揮発性半導体記憶装置は、好適に、
第１導電型半導体と、第１導電型半導体内に離れて形成
された第２導電型半導体からなる２つのソース・ドレイ
ン領域と、上記ソース・ドレイン領域間の第１導電型半
導体上に電荷保持能力を有したゲート誘電体膜を介在さ
せた状態でそれぞれ交差し、互いに絶縁された第１，第
２ゲート電極とを有している。上記２つのメモリトラン
ジスタをそれぞれ有した複数のメモリセルが行列状に配
置された場合、好適に、上記ソース・ドレイン領域が、
列方向に長く配置されて当該配置方向の複数のメモリセ
ルを含み行方向に隣接した２つのメモリセル列で共有さ
れ、上記第１ゲート電極が、列方向に長く配置されて複
数のメモリセルで共有され、上記第２ゲート電極が、行
方向に長く配置されて複数のメモリセルで共有されてい
る。

【００１２】このような構成の不揮発性半導体記憶装置
は、第１，第２ゲート電極間が、その離間方向の寸法を
膜厚とする誘電体膜を挟んで近接している。したがっ
て、従来のツインＭＯＮＯＳセルのように、２つのメモ
リトランジスタ間にＭＯＮ型トランジスタを有しない。
第１ゲート電極を有したメモリトランジスタは、第２ゲ
ート電極の下方の第１導電型半導体領域とソース・ドレ
イン領域の一方との何れかをソースとし、他をドレイン
として動作する。第２ゲート電極を有したメモリトラン
ジスタは、第１ゲート電極の下方の第１導電型半導体領
域ともう１つのソース・ドレイン領域との何れかをソー
スとし、他をドレインとして動作する。

【００１３】ところで、従来のツインＭＯＮＯＳセルで
は、２つのメモリトランジスタのゲート電極（制御電
極）は、ワードゲートの両側に形成されたサイドウォー
ル形状の導電層からなり、互いに並行に配置されてい
た。このため、２つのメモリトランジスタのゲート電極
のチャネル方向の断面が対称となっていた。これに対
し、上記第１の観点に係る不揮発性半導体記憶装置で
は、構造上、２つのメモリトランジスタのゲート電極
（第１，第２ゲート電極）が異なる方向に配置されるこ
とが多い。すなわち、第２ゲート電極を行方向に配置し
てワード線の機能を持たせた場合、第１ゲート電極は列
方向に配置される。そのような場合、第１，第２ゲート
電極のチャネル方向の断面形状が非対称となる。以下の
第２の観点に係る不揮発性半導体記憶装置の動作方法
は、このような非対称のゲート電極を同一メモリセル内
に有する場合に好適である。

【００１４】本発明の第２の観点に係る不揮発性半導体
記憶装置の動作方法は、隣接した２本のビット線間に縦
続接続され断面形状が互いに非対称な複数種類のメモリ
トランジスタを含むメモリセルが行列状に配置された不
揮発性半導体記憶装置の動作方法であって、同一行内で
断面形状が互いに対称な同一種類のメモリトランジスタ
を選択して、同時に書き込み，読み出しまたは消去す
る。

【００１５】たとえば、第１ゲート電極が列方向に長く
配置され、第２ゲート電極が行方向に長く配置され、ソ
ース・ドレイン領域が行方向の隣接メモリセルと共有し
た前記構成においては、その動作時に、メモリトランジ
スタを行方向で４つごとに１つ選択し、選択したメモリ
トランジスタを一括して書き込み，読み出しまたは消去
する。

【００１６】この動作方法の適用を容易とするために、
前記した第１の観点に係る不揮発性半導体記憶装置にお
いて、好適に、奇数番目の上記第１ゲート電極が、それ
ぞれセレクトトランジスタを介して第１共通線に接続さ
れ、偶数番目の上記第１ゲート電極が、それぞれセレク
トトランジスタを介して第２共通線に接続されている。

【００１７】上記ソース・ドレイン領域が、それぞれセ
レクトトランジスタを介して上層の配線層からなるビッ
ト線に接続された場合、好適に、上記第１，第２共通線
は、上記メモリセルを行列状に配置してなるメモリセル
アレイの外側に配置されている。メモリセルアレイのビ
ット方向の配線層をビット線のみとして、行方向の配線
ピッチを緩和するためである。

【００１８】このような不揮発性半導体記憶装置の動作
方法では、同一ワード線に連なるメモリセルを並列動作
させる場合、必ず、断面形状が対称な（断面形状が同じ
場合を含む）メモリトランジスタを選択し一括動作させ
る。したがって、個々の動作時にバイアス電圧条件を最
適化しやすい。

【００１９】前記した第１および第２の目的を達成する
ために、本発明の第３の観点に係る不揮発性半導体記憶
装置の製造方法は、隣接した２本のビット線間に縦続接
続された２つのメモリトランジスタを含む不揮発性半導
体記憶装置の製造方法であって、上記製造方法が以下の
諸工程、すなわち、電荷保持能力を有した第１ゲート誘
電体膜と第１ゲート電極との積層パターンを第１導電型
半導体上に形成し、電荷保持能力を有した第２ゲート誘
電体膜を、上記積層パターン周囲の第１導電型半導体の
表面上および上記第１ゲート電極の表面上に形成し、上
記積層パターンの両側面に第２ゲート誘電体膜を介在し
た状態で対向する２つの導電性サイドウォールを形成
し、２つの導電性サイドウォールの一方を除去し、残さ
れた他方の導電性サイドウォールと上記第１ゲート電極
とをマスクとしたイオン注入により、第２導電型半導体
からなり上記ビット線として機能するソース・ドレイン
領域を上記第１導電型半導体内に形成し、導電材料を堆
積して加工することにより、当該導電材料と電気的に接
続した上記他方の導電性サイドォール部分で上記第２ゲ
ート誘電体膜を挟んで上記第１導電型半導体と対向する
第２ゲート電極を形成する。

【００２０】前記した第１および第２の目的を達成する
ために、本発明の第４の観点に係る不揮発性半導体記憶
装置の製造方法は、隣接した２本の第１，第２ビット線
間に縦続接続された２つのメモリトランジスタを含む不
揮発性半導体記憶装置の製造方法であって、上記製造方
法が以下の諸工程、すなわち、第１導電型半導体の表面
側に第２導電型半導体からなる第１ソース・ドレイン領
域と、その上に接する導電層とからなる第１ビット線を
形成し、電荷保持能力を有したゲート誘電体膜を導電層
の表面上と、その周囲の半導体表面上とに形成し、導電
層の側面に上記ゲート誘電体膜を介在させた状態で対向
する第１ゲート電極を形成し、少なくとも第１ゲート電
極の表面に誘電体からなる絶縁膜を形成し、当該絶縁膜
を介して第１ゲート電極と絶縁し、かつ電荷保持能力を
有したゲート誘電体膜を挟んで第１導電型半導体と対向
する導電性サイドウォールを形成し、導電層，第１ゲー
ト電極および導電性サイドウォールをマスクとしたイオ
ン注入により、第２導電型半導体からなり第２ビット線
として機能する第２ソース・ドレイン領域を第１導電型
半導体内に形成し、導電材料を堆積して加工することに
より、当該導電材料と電気的に接続した上記導電性サイ
ドォール部分で上記ゲート誘電体膜を挟んで上記第１導
電型半導体と対向する第２ゲート電極を形成する。

【００２１】この第３および第４の観点に係る不揮発性
半導体記憶装置の製造方法では、ソース・ドレイン領域
形成時のスペーサとして導電性サイドウォールが用いら
れ、最終的に、この導電性サイドウォールは第２ゲート
電極の一部となる。この導電性サイドウォールの幅が第
２ゲート電極を有したメモリトランジスタのゲート長を
決める。一方、第１ゲート電極を有したメモリトランジ
スタは、並行ストライプ状の配線または他の導電性サイ
ドウォールにより形成される。ところが、本発明のメモ
リセルでは、前記したように中央のＭＯＳ型トランジス
タが省略され、かつ、少なくとも第２ゲート電極を有す
るメモリトランジスタのゲート長が導電性サイドウォー
ル幅により規定されることから、総合的に行方向のセル
サイズが従来より縮小される。

【００２２】第４の観点に係る不揮発性半導体記憶装置
の製造方法では、導電層を有した第１ビット線の配線抵
抗が低減されている。この導電層はソース・ドレイン領
域上に形成されるので、これがセルサイズを増大させる
要因とならない。また、第２ゲート電極を有するメモリ
トランジスタのみならず、第１ゲート電極を有するメモ
リトランジスタのゲート長も導電性サイドウォール幅に
より規定される。したがって、第４の観点に係る不揮発
性半導体記憶装置の製造方法では、第３の観点に係る不
揮発性半導体記憶装置の製造方法より、さらに行方向の
セルサイズが縮小される。

【００２３】第３および第４の観点に係る不揮発性半導
体記憶装置の製造方法では、第２ゲート電極となる導電
材料を加工する際に、連続して導電性サイドウォールが
セルごとに分離される。導電性サイドウォールが形成さ
れるのに必要な段差を提供する第１ゲート電極は、導電
膜をパターンニングして形成された層、あるいは他の導
電性サイドウォールであるため、その側面が順テーパを
有する。したがって、導電性サイドウォールのセル間分
離時に、第１ゲート電極の側面の下部付近に導電材料の
エッチング残りが発生しにくい。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を、Ｎ
型チャネルのメモリトランジスタを有し、メモリセルア
レイ方式がＶＧ(Vertual Ground)型の不揮発性メモリを
例として、図面を参照しながら説明する。

【００２５】第１実施形態図１は第１実施形態に係るメモリセルアレイの一部の平
面図であり、図２（Ａ）は図１のＡ−Ａ線に沿った断面
図である。また、図２（Ｂ）は図１のメモリセルアレイ
部分に対応した等価回路図である。

【００２６】図２（Ｂ）に示すように、この不揮発性メ
モリの各メモリセルは、列方向の制御線ＣＬ１，ＣＬ
２，ＣＬ３，…の何れかにゲートが接続されたメモリト
ランジスタＭＴａと、ワード線ＷＬ１，ＷＬ２，ＷＬ
３，…の何れかにゲートが接続されたメモリトランジス
タＭＴｂとを１つずつ有している。この２種類のメモリ
トランジスタＭＴａ，ＭＴｂは、隣接するビット線間、
すなわちビット線ＢＬ１とＢＬ２との間、あるいはビッ
ト線ＢＬ２とＢＬ３との間に縦続接続されている。メモ
リトランジスタＭＴａのソースとドレインの一方が、隣
接するビット線の一方に接続され、メモリトランジスタ
ＭＴｂのソースとドレインの一方が、隣接するビット線
の他方に接続されている。両メモリトランジスタＭＴ
ａ，ＭＴｂのソースとドレインの他方同士は、間に他の
トランジスタを介在させることなく、直接接続されてい
る。

【００２７】同一列に属するメモリセルＭＣ１１，ＭＣ
２１，ＭＣ３１…のメモリトランジスタＭＴａのゲート
が制御線ＣＬ１に接続されている。同様に、メモリセル
ＭＣ１２，ＭＣ２２，ＭＣ３２…のメモリトランジスタ
ＭＴａのゲートが制御線ＣＬ２に接続されている。同一
行に属するメモリセルＭＣ１１，ＭＣ１２，…のメモリ
トランジスタＭＴｂのゲートがワード線ＷＬ１に接続さ
れている。同様に、メモリセルＭＣ２１，ＭＣ２２，…
のメモリトランジスタＭＴｂのゲートがワード線ＷＬ２
に接続され、メモリセルＭＣ３１，ＭＣ３２，…のメモ
リトランジスタＭＴｂのゲートがワード線ＷＬ３に接続
されている。

【００２８】図２（Ａ）において、符号ＳＵＢは、Ｐ型
の半導体基板、Ｐ型のウエルまたはＳＯＩ(Silicon On
Insulator)層などＰ型の各種の半導体層を示している。
便宜上、以下、基板ＳＵＢという。基板ＳＵＢ内に、図
１に示すように列方向に長い並行ストライプのパターン
にて、Ｎ型不純物が導入されたソース・ドレイン領域Ｓ
／Ｄが形成されている。これらのソース・ドレイン領域
Ｓ／Ｄがビット線ＢＬ１，ＢＬ２，…を構成する。な
お、図２（Ａ）の断面では奇数番目のビット線ＢＬ１，
ＢＬ３の幅と、偶数番目のビット線ＢＬ２の幅とが異な
るが、好ましくは、抵抗値を同等とするため、図１のよ
うに全てのビット線の幅を一定（たとえば、プロセスの
最小寸法Ｆ）とする。

【００２９】ソース・ドレイン領域Ｓ／Ｄ間のＰ型半導
体領域がメモリトランジスタのチャネル形成領域であ
る。各セル内に、このチャネル形成領域を共有するよう
に縦続接続した２つのメモリトランジスタＭＴａ，ＭＴ
ｂが形成されている。メモリトランジスタＭＴａのゲー
ト電極を兼用した制御線ＣＬ１，ＣＬ２が、チャネル形
成領域上に第１電荷蓄積膜ＣＨＳ１を介在させた状態で
形成されている。制御線ＣＬ１，ＣＬ２の断面が四角形
である。制御線ＣＬ１，ＣＬ２の表面、制御線ＣＬ１，
ＣＬ２周囲のチャネル形成領域の表面およびソース・ド
レイン領域Ｓ／Ｄの表面上に、第２電荷蓄積膜ＣＨＳ２
が形成されている。制御線ＣＬ１，ＣＬ２の互いに対向
する側面に、第２電荷蓄積膜ＣＨＳ２を介在させた状態
で導電性サイドウォールＳＷが形成されている。また、
これらの導電性サイドウォールＳＷは、それぞれ第２電
荷蓄積膜ＣＨＳ２を介在させた状態でチャネル形成領域
と対向する。

【００３０】このように２つのメモリトランジスタＭＴ
ａ，ＭＴｂのゲート電極は、その断面形状が非対称とな
っている。そのゲート電極、すなわち制御線ＣＬ１，Ｃ
Ｌ２および導電性サイドウォールＳＷは、たとえばＮ型
不純物がドープされた多結晶珪素または非晶質珪素など
からなる。これらメモリトランジスタＭＴａ，ＭＴｂの
ゲート電極間が、その離間方向の寸法を膜厚とする誘電
体膜（第２電荷蓄積膜ＣＨＳ２）により絶縁分離されて
いる。

【００３１】第１，第２電荷蓄積膜ＣＨＳ１，ＣＨＳ２
は、とくに図示しないが、たとえば３層の誘電体膜から
構成される。最下層のボトム膜および最上層のトップ膜
は、たとえば、二酸化珪素、酸化窒化珪素(silicon oxy
nitride)または電荷トラップが少ない窒化珪素などから
なる。ボトム膜は基板との間で電位障壁として機能し、
トップ膜は、蓄積電荷がゲート側に抜けたり不要な電荷
がゲート側から電荷が入ることを防止する膜として機能
する。中間の膜には電荷トラップが多く含まれ、主とし
て電荷蓄積を担う膜として機能する。中間の膜は、電荷
トラップを多く含む窒化珪素や酸化窒化珪素、あるいは
金属酸化物からなる誘電体などにより構成される。な
お、後述するように、ボトム膜は、通常、基板表面や制
御線表面を熱酸化して形成される。このとき、単結晶珪
素の熱酸化レートが、多結晶珪素や非晶質珪素の熱酸化
レートの２倍程度となる。したがって、単結晶珪素（基
板ＳＵＢ）上で必要な膜仕様とした第２電荷蓄積膜ＣＨ
Ｓ２は、その制御線表面部分が、より厚く形成される。
このため、十分なゲート間絶縁分離特性が得られやす
い。

【００３２】導電性サイドウォールＳＷ上および第２電
荷蓄積膜ＣＨＳ２上に、ワード線が形成されている。ワ
ード線は、導電性サイドウォールＳＷと同じ多結晶珪素
または非晶質珪素、または、導電性サイドウォールＳＷ
との接触抵抗が小さい金属材料などからなる。図１に示
すように、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…が、制
御線ＣＬ１，ＣＬ２と直交する方向に長い並行ストライ
プ状に形成されている。また、導電性サイドウォールＳ
Ｗは、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…の直下にの
み形成され、セル間で分断されている。

【００３３】このような構成のメモリセルは、２つのメ
モリトランジスタのゲートとなる制御線とワード線が、
第２電荷蓄積膜ＣＨＳ２を挟んで交差している。また、
メモリトランジスタＭＴｂのゲートとして機能するワー
ド線部分（導電性サイドウォールＳＷ）が、横方向にも
第２電荷蓄積膜ＣＨＳ２を介在させた状態で制御線に対
面する。したがって、従来のツインＭＯＮＯＳセルのよ
うに、２つのメモリトランジスタ間にＭＯＳ型トランジ
スタを有しない。制御線をゲートとするメモリトランジ
スタＭＴａは、ワード線下方のチャネル形成領域とソー
ス・ドレイン領域Ｓ／Ｄの一方との何れかをソースと
し、他をドレインとして動作する。ワード線をゲートと
するメモリトランジスタＭＴｂは、制御線下方のチャネ
ル形成領域ともう１つのソース・ドレイン領域Ｓ／Ｄと
の何れかをソースとし、他をドレインとして動作する。

【００３４】書き込み時に、たとえばメモリセルＭＣ１
１のメモリトランジスタＭＴａに電子注入を行う場合
は、ビット線ＢＬ１に正のドレイン電圧、ビット線ＢＬ
２に基準電圧を印加し、ワード線ＷＬ１にチャネルを形
成する電圧範囲内で最適化された正電圧を印加し、制御
線ＣＬ１に正のゲート電圧を印加する。このとき、ビッ
ト線ＢＬ１のソース・ドレイン領域Ｓ／Ｄからチャネル
に供給された電子がチャネル内を加速され、ビット線Ｂ
Ｌ０のソース・ドレイン領域Ｓ／Ｄ側で高いエネルギー
を得て、ボトム膜の電位障壁を越えてメモリトランジス
タＭＴａの第１電荷蓄積膜ＣＨＳ１内に注入され、蓄積
される。なお、制御線とワード線との電圧値を、メモリ
トランジスタＭＴｂのしきい値電圧に応じて微調整する
ことで、電子を第１電荷蓄積膜ＣＨＳ１内にソース側か
ら効率よく注入する、いわゆるソースサイド注入も可能
である。第２メモリトランジスタＭＴｂに電子を注入す
る場合は、制御線ＣＬ１とワード線ＷＬ１間で電圧を切
り替え、かつビット線ＢＬ１，ＢＬ２間の電圧を切り替
える。これにより、電子の供給側と電子がエネルギー的
にホットになる側が上記の場合と反対となり、電子が第
２メモリトランジスタＭＴｂに注入される。

【００３５】読み出し時には、読み出し対象のビットが
書き込まれたメモリトランジスタ側がソースとなるよう
にビット線ＢＬ１，ＢＬ２間に所定の読み出しドレイン
電圧を印加する。また、チャネルをオンさせ得るがメモ
リトランジスタＭＴａ，ＭＴｂのしきい値電圧を変化さ
せない程度に低く、かつ、それぞれ最適化された正の電
圧を、制御線ＣＬ１とワード線ＷＬ１に印加する。この
とき、読み出し対象ビットが書き込まれたメモリトラン
ジスタの蓄積電荷量、あるいは電荷の有無の違いに応じ
て、記憶情報がドレイン側の電流量あるいは電位差に変
換されて読み出される。もう一方のビットを読み出す場
合は、そのビットが書き込まれたメモリトランジスタ側
がソースとなるように、ビット線電圧を切り替え、また
制御線とワード線の印加電圧を切り替えることにより、
上記と同様に読み出しを行う。

【００３６】消去は、アバランシェブレイクダウンによ
り蓄積電荷とは逆極性の高エネルギー電荷を注入するこ
とにより行う。具体的に、制御線および／またはワード
線とソース・ドレイン領域Ｓ／Ｄとの間に、上記書き込
み時とは逆方向の電圧を印加する。たとえば、制御線お
よび／またはワード線に対し書き込み時とは逆極性のゲ
ート電圧を印加し、消去対象ビットに対応したソース・
ドレイン領域Ｓ／Ｄに対し上記ゲート電圧との電位差で
当該ソース・ドレイン領域Ｓ／Ｄが反転する電圧を印加
する。これにより起きた反転層でのブレークダウンによ
り、蓄積電荷と逆極性の高エネルギー電荷が生じ、この
高エネルギー電荷の一部を電界により引き寄せて消去対
象ビットに対応したメモリトランジスタの電荷蓄積膜に
注入する。なお、他の消去方法としては、高エネルギー
電荷を、基板内部に設けたＰＮ接合で発生させることも
可能である。また、消去対象ビットの組合せに制約があ
るが、チャネル全面ＦＮトンネリング消去も可能であ
る。

【００３７】つぎに、メモリセルの製造方法を、図３
（Ａ）から図５（Ｂ）に示す断面図を参照しながら説明
する。

【００３８】Ｐ型半導体の基板ＳＵＢ上に、たとえば、
熱酸化法により二酸化珪素膜（ボトム膜）を形成し、イ
ンキュベーション時間低減などを目的とし必要に応じて
少なくとも表面を窒化処理する。その上に、減圧ＣＶＤ
法などにより窒化珪素膜（主電荷蓄積膜）を形成し、さ
らに窒化珪素膜表面を熱酸化するか、高温ＣＶＤ法によ
り二酸化珪素膜（トップ膜）を形成する。以上より、図
３（Ａ）に示すように、３層構造の第１電荷蓄積膜ＣＨ
Ｓ１が基板ＳＵＢ上に形成される。続いて、第１電荷蓄
積膜ＣＨＳ１上に、制御線となる多結晶珪素膜ＣＬＦを
堆積する。

【００３９】この多結晶珪素膜ＣＬＦ上にレジスト等の
マスク層を形成し、この積層膜をエッチングする。これ
により、図３（Ｂ）に示すように、制御線ＣＬ１，ＣＬ
２，…のパターンが、それぞれ第１電荷蓄積膜ＣＨＳ１
を介在させた状態で基板ＳＵＢ上に形成される。

【００４０】図３（Ｃ）に示すように、第２電荷蓄積膜
ＣＨＳ２を、制御線ＣＬ１，ＣＬ２の表面上と、その周
囲の基板ＳＵＢ上に形成する。第２電荷蓄積膜ＣＨＳ２
は、第１電荷蓄積膜ＣＨＳ１と同様な３層構造を有し、
その形成方法も第１電荷蓄積膜ＣＨＳ１と同じとする。
ただし、第１電荷蓄積膜ＣＨＳ１の形成時に基板表面に
窒素原子が導入され、第２電荷蓄積膜ＣＨＳ２のボトム
膜形成時に酸化レートが変動することがある。これを防
止するために、第２電荷蓄積膜ＣＨＳ２の形成の前に、
基板表面を薄く犠牲酸化し、その酸化膜を除去すること
により、窒素原子を含む基板表層を均一に除去する工程
を付加してもよい。

【００４１】多結晶珪素などの導電材料を堆積し、これ
をエッチバックする。これにより、図４（Ａ）に示すよ
うに、制御線ＣＬ１，ＣＬ２のそれぞれの側面に対し、
第２電荷蓄積膜ＣＨＳ２を介在させた状態で近接する導
電性サイドウォールＳＷが形成される。

【００４２】図４（Ｂ）に示すように、制御線間で隣合
う２つの導電性サイドウォールＳＷからなるサイドウォ
ール対のうち、その行方向に１つおきの対を覆うよう
に、レジストＲ１を形成する。

【００４３】このレジストＲ１をマスクにドライエッチ
ングを行い、図５（Ａ）に示すように、レジストＲ１の
外側で露出していた導電性サイドウォールＳＷを除去す
る。これにより、上記サイドウォール対が行方向に１つ
おきに残される。

【００４４】この導電性サイドウォールＳＷの対と、制
御線ＣＬ１，ＣＬ２とをマスクとしたイオン注入によ
り、Ｎ型不純物を基板内表面部に導入する。これによ
り、図５（Ｂ）に示すように、ビット線ＢＬ１，ＢＬ
２，ＢＬ３として機能するソース・ドレイン領域Ｓ／Ｄ
が形成される。なお、図５（Ｂ）では、奇数番目のソー
ス・ドレイン領域Ｓ／Ｄが、偶数番目のソース・ドレイ
ン領域Ｓ／Ｄより幅広く描いてあるが、両者を同じにし
てもよい。このためには、先に説明した図３（Ｂ）の制
御線のパターン形成工程で、後でサイドウォールを残す
制御線間スペースの幅を、サイドウォールを除去する制
御線間スペースの幅より予め大きく（たとえば２倍程度
に）する。

【００４５】最後に、ワード線を形成する。すなわち、
多結晶珪素を厚く堆積して、これを図１に示すように行
方向に長い並行ストライプ状にパターンニングする。こ
のとき、同じ多結晶珪素からなり列方向に長いストライ
プ状の導電性サイドウォールＳＷが等間隔でセルごとに
分断される。以上により、メモリセルの基本構造が完成
する。その後、必要な工程を経て当該不揮発性メモリを
完成させる。

【００４６】第２実施形態図６は、第２実施形態に係るメモリセルアレイの一部の
平面図である。図７（Ａ）は、図６のＡ−Ａ線に沿った
断面図であり、図７（Ｂ）は、その等価回路図である。
また、図８（Ａ）は図６のＢ−Ｂ線に沿った断面図、図
８（Ｂ）は図６のＣ−Ｃ線に沿った断面図、図８（Ｃ）
は図６のＤ−Ｄ線に沿った断面図である。

【００４７】これらの図において、符号ＳＵＢは、Ｐ型
の半導体基板、Ｐ型のウエルまたはＳＯＩ(Silicon On
Insulator)層などＰ型の各種の半導体層を示している。
便宜上、以下、基板ＳＵＢという。Ｎ型不純物がドープ
されたソース・ドレイン領域Ｓ／Ｄｏ，Ｓ／Ｄｅが、基
板ＳＵＢ内で列方向に長い並行ストライプ状に形成され
ている。

【００４８】このうち、偶数番目のソース・ドレイン領
域Ｓ／Ｄｅの上に接して、Ｎ型不純物がドープされた多
結晶珪素または非晶質珪素からなる導電層（ビット線Ｂ
Ｌ２，（ＢＬ４），…）が形成されている。後述するよ
うに、偶数番目のソース・ドレイン領域Ｓ／Ｄｅは、ビ
ット線ＢＬ２，（ＢＬ４），…を固相拡散源とするＮ型
不純物の熱拡散により形成される。また、この導電層の
表面は、熱酸化により形成された酸化膜ＯＸ１により覆
われている。その一方、奇数番目のソース・ドレイン領
域Ｓ／Ｄｏ上には導電層が形成されていない。奇数番目
のソース・ドレイン領域Ｓ／Ｄｏは、図示しない上層の
配線層とともにビット線ＢＬ１，ＢＬ３，…を構成す
る。

【００４９】図７（Ｂ）に示すように、このように構成
され隣接するビット線間に、列方向に長い制御線をゲー
トとするメモリトランジスタＭＴａと、行方向に長いワ
ード線をゲートとするメモリトランジスタＭＴｂとが縦
続接続されている。このこと自体は、第１実施形態と同
様である。

【００５０】ただし、第２実施形態では、制御線ＣＬ
１，ＣＬ２が導電性サイドウォールからなることが第１
実施形態と大きく異なる。偶数番面のビット線をなす導
電層表面の酸化膜ＯＸ１の表面上、および、その周囲の
半導体表面上に、ボトム膜，中間の主電荷蓄積膜および
トップ膜からなる３層構造の電荷蓄積膜ＣＨＳが形成さ
れている。制御線ＣＬ１，ＣＬ２をなす導電性サイドウ
ォールＳＷ１は、電荷蓄積膜ＣＨＳを介在させた状態で
導電層ＢＬ２の両側面に対し形成されている。導電性サ
イドウォールＳＷ１の表面に、熱酸化法により酸化膜Ｏ
Ｘ２が形成されている。導電性サイドウォールＳＷ１の
外側に、それぞれもう１つ導電性サイドウォールＳＷ２
が形成されている。２つの導電性サイドウォールＳＷ
１，ＳＷ２の底面が、ソース・ドレイン領域Ｓ／Ｄｏと
Ｓ／Ｄｅとの間のＰ型半導体領域（チャネル形成領域）
に対し、電荷蓄積膜ＣＨＳを挟んで対面している。ま
た、２つの導電性サイドウォールＳＷ１，ＳＷ２間は、
酸化膜ＯＸ２により絶縁されている。

【００５１】外側の導電性サイドウォールＳＷ２は、図
６に示すようにセル間で分断され、行方向に長い並行ス
トライプ状に配置されたワード線ＷＬ１，ＷＬ２，ＷＬ
３…の何れかに電気的に接続されている。

【００５２】このワード線ＷＬ１，ＷＬ２，ＷＬ３…の
離間スペースの下方領域において、行方向に長い平行ス
トライプ状の誘電体分離層ＩＳＯが形成されている。誘
電体分離層ＩＳＯは、ＬＯＣＯＳ(Local Oxidation of
Silicon)法、ＳＴＩ(ShallowTrench Isolation)法ある
いはフィールドアイソレーション(Field Isolation)法
の何れかによって形成される。ここでは、ＳＴＩ法が採
用され、数１０ｎｍ程度の厚さの誘電体膜（誘電体分離
層ＩＳＯ）が基板ＳＵＢ表面に埋め込むように形成され
ている。この誘電体分離層ＩＳＯは、奇数番目のソース
・ドレイン領域Ｓ／Ｄｏ部分で行方向に分離されてい
る。この誘電体分離層ＩＳＯは、図８に示すように、列
方向に隣接するセル間の境界領域でチャネルが出来ない
ようにするとともに、隣接するセルのチャネル間の電気
的干渉を防止する。また、その上を交差するビット線Ｂ
Ｌ２や制御線ＣＬ１，ＣＬ２の、この部分での基板との
容量を低減する。さらに、図８（Ｂ），（Ｃ）に示すよ
うに、チャネル幅Ｗを規定する役目もある。

【００５３】ワード線ＷＬ１，ＷＬ２，ＷＬ３…のそれ
ぞれは、その幅方向両側に導電性サイドウォールＳＷ３
を備える。このサイドウォールＳＷ３を設けた理由は、
次の通りである。列方向のセルサイズを最小にするに
は、誘電体分離層ＩＳＯのラインとスペース、ワード線
ＷＬのラインとスペースを、ともにフォトリソグラフィ
の解像限界等で決まる最小線幅Ｆで形成することが望ま
しい。その場合、必然的に、誘電体分離層ＩＳＯ間のチ
ャネル幅Ｗは、ワード線ＷＬの幅とほぼ一致し、両者の
間に合わせ余裕がとれなくなる。したがって、チャネル
形成領域に対し、ワード線が幅方向にずれると、とくに
図８（Ｃ）に示すメモリトランジスタＭＴｂにおいて、
チャネル形成領域ＣＨの一部でワード線ＷＬ３に重なら
ない領域ができてしまう。この領域はワード線ＷＬ３に
よる電界の支配を受けないため、ソースとドレイン間の
リークパスとなり、その結果、チャネルをオフ状態にす
ることができなくなる。とくに、ワード線ＷＬ３が幅方
向にずれることによって、チャネル形成領域ＣＨ上の電
荷蓄積膜ＣＨＳの端部にホットエレクトロンが注入され
ない領域が出来る。ところがホットホール注入を用いて
消去を行う場合、この記憶部端は制御ゲートの電界支配
下にあるためホットホールが注入され、その端部のしき
い値電圧のみが大きく低下し、そこを通してリーク電流
が増大してしまう。また、ワード線ＷＬ３の位置ずれに
よって実効的なチャネル幅が減少するという問題があ
る。ワード線幅の減少は読み出し電流の低下につなが
り、リーク電流の増大と相まって、読み出し信号のＳ／
Ｎ比の低下を加速するという不利益をともなう。本実施
形態では、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…の側面
に、ワード線の幅を実質的に拡張するサイドウォールＳ
Ｗ３を設けることにより、ワード線を最小線幅Ｆで形成
しながらも上記したリークパスの形成およびチャネル幅
の減少を防止している。なお、この目的を達成するため
に、サイドウォールＳＷ３の幅はフォトリソグラフィの
合わせ余裕と同じか、それ以上必要である。

【００５４】書き込み，読み出しおよび消去動作は、第
１実施形態と同様に行う。

【００５５】つぎに、メモリセルの製造方法を、図９
（Ａ）から図１１（Ｂ）に示す断面図を参照しながら説
明する。まず、基板ＳＵＢ上に、図６に示すように、行
方向に長い平行ストライプ状の誘電体分離層ＩＳＯを形
成する。誘電体分離層ＩＳＯ上および誘電体分離層ＩＳ
Ｏ間の半導体上の全面に、図９（Ａ）に示すように、パ
ッド膜ＰＡＤ，酸化阻止膜ＯＳおよび主膜ＭＳからなる
犠牲層ＳＦを形成する。酸化阻止膜ＯＳは酸化されにく
い緻密な膜であり、たとえば窒化珪素からなる。その下
のパッド膜ＰＡＤは、酸化阻止膜ＯＳの基板ＳＵＢに対
する密着性向上および応力緩和を目的として必要に応じ
て形成される薄い膜であり、たとえば二酸化珪素からな
る。犠牲層ＳＦの主膜ＭＳは、酸化阻止膜ＯＳに対して
エッチング時の選択性が高い材料の膜、たとえば二酸化
珪素からなり、その膜厚はビット線の高さに応じて決め
られる。この犠牲層ＳＦをレジスト等をマスクにパター
ンニングし、列方向に長い平行ストライプ状の開口部を
形成する。この開口部内に、その長手方向に沿って誘電
体分離層ＩＳＯと半導体基板領域とが交互に並んで露出
する。

【００５６】Ｎ型不純物が高濃度にドープされた多結晶
珪素を厚く堆積し、これを表面から研磨またはエッチバ
ックすることにより、これを犠牲層ＳＦ表面で分離す
る。主膜ＭＳを選択的に除去すると、図９（Ｂ）に示す
ように、犠牲層ＳＦの開口部に埋め込まれた偶数番目の
ビット線ＢＬ２（，ＢＬ４，…）が形成される。

【００５７】図９（Ｃ）に示すように、ビット線ＢＬ２
の表面を熱酸化して酸化膜ＯＸ１を形成する。酸化膜Ｏ
Ｘ１と酸化阻止膜ＯＳの膜厚を最適化することにより、
酸化阻止膜ＯＳの端面側でも酸化が十分に進み、十分な
厚さの酸化膜ＯＸ１によりビット線ＢＬ２の表面を完全
に覆うことができる。また、この加熱工程で、ビット線
ＢＬ２を構成する多結晶珪素を固相拡散源としてＮ型不
純物が半導体基板の表面領域に拡散し、その結果、ソー
ス・ドレイン領域Ｓ／Ｄｅが形成される。なお、この拡
散のみではソース・ドレイン領域Ｓ／Ｄｅの深さおよび
不純物濃度が不十分な場合は、追加の加熱をするか、あ
るいは、先の図９（Ａ）の工程で、開口部を通したイオ
ン注入により必要な量のＮ型不純物を予め半導体活性領
域に導入しておくとよい。

【００５８】酸化阻止膜ＯＳおよびパッド膜ＰＡＤを順
次除去し、図１０（Ａ）に示すように、表出した半導体
基板領域と酸化膜ＯＸ１の表面とを含む全面に、電荷蓄
積膜ＣＨＳを形成する。なお、電荷蓄積膜ＣＨＳが３層
構造でボトム膜を熱酸化により形成する場合は、ボトム
膜は半導体基板の表面にのみ形成される。

【００５９】不純物が十分にドープされた多結晶珪素を
厚く堆積し、これをエッチバックする。これにより、図
１０（Ｂ）に示すように、制御線ＣＬ１，ＣＬ２として
機能する導電性サイドウォールＳＷ１が、ビット線ＢＬ
２の両側面に対し誘電体膜ＯＸ１，ＣＨＳを介在させた
状態で形成される。このときの不純物が十分にドープさ
れた多結晶珪素の厚さは、制御線ＣＬ１，ＣＬ２の幅を
決めるので厳密に制御される。

【００６０】図１１（Ａ）に示すように、導電性サイド
ウォールＳＷ１の表面を熱酸化して、酸化膜ＯＸ２を形
成する。また、不純物が十分にドープされた多結晶珪素
を厚く堆積し、これをエッチバックする。これにより、
図１１（Ｂ）に示すように、導電性サイドウォールＳＷ
２が、導電性サイドウォールＳＷ１の外側に酸化膜ＯＸ
２介在させた状態で形成される。これら２つのサイドウ
ォールＳＷ１，ＳＷ２およびビット線ＢＬ２をマスクと
したイオン注入を行い、奇数番目のソース・ドレイン領
域Ｓ／Ｄｏを基板ＳＵＢ内に形成する。

【００６１】最後に、ワード線を形成する。すなわち、
多結晶珪素を厚く堆積して、これを図６に示すように行
方向に長い並行ストライプ状にパターンニングする。こ
のとき、同じ多結晶珪素からなり列方向に長いストライ
プ状の導電性サイドウォールＳＷ２が等間隔でセルごと
に分断される。続いて、再度、多結晶珪素を堆積してエ
ッチバックし、ワード線の側面にサイドウォールＳＷ３
を形成する。以上により、メモリセルの基本構造が完成
する。その後、必要な工程を経て当該不揮発性メモリを
完成させる。

【００６２】つぎに、以上述べてきた第１，第２実施形
態に係るメモリセル構造の、従来技術を示す前記論文に
記載されたメモリセル構造に対する利点を説明する。な
お、以下の説明では、上記論文に記載された断面構造に
おいて制御ゲートを２つのサイドウォールに分割した場
合を比較例とする。図１２（Ａ）は、上記論文に記載さ
れたセルの断面構造において、さらに制御ゲートを２つ
に分割した場合の行方向に沿った断面図である。図１２
（Ｂ）は２メモリセルを中心に描いた平面図である。

【００６３】この比較例のメモリセルは、２つのメモリ
トランジスタＭＴａ，ＭＴｂを含む点で本発明の第１，
第２実施形態のメモリセルと共通している。

【００６４】ただし、比較例のメモリセルは、ワード線
ＷＬに接続されるワードゲートＷＧを有し、その側面に
電荷蓄積膜ＣＳＦを介在させた状態でサイドウォール状
の制御ゲートＣＧ１，ＣＧ２，ＣＧ３を形成している点
で、本実施形態のメモリセルと構造上、大きく異なる。
制御ゲートＣＧ１，ＣＧ２，ＣＧ３は列方向に長く形成
する必要から、少なくとも、その形成時に必要な段差を
提供するワードゲートＷＧも列方向に長い平行ストライ
プ状に形成する必要がある。しかし、その一方で、ワー
ド線ＷＬ間を電気的に分離するためには、ストライプ状
のワードゲートＷＧを各セルごとの孤立パターンに分断
する必要がある。以上の点は、セル構造上明らかであ
る。

【００６５】以下、比較例のセル構造から予想される製
造方法を、順を追って簡潔に述べる。まず、単層の誘電
体膜ＤＦとワードゲートＷＧとなる導電膜を基板ＳＵＢ
上に積層させ、これらをパターンニングして列方向に長
い平行ストライプ状のパターンを形成する。このパター
ン表面および基板ＳＵＢ表面を含む全面に、ＯＮＯ膜か
らなる電荷蓄積膜ＣＳＦを形成する。この状態で、ワー
ドゲートＷＧとなる導電層間を埋め込むように不純物が
ドープされた多結晶珪素を厚く堆積し、これを異方性の
強い条件でエッチバックする。その結果、ワードゲート
ＷＧとなる導電層の両側面に電荷蓄積膜ＣＳＦを介在さ
せた状態で多結晶珪素からなるサイドウォールが、制御
ゲートＣＧ１，ＣＧ１，ＣＧ２，ＣＧ２，ＣＧ３，ＣＧ
３，…として形成される。多結晶珪素からなるサイドウ
ォール（ポリサイドウォール）の表面を熱酸化法により
酸化した後、ポリサイドウォールおよびワードゲートＷ
Ｇとなる導電層をマスクとし、かつポリサイドウォール
間の電荷蓄積膜ＣＳＦをスルー膜としたイオン注入によ
り、ポリサイドウォール間の基板表面領域にＮ型不純物
を導入しソース・ドレイン領域Ｓ／Ｄを形成する。その
後、ポリサイドウォール間のスペースを二酸化珪素など
の誘電体で埋め込んだ後、研磨またはエッチバックによ
り、その表面高さがほぼワードゲートＷＧとなる導電層
の高さと等しくなるように誘電体の表面を平坦化する。
この平坦化は、ワードゲートＷＧとなる導電層表面が露
出するが、ポリサイドウォール表面は熱酸化膜の存在に
より露出しない程度で止める。続いて、平坦化面上にワ
ード線ＷＬとなる導電物質を堆積し、その上に行方向に
長い平行ストライプ状のレジストを形成する。レジスト
をマスクとして導電体をエッチングしワード線ＷＬ間を
分離する。また、連続してワード線ＷＬ間の下地に露出
した導電層をエッチングにより分断する。これにより、
ワードゲートＷＧがセルごとに孤立したパターンにて形
成される。

【００６６】この比較例の第１の問題は、ワードゲート
ＷＧにより制御されるＭＯＳトランジスタを有し、その
分、セル面積が大きいことである。たとえば、ソース・
ドレイン領域Ｓ／Ｄの幅をプロセスの最小寸法Ｆとした
場合、メモリセルの行方向の寸法が３Ｆ程度となり、メ
モリセル面積は約６Ｆ² となる。

【００６７】これに対し、前記した第１実施形態では、
ソース・ドレイン領域Ｓ／Ｄの幅をＦとした同じ仮定の
下、メモリセルが約５Ｆ² （＝２．５Ｆ×２Ｆ）とな
り、比較例よりメモリセル面積が２割程度削減された。
また、前記した第２実施形態では、制御線ＣＬ１，ＣＬ
２がサイドウォールからなるため更にメモリセル面積が
削減された。すなわち、ソース・ドレイン領域Ｓ／Ｄの
幅をＦとした同じ仮定の下、メモリセルが約４Ｆ² （＝
２Ｆ×２Ｆ）となり、比較例よりメモリセル面積が３割
以上削減された。

【００６８】比較例の第２の問題は、ワードゲートＷＧ
となる導電層をセルごとのパターンに分断する際に多結
晶珪素の残渣が生じやすいことである。すなわち、前記
したようにワードゲートＷＧとなる導電層の断面が台形
状であることに起因して、これを分断する際には逆テー
パ状の側面を有した穴を掘ることとなり、その結果、表
面の開口部から見て影となる部分の最も奥まった箇所、
すなわち図１２（Ｂ）に示すように側面の下辺に沿った
部分に筋状に多結晶珪素が残りやすい。このような多結
晶珪素の残渣は、ワードゲートＷＧ間を電気的にショー
トさせるため、このメモリセルアレイはワード線ショー
ト不良となる。

【００６９】第１実施形態に係るセル構造においては、
ワード線の加工時に、図１および図２（Ａ）に示す導電
性サイドウォールＳＷを分断する。この導電性サイドウ
ォールＳＷは、制御線ＣＬ１，ＣＬ２の一方の側面に対
し形成されている。制御線ＣＬ１，ＣＬ２は通常のフォ
トリソグラフィを用いてパターンニングされているた
め、その側面が多少なりもと順テーパを有する。したが
って、第１実施形態に係るセル構造においては、制御線
ＣＬ１，ＣＬ２の側面の下部付近に導電物質が残り難い
という利点がある。第２実施形態に係るセル構造におい
ては、図７（Ａ）に示すように、セル間で分離されたサ
イドウォールＳＷ２が、他のサイドウォールＳＷ１の側
面に対し配置されており、さらに導電物質が残り難い。
サイドウォールの外側面は、形成する対象面の傾斜より
緩やかとなる傾向があるからである。

【００７０】比較例の第３の問題点は、第２実施形態の
ように誘電体分離層ＩＳＯを有していないため、書き換
え動作を何度も繰り返すうちに記憶部に隣接した電荷蓄
積膜ＣＳＦの領域に電荷が定常的に溜まりやすくなるこ
とである。とくに書き換え動作で注入だけが行われる電
荷、たとえば消去のために注入される逆極性の電荷（正
孔）は、注入だけされて意図的に引き抜かれることがな
いため、この領域に徐々に留まりやすい。その結果、チ
ャネルの外側にリークパスができやすくなる。図１２
（Ｂ）は、この電荷の残留領域とリークパスの方向を示
す。

【００７１】第２実施形態では、図８（Ｃ）においてチ
ャネル形成領域ＣＨ上に接した電荷蓄積膜ＣＳＦの部分
が電荷蓄積部となるが、その隣接領域は誘電体分離層Ｉ
ＳＯ上に位置する。したがって、この隣接領域に電荷が
定常的に溜まることがあっても、その下方領域が絶縁化
されているため、その電荷によってリークパスが生じな
いという利点がある。なお、この誘電体分離層ＩＳＯ
は、第１実施形態においても同様に形成することができ
る。

【００７２】その他、第２実施形態では、サイドウォー
ルＳＷ１の形成時に段差を提供する層が導電物質（たと
えば不純物をドープした多結晶珪素）からなり、かつ、
偶数番目のソース・ドレイン領域Ｓ／Ｄｅ上に接してい
る。したがって、これらから構成される偶数番目のビッ
ト線ＢＬ２の配線抵抗が小さいという利点がある。ま
た、他の奇数番目のソース・ドレイン領域Ｓ／Ｄｏは、
上層の配線層に接続されるが、この配線ピッチがセルの
配置ピッチの２倍に緩和されている。

【００７３】第１，第２実施形態では、本発明の技術的
思想の範囲内で種々の改変が可能である。たとえば、第
２実施形態においてサイドウォールＳＷ１を形成する際
に段差を提供する層は、多結晶珪素に限らず非晶質珪
素、その他の導電体から構成することもでき、また誘電
体から構成することも可能である。その場合、誘電体分
離層ＩＳＯの下に偶数番目のソース・ドレイン領域Ｓ／
Ｄｅを埋め込んで形成するか、誘電体分離層ＩＳＯをソ
ース・ドレイン領域Ｓ／Ｄｅ上で分離させる必要があ
る。

【００７４】また、図１０（Ｂ）の工程において、多結
晶珪素のエッチング時に、電荷蓄積膜ＣＨＳのトップ膜
が多少エッチングされてしまうことがあるが、そのエッ
チング分を補完するため、図１１（Ａ）の酸化膜ＯＸ２
の形成の前後で、薄い酸化膜をＣＶＤにより全面に形成
してもよい。あるいは、図１０（Ｂ）の工程において、
多結晶珪素のエッチングに続いて電荷蓄積膜ＣＨＳをエ
ッチングし、再度、電荷蓄積膜ＣＨＳを形成してもよ
い。なお、ビット線ＢＬ２と制御線ＣＬ１またはＣＬ２
との絶縁性が十分であれば、酸化膜ＯＸ１は必ずしも形
成する必要がない。

【００７５】さらに、メモリトランジスタはＭＯＮＯＳ
型に限定されない。たとえば、メモリトランジスタをＭ
ＮＯＳ型とするために、電荷蓄積膜ＣＨＳをボトム膜と
窒化膜との２層としてもよい。電荷蓄積手段は、誘電体
膜を積層する際に積層膜内に離散的に発生する電荷トラ
ップに限定されず、積層膜内に埋め込んだ小粒径のシリ
コン微結晶であってもよい。また、電荷蓄積手段を電荷
蓄積膜内に埋め込まれた多結晶珪素の層から構成して、
メモリトランジスタをＦＧ型としてもよい。この場合、
電荷蓄積膜を、２つのメモリトランジスタＭＴａ，ＭＴ
ｂで共有できず、また、セル間でも分離する必要があ
る。

【００７６】第３実施形態上述した第１，第２実施形態で述べた構造のメモリセル
では、２つのメモリトランジスタＭＴａ，ＭＴｂの断面
構造が非対称となる。第３実施形態は、このような構造
のセルに好適なメモリセルアレイ構造と、その動作方法
の一例を示すものである。

【００７７】図１３は、第３実施形態に係るメモリセル
アレイの構造を示す回路図である。各メモリセル内で直
列接続されたメモリトランジスタのソース端またはドレ
イン端は、副ビット線ＳＢＬ１，ＳＢＬ２，ＳＢＬ３，
ＳＢＬ４，ＳＢＬ５，…に接続されている。また、メモ
リトランジスタＭＴａのゲートは、副制御線ＳＣＬ１，
ＳＣＬ２，ＳＣＬ３，ＳＣＬ４，…に接続されている。

【００７８】各副ビット線は、セレクトトランジスタＳ
Ｔｂを介して、上層配線層（主ビット線）ＭＢＬ１，Ｍ
ＢＬ２，ＭＢＬ３，ＭＢＬ４，ＭＢＬ５，…の何れかに
接続されている。主ビット線は、メモリセルアレイ内
で、列方向に長い並行ストライプ状に配置されている。
奇数番目の副制御線ＳＣＬ１，ＳＣＬ３，…は、セレク
トトランジスタＳＴｏを介して、列方向に配置された主
制御線ＭＣＬｏに接続されている。また、偶数番目の副
制御線ＳＣＬ２，ＳＣＬ４…は、セレクトトランジスタ
ＳＴｅを介して、主制御線ＭＣＬｅに接続されている。
セレクトトランジスタＳＴｂは、選択ゲート線ＳＧｂに
より一括して制御され、セレクトトランジスタＳＴｏ
は、選択ゲート線ＳＧｏにより一括して制御され、セレ
クトトランジスタＳＴｅは、選択ゲート線ＳＧｅにより
一括して制御される。

【００７９】このような配線構造では、たとえばワード
線３２本、副ビット線６４本を有したサブアレイ単位ご
とに、副ビット線および副制御線が分離され、上記した
主制御線ＭＣＬｏと主制御線ＭＣＬｅが１本ずつ設けら
れている。列方向のサブアレイ単位数に対応した複数の
主制御線ＭＣＬｏが、共通制御線ＣＣＬｏに接続されて
いる。同様に、複数の主制御線ＭＣＬｅが、共通制御線
ＣＣＬｅに接続されている。共通制御線に接続された複
数のサブアレイのうち特定のサブアレイが接続された選
択ゲート線ＳＧｂ，ＳＧｏ，ＳＧｅを活性化し、他の選
択ゲート線を非活性とすることにより、サブアレイの選
択がなされる。共通制御線ＣＣＬｏ，ＭＣＬｅは、たと
えば主ビット線と同じ階層の金属配線層から構成され、
メモリセルアレイの外側に配置されている。このため、
本実施形態に係るメモリセルアレイにおいては、行方向
の金属配線ピッチが緩和され、この金属配線ピッチによ
ってメモリセルの寸法が制約されることがない。

【００８０】つぎに、このように１セルおきに配線を共
通化した理由を説明する。制御線を有しないＶＧ型メモ
リセルアレイにおいては、一般に、そのページ内の並列
書き込み動作が独立に、かつ並列にできない。たとえ
ば、あるメモリセルに“１”書き込みのためのビット線
電圧を設定すると、その右隣の他のセルに書き込めるデ
ータは、この２セルだけを考えると“１”でも“０”で
も可能である。ところが、実際には、この２番目のセル
に書き込むべきデータの論理が、更に右隣のセルのビッ
ト線電圧の印加方向に制約を与える。このようなビット
線電圧の印加方向の制約は、行方向に次々に波及するこ
とから、ページ全体で見ると、殆どの場合、任意書き込
みが出来ないセルが現出することなる。

【００８１】これに対し、ワード線と絶縁分離された制
御線をメモリセルごとに有した本発明に係るメモリセル
では、ワード線の印加電圧とは独立に、制御線にチャネ
ルをオンまたはオフする制御電圧の印加が可能である。
制御線にチャネルをオフする電圧を印加すると、そのセ
ルでビット線電圧の印加方向の制約を遮断することがで
き、左右のビット線に任意に電圧設定が可能となる。こ
のことを利用して、このチャネル遮断のセル（アレイ分
割箇所）を切り換えながら、複数回の書き込み動作サイ
クルで、１ページの並列動作を完結させることが可能と
なる。

【００８２】ところが、第１または第２実施形態のメモ
リセルアレイにおいて、分割箇所を不規則に設定する
と、１回の書き込みサイクルで書き込むメモリトランジ
スタの集合内で、メモリトランジスタＭＴａとＭＴｂが
混在してしまう。メモリトランジスタＭＴａとＭＴｂは
互いに非対称の断面形状を有するため、素子構造に起因
し、あるいはプロセス上の相違により、素子の電気的ま
たは物理的な素子パラメータが若干異なる。たとえば、
メモリトランジスタＭＴａとＭＴｂとでは、チャネル寸
法、ゲートの抵抗や容量、電荷蓄積膜構造に差があり同
じ印加電圧条件でも、書き込み時間，読み出し時間およ
び消去時間が若干異なることがある。また、たとえば電
荷蓄積膜が２回に分けて形成された場合、プロセスのバ
ラツキを反映して特性差がでることは否定できない。

【００８３】本発明に係る動作方法では、断面形状が対
称なメモリトランジスタを選択して一括動作させる。第
１，第２実施形態に係る構造のセルを有したメモリセル
アレイにおいて、２セルごとに同じ断面形状のメモリト
ランジスタを選択すると、１ページに対する動作サイク
ル数が最小となるため望ましい。以下、このセル選択方
法を含む動作方法を説明する。

【００８４】図１４は、隣接する２セル内におけるメモ
リトランジスタの定義を示す図である。ここで、図１４
の左側に位置する奇数番目のセル内のメモリトランジス
タＭＴａをＱ１、メモリトランジスタＭＴｂをＱ２と定
義する。また、その右側に隣接する偶数番目のセル内の
メモリトランジスタＭＴｂをＱ３、メモリトランジスタ
ＭＴａをＱ４と定義する。

【００８５】図１５（Ａ）〜図１５（Ｄ）に、選択され
たサブアレイに対する書き込み時のバイアス設定方法を
示す。なお、この図では、サブアレイの選択に用いるセ
レクトトランジスタが省略されている。

【００８６】メモリトランジスタＱ１に書き込みを行う
場合、図１５（Ａ）に示すように、選択行のワード線Ｗ
Ｌ１にチャネル・オン電圧５Ｖ、他のワード線に０Ｖ、
メモリトランジスタＱ１が接続された副制御線ＳＣＬ
１，ＳＣＬ３，…に書き込みゲート電圧６Ｖ、他の副制
御線にチャネル・オフ電圧０Ｖを印加する。また、メモ
リトランジスタＱ１が接続された副ビット線ＳＢＬ１，
ＳＢＬ３，…に書き込みデータに応じて５Ｖまたは０Ｖ
の値を有した書き込みドレイン電圧、他の副ビット線に
基準電圧０Ｖを印加する。これにより、ドレインに５Ｖ
が印加されたメモリトランジスタＱ１のみ、その電荷蓄
積膜にＣＨＥが注入がされる。このとき、メモリトラン
ジスタＱ４が強制的にオフされ、これによりチャネル電
流の発生が防止され、また、メモリトランジスタＱ４が
接続された副ビット線の任意な電圧設定を確保してい
る。非選択な行では、メモリトランジスタＱ２，Ｑ３が
強制的にオフされ、行内の全てのセルでチャネル電流の
発生が防止されている。

【００８７】メモリトランジスタＱ２に書き込みを行う
場合は、図１５（Ｂ）に示すように、今まで書き込みゲ
ート電圧６Ｖを印加していた制御線にチャネル・オン電
圧５Ｖを印加し、今までチャネル・オン電圧５Ｖを印加
していた選択ワード線に書き込みゲート電圧６Ｖを印加
する。また、ビット線については、書き込みドレイン電
圧５Ｖまたは０Ｖの印加対象と、基準電圧０Ｖの印加対
象とを全て切り替える。他のバイアス条件は、図１５
（Ａ）と同じとする。このバイアス条件下、ドレインに
５Ｖが印加されたメモリトランジスタＱ２のみ、その電
荷蓄積膜にＣＨＥが注入がされる。

【００８８】メモリトランジスタＱ３に書き込みを行う
場合は、チャネルを強制的にオフさせるセルを切り替え
る必要がある。このため、図１５（Ｃ）に示すように、
メモリトランジスタＱ３を含むセルが接続された制御線
の印加電圧を、チャネル・オフ電圧０Ｖからチャネル・
オン電圧５Ｖに切り替える。逆に、他のセル側の制御線
の印加電圧を、チャネル・オン電圧５Ｖからチャネル・
オフ電圧０Ｖに切り替える。他のバイアス条件は、図１
５（Ｂ）の場合と同じとする。このバイアス条件下、ド
レインに５Ｖが印加されたメモリトランジスタＱ３の
み、その電荷蓄積膜にＣＨＥが注入がされる。

【００８９】メモリトランジスタＱ４に書き込みを行う
場合は、Ｑ１選択（図１５（Ａ））からＱ２選択（図１
５（Ｂ））に切り替えたとき同様に、書き込みゲート電
圧６Ｖの印加対象と、チャネル・オン電圧５Ｖの印加対
象とを切り替える。また、ビット線については、書き込
みドレイン電圧５Ｖまたは０Ｖの印加対象と、基準電圧
０Ｖの印加対象とを切り替える。このバイアス条件下、
ドレインに５Ｖが印加されたメモリトランジスタＱ４の
み、その電荷蓄積膜にＣＨＥが注入がされる。

【００９０】このバイアス設定方法では、ビット線と制
御線の印加電圧に関し、２セル内４ビットを１周期とし
て同じ電圧値の組合せが行方向に繰り返し設定される。
これは、書き込み時間を揃える必要がある場合に、好都
合だからである。具体的には、書き込みゲート電圧６Ｖ
を制御線に印加する図１５（Ａ），（Ｄ）の場合と、ワ
ード線に印加する図１５（Ｃ），（Ｄ）の場合とで、そ
の値を若干変化させる。これにより、メモリトランジス
タＱ１およびＱ４の書き込み時と、メモリトランジスタ
Ｑ２およびＱ３の書き込み時とで、所定のしきい値電圧
変化を得るまでの書き込み時間を揃えることが可能とな
る。

【００９１】図１６（Ａ）〜図１６（Ｄ）に、読み出し
時のバイアス設定方法を示す。メモリトランジスタＱ１
を読み出し場合、図１６（Ａ）に示すように、選択行の
ワード線ＷＬ１にチャネル・オン電圧５Ｖ、他のワード
線に０Ｖ、メモリトランジスタＱ１が接続された副制御
線ＳＣＬ１，ＳＣＬ３，…に読み出しゲート電圧２．５
Ｖ、他の副制御線にチャネル・オフ電圧０Ｖを印加す
る。また、メモリトランジスタＱ１が接続された副ビッ
ト線ＳＢＬ１，ＳＢＬ３，…に基準電圧０Ｖ（フローテ
ィング状態）、他の副ビット線に読み出しドレイン電圧
１．５Ｖを印加する。これにより、しきい値電圧がロー
レベルにあるメモリトランジスタＱ１のみオンし、フロ
ーティング状態で０Ｖの副ビット線電位が変化する。こ
のとき、メモリトランジスタＱ４が強制的にオフされ、
これによりチャネル電流の発生が防止されている。非選
択な行では、メモリトランジスタＱ２，Ｑ３が強制的に
オフされ、行内の全てのセルでチャネル電流の発生が防
止されている。副ビット線の電位変化は、図示しないセ
ンスアンプにより増幅されて出力される。

【００９２】メモリトランジスタＱ２を読み出す場合
は、図１６（Ｂ）に示すように、今まで読み出しゲート
電圧２．５Ｖを印加していた制御線にチャネル・オン電
圧５Ｖを印加し、今までチャネル・オン電圧５Ｖを印加
していた選択ワード線に読み出しゲート電圧２．５Ｖを
印加する。また、ビット線については、読み出しドレイ
ン電圧１．５Ｖの印加対象と、基準電圧０Ｖ（フローテ
ィング状態）の印加対象とを全て切り替える。他のバイ
アス条件は、図１６（Ａ）と同じとする。このバイアス
条件下、メモリトランジスタＱ２からデータが、フロー
ティング状態の副ビット線に読み出され、センスアンプ
で増幅されて出力される。

【００９３】メモリトランジスタＱ３を読み出す場合
は、チャネルを強制的にオフさせるセルを切り替える必
要がある。このため、図１６（Ｃ）に示すように、メモ
リトランジスタＱ３を含むセルが接続された制御線の印
加電圧を、チャネル・オフ電圧０Ｖからチャネル・オン
電圧５Ｖに切り替える。逆に、他のセル側の制御線の印
加電圧を、チャネル・オン電圧５Ｖからチャネル・オフ
電圧０Ｖに切り替える。他のバイアス条件は、図１６
（Ｂ）の場合と同じとする。このバイアス条件下、メモ
リトランジスタＱ２からデータが、フローティング状態
の副ビット線に読み出され、センスアンプで増幅されて
出力される。

【００９４】メモリトランジスタＱ４を読み出す場合
は、Ｑ１選択（図１６（Ａ））からＱ２選択（図１６
（Ｂ））に切り替えたとき同様に、読み出しゲート電圧
２．５Ｖの印加対象と、チャネル・オン電圧５Ｖの印加
対象とを切り替える。また、ビット線については、読み
出しドレイン電圧１．５Ｖの印加対象と、基準電圧０Ｖ
（フローティング状態）の印加対象とを切り替える。こ
のバイアス条件下、メモリトランジスタＱ２からデータ
が、フローティング状態の副ビット線に読み出され、セ
ンスアンプで増幅されて出力される。

【００９５】このバイアス設定方法では、たとえば、図
１５（Ａ），（Ｄ）の場合と、図１５（Ｃ），（Ｄ）の
場合とで、読み出しドレイン電圧１．５Ｖの値を若干変
化させる。これにより、メモリトランジスタＱ１および
Ｑ４の読み出し時と、メモリトランジスタＱ２およびＱ
３の読み出し時とで、読み出し時間を揃えることが可能
となる。

【００９６】なお、上述した書き込み方法，読み出し方
法は、動作サイクルを少なくするために、選択されるセ
ルの頻度が最も多い場合である。本発明では、これに限
らず、断面形状が対称なメモリトランジスタが同時選択
される限り、たとえば４メモリセルごと、８メモリセル
ごとの選択も可能である。

【００９７】消去は、全ビット一括で行う場合と、４種
類のメモリトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の何れ
か１つまたは２つを選択して行う場合とがある。図１７
に全ビットを一括消去する場合のバイアス設定方法を示
す。また、図１８（Ａ），（Ｂ）にメモリトランジスタ
を対で選択して消去する場合、図１９（Ａ），（Ｂ）に
メモリトランジスタＱ１，Ｑ２それぞれを選択して消去
する場合について、バイアス設定方法を示す。

【００９８】図１７の全ビット一括消去の場合は、全ワ
ード線と全制御線とに負電圧−６Ｖを印加し、全ビット
線に正電圧５Ｖを印加する。これにより、バンド間トン
ネル電流に起因したホットホールが全てのメモリトラン
ジスタに注入され、全ビットが消去状態となる。

【００９９】メモリトランジスタＱ１，Ｑ２を選択して
消去する場合は、図１８（Ａ）に示すように、全ての制
御線に−６Ｖを印加し、消去対象Ｑ１，Ｑ４が接続され
たビット線に５Ｖを印加し、残りのビット線と全てのワ
ード線とに消去禁止電圧０Ｖを印加する。これにより、
バンド間トンネル電流に起因したホットホールがメモリ
トランジスタＱ１，Ｑ４に注入され、半数のビットが消
去状態となる。メモリトランジスタＱ２，Ｑ３を選択し
て残りの半数のビットを消去するには、図１８（Ｂ）に
示すように、制御線とワード線間、および、ビット線同
士の間で、消去禁止電圧０Ｖの印加対象と、−６Ｖまた
は５Ｖの印加対象とを、図１８（Ａ）の場合から切り替
える。これにより、バンド間トンネル電流に起因したホ
ットホールがメモリトランジスタＱ２，Ｑ３に注入さ
れ、残りの半数のビットが消去状態となる。

【０１００】メモリトランジスタＱ１のみ選択して消去
するには、図１８（Ａ）において、メモリトランジスタ
Ｑ４が接続された制御線にも消去禁止電圧０Ｖを印加す
る（図１９（Ａ））。一方、メモリトランジスタＱ４の
み選択して消去するには、図１８（Ａ）において、メモ
リトランジスタＱ１が接続された制御線にも消去禁止電
圧０Ｖを印加する（図１９（Ｂ））。同様にして、メモ
リトランジスタＱ２，Ｑ３の一方のみ選択して行う消去
は、選択しない他方のメモリトランジスタが接続された
制御線に消去禁止電圧０Ｖを印加することにより実現さ
れる。

【０１０１】

【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその製造方法によれば、従来例のようにＭＯＳトラ
ンジスタが省略され、メモリセル面積が小さくできる。
ワードゲート電極とワード線を接続する工程が不要であ
る。ワード線となる第２ゲート電極の加工時に導電物質
の残渣が発生しないことから、電極間ショート不良の発
生が防止されている。本発明に係る不揮発性半導体記憶
装置の動作方法によれば、メモリセル内に互いに非対称
な断面をもつ複数のメモリトランジスタを含む場合で
も、その非対称性やプロセスの違いによる動作速度の違
い等を是正することができ、動作信頼性が高まる。

【図面の簡単な説明】

【図１】第１実施形態に係るメモリセルアレイの一部の
平面図である。

【図２】（Ａ）は、図１のＡ−Ａ線に沿った断面図であ
る。（Ｂ）は、図１に示すメモリセルアレイ部分の等価
回路図である。

【図３】（Ａ）〜（Ｃ）は、第１実施形態に係る不揮発
性メモリの製造において、電荷蓄積膜の形成までを示す
断面図である。

【図４】（Ａ）および（Ｂ）は、図３に続く工程から、
導電性サイドウォール除去用レジストの形成工程までを
示す断面図である。

【図５】（Ａ）および（Ｂ）は、図４に続く工程から、
ソース・ドレイン領域の形成工程までを示す断面図であ
る。

【図６】第２実施形態に係るメモリセルアレイの一部の
平面図である。

【図７】（Ａ）は、図６のＡ−Ａ線に沿った断面図であ
る。（Ｂ）は、図６に示すメモリセルアレイ部分の等価
回路図である。

【図８】（Ａ）は、図６のＢ−Ｂ線に沿った断面図であ
る。（Ｂ）は、図６のＣ−Ｃ線に沿った断面図である。
（Ｃ）は、図６のＤ−Ｄ線に沿った断面図である。

【図９】（Ａ）〜（Ｃ）は、第２実施形態に係る不揮発
性メモリの製造において、導電層の表面を熱酸化する工
程までを示す断面図である。

【図１０】（Ａ）および（Ｂ）は、図９に続く工程か
ら、第１導電性サイドウォールの形成工程まで示す断面
図である。

【図１１】（Ａ）および（Ｂ）は、図１０に続く工程か
ら、ソース・ドレイン領域の形成工程まで示す断面図で
ある。

【図１２】（Ａ）は、第１，第２実施形態の比較例に係
るメモリセルの構造を示す概略断面図である。（Ｂ）
は、この比較例に係る２つのメモリセルを中心としたメ
モリセルアレイの平面図である。

【図１３】第３実施形態に係るメモリセルアレイの配線
構造を示す回路図である。

【図１４】第３実施形態の説明で用いたメモリトランジ
スタの定義を示す図である。

【図１５】（Ａ）〜（Ｄ）は、第３実施形態に係る書き
込み方法のバイアス設定条件を示す図である。

【図１６】（Ａ）〜（Ｄ）は、第３実施形態に係る読み
出し方法のバイアス設定条件を示す図である。

【図１７】第３実施形態に係る第１の消去方法のバイア
ス設定条件を示す図である。

【図１８】（Ａ）と（Ｂ）は、第３実施形態に係る第２
の消去方法のバイアス設定条件を示す図である。

【図１９】（Ａ）と（Ｂ）は、第３実施形態に係る第３
の消去方法のバイアス設定条件を示す図である。

【符号の説明】

ＭＴａ，ＭＴｂ…メモリトランジスタ、ＭＣ１１等…メ
モリセル、ＷＬ，ＷＬ１〜ＷＬ３…ワード線（第２ゲー
ト電極）、ＣＬ１，ＣＬ２…制御線（第１ゲート電
極）、ＢＬ１〜ＢＬ３…ビット線、ＳＵＢ…基板（第１
導電型半導体）、ＩＳＯ…誘電体分離層、ＣＨＳ，ＣＨ
Ｓ１，ＣＨＳ２…電荷蓄積膜、ＣＬＦ…制御線となる
膜、ＳＷ，ＳＷ１〜ＳＷ３…導電性サイドウォール、Ｓ
／Ｄ，Ｓ／Ｄｏ，Ｓ／Ｄｅ…ソース・ドレイン領域（第
２導電型半導体）、ＯＸ１，ＯＸ２…酸化膜、ＣＨ…チ
ャネル形成領域、ＳＦ…犠牲層、ＰＡＤ…パッド膜、Ｏ
Ｓ…酸化阻止膜、ＭＳ…犠牲層の主膜、Ｒ１，Ｒ２…レ
ジスト、ＳＴｏ，ＳＴｅ…セレクトトランジス、ＳＢＬ
１等…副ビット線、ＳＣＬ１等…副制御線、ＭＣＬｏ，
ＭＣＬｅ…主制御線、ＣＣＬｏ，ＣＣＬｅ…共通制御
線、ＳＧｂ，ＳＧｏ，ＳＧｅ…選択ゲート線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林敏夫東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5B025 AA07 AC01 AE00 AE08 5F083 EP18 EP28 EP36 ER03 ER04 ER06 ER09 ER11 ER19 ER22 ER23 ER30 GA09 HA02 JA04 KA06 KA14 LA12 LA16 MA02 NA01 PR39 ZA21 5F101 BA45 BA46 BB03 BB09 BC02 BC04 BC11 BD10 BD23 BE05 BE06 BE07 BF05

Claims

【特許請求の範囲】

【請求項１】隣接した２本のビット線間に２つのメモリ
トランジスタが縦続接続され、上記メモリトランジスタの２つのゲート電極が、その離
間方向の寸法を膜厚とするように配置された誘電体膜を
挟んで近接し、かつ互いに絶縁された不揮発性半導体記
憶装置。
【請求項２】第１導電型半導体と、第１導電型半導体内に離れて形成された第２導電型半導
体からなる２つのソース・ドレイン領域と、上記ソース・ドレイン領域間の第１導電型半導体上に電
荷保持能力を有したゲート誘電体膜を介在させた状態で
それぞれ交差し、互いに絶縁された第１，第２ゲート電
極とを有した請求項１記載の不揮発性半導体記憶装置。
【請求項３】上記２つのメモリトランジスタのしきい値
電圧が独立に設定されている請求項２記載の不揮発性半
導体記憶装置。
【請求項４】上記２つのメモリトランジスタをそれぞれ
有した複数のメモリセルが行列状に配置され、上記ソース・ドレイン領域が、列方向に長く配置されて
当該配置方向の複数のメモリセルを含み行方向に隣接し
た２つのメモリセル列で共有され、上記第１ゲート電極が、列方向に長く配置されて複数の
メモリセルで共有され、上記第２ゲート電極が、行方向に長く配置されて複数の
メモリセルで共有された請求項２記載の不揮発性半導体
記憶装置。
【請求項５】上記第１ゲート電極が、列方向に長い並行
ストライプ形状を有し、上記ソース・ドレイン領域間の
第１導電型半導体上に電荷保持能力を有した第１ゲート
誘電体膜を介在させた状態で交差し、上記第２ゲート電極が、行列方向に長い並行ストライプ
形状を有し、上記２つのソース・ドレイン領域上，上記
ソース・ドレイン領域間の第１導電型半導体上および上
記第１ゲート電極の表面上に電荷保持能力を有した第２
ゲート誘電体膜を介在させた状態で交差した請求項４記
載の不揮発性半導体記憶装置。
【請求項６】行方向に繰り返された上記ソース・ドレイ
ン領域の１つおきに、導電層がソース・ドレイン領域上
に接して形成され、電荷保持能力を有した上記ゲート誘電体膜が、少なくと
も上記ソース・ドレイン領域間の第１導電型半導体上に
形成され、上記第１ゲート電極が、誘電体膜を介在させた状態で導
電層の両側面に形成され、上記第２ゲート電極が、導電層が接していない他のソー
ス・ドレイン領域上，上記第１ゲート電極上および導電
層上に、それぞれ誘電体膜を介在させた状態で交差した
請求項４記載の不揮発性半導体記憶装置。
【請求項７】同じ第１導電型半導体内で列方向に隣接し
たメモリセルの２つのチャネル形成領域を電気的に分離
する誘電体分離層が、少なくとも上記第２ゲート電極間
の第１導電型半導体の表面領域に形成された請求項４記
載の不揮発性半導体記憶装置。
【請求項８】上記第２ゲート電極は、その幅方向両側に
導電性サイドウォールを有し、当該導電性サイドウォールのそれそれが上記誘電体分離
層の縁部上に重なった請求項７記載の不揮発性半導体記
憶装置。
【請求項９】奇数番目の上記第１ゲート電極が、それぞ
れセレクトトランジスタを介して第１共通線に接続さ
れ、偶数番目の上記第１ゲート電極が、それぞれセレクトト
ランジスタを介して第２共通線に接続された請求項４記
載の不揮発性半導体記憶装置。
【請求項１０】上記ソース・ドレイン領域は、それぞれ
セレクトトランジスタを介して上層の配線層からなるビ
ット線に接続され、上記第１，第２共通線は、上記メモリセルを行列状に配
置してなるメモリセルアレイの外側に配置された請求項
９記載の不揮発性半導体記憶装置。
【請求項１１】隣接した２本のビット線間に縦続接続さ
れ断面形状が互いに非対称な複数種類のメモリトランジ
スタを含むメモリセルが行列状に配置された不揮発性半
導体記憶装置の動作方法であって、同一行内で断面形状が互いに対称な同一種類のメモリト
ランジスタを選択して、同時に書き込み，読み出しまた
は消去する不揮発性半導体記憶装置の動作方法。
【請求項１２】上記不揮発性半導体記憶装置において、上記メモリセルが、第１導電型半導体内に離れて形成さ
れた第２導電型半導体からなる２つのソース・ドレイン
領域と、上記ソース・ドレイン領域間の第１導電型半導体上に電
荷保持能力を有したゲート誘電体膜を介在させた状態で
それぞれ交差し、電極間の寸法が膜厚となるように配置
された誘電体膜により互いに絶縁分離された第１，第２
ゲート電極とを有し、上記２つのソース・ドレイン領域が、列方向に長く配置
されて当該配置方向の複数のメモリセルを含み行方向に
隣接する２つのメモリセル列で共有され、上記第１ゲート電極が、列方向に長く配置されて複数の
メモリセルで共有され、上記第２ゲート電極が、行方向に長く配置されて複数の
メモリセルで共有され、上記不揮発性半導体記憶装置の動作において、メモリトランジスタを行方向で４つごとに１つ選択し、選択したメモリトランジスタを一括して書き込み，読み
出しまたは消去する請求項１１に記載の不揮発性半導体
記憶装置の動作方法。
【請求項１３】上記書き込みまたは読み出しにおいて、
動作対象のメモリトランジスタを含まない非選択メモリ
セル内でチャネル電流の発生を阻止する電圧を、上記第
１ゲート電極に対し行方向で１つおきに印加する請求項
１２記載の不揮発性半導体記憶装置の動作方法。
【請求項１４】隣接した２本のビット線間に縦続接続さ
れた２つのメモリトランジスタを含む不揮発性半導体記
憶装置の製造方法であって、上記製造方法が以下の諸工程、すなわち、電荷保持能力を有した第１ゲート誘電体膜と第１ゲート
電極との積層パターンを第１導電型半導体上に形成し、電荷保持能力を有した第２ゲート誘電体膜を、上記積層
パターン周囲の第１導電型半導体の表面上および上記第
１ゲート電極の表面上に形成し、上記積層パターンの両側面に第２ゲート誘電体膜を介在
した状態で対向する２つの導電性サイドウォールを形成
し、２つの導電性サイドウォールの一方を除去し、残された他方の導電性サイドウォールと上記第１ゲート
電極とをマスクとしたイオン注入により、第２導電型半
導体からなり上記ビット線として機能するソース・ドレ
イン領域を上記第１導電型半導体内に形成し、導電材料を堆積して加工することにより、当該導電材料
と電気的に接続した上記他方の導電性サイドォール部分
で上記第２ゲート誘電体膜を挟んで上記第１導電型半導
体と対向する第２ゲート電極を形成する各工程を含む不
揮発性半導体記憶装置の製造方法。
【請求項１５】隣接した２本の第１，第２ビット線間に
縦続接続された２つのメモリトランジスタを含む不揮発
性半導体記憶装置の製造方法であって、上記製造方法が以下の諸工程、すなわち、第１導電型半導体の表面側に第２導電型半導体からなる
第１ソース・ドレイン領域と、その上に接する導電層と
からなる第１ビット線を形成し、電荷保持能力を有したゲート誘電体膜を導電層の表面上
と、その周囲の半導体表面上とに形成し、導電層の側面に上記ゲート誘電体膜を介在させた状態で
対向する第１ゲート電極を形成し、少なくとも第１ゲート電極の表面に誘電体からなる絶縁
膜を形成し、当該絶縁膜を介して第１ゲート電極と絶縁し、かつ電荷
保持能力を有したゲート誘電体膜を挟んで第１導電型半
導体と対向する導電性サイドウォールを形成し、導電層，第１ゲート電極および導電性サイドウォールを
マスクとしたイオン注入により、第２導電型半導体から
なり第２ビット線として機能する第２ソース・ドレイン
領域を第１導電型半導体内に形成し、導電材料を堆積して加工することにより、当該導電材料
と電気的に接続した上記導電性サイドォール部分で上記
ゲート誘電体膜を挟んで上記第１導電型半導体と対向す
る第２ゲート電極を形成する各工程を含む不揮発性半導
体記憶装置の製造方法。
【請求項１６】上記導電層の形成工程が、さらに以下の
諸工程、すなわち、第１導電型半導体上に導電層のパターンが形成される部
分で開口する犠牲層を形成し、犠牲層の開口部内に導電材料を埋め込み、犠牲層を除去する各工程を含む請求項１５記載の不揮発
性半導体記憶装置の製造方法。
【請求項１７】上記導電層が第２導電型不純物を含む半
導体材料から構成され、導電層の形成後の加熱時に、導電層内の第２導電型不純
物を第１導電型半導体内に熱拡散させて上記第１ソース
・ドレイン領域を形成する請求項１６記載の不揮発性半
導体記憶装置の製造方法。
【請求項１８】上記犠牲層の形成後に、その開口部を通
したイオン注入により上記第１ソース・ドレイン領域を
形成する請求項１６記載の不揮発性半導体記憶装置の製
造方法。
【請求項１９】上記犠牲層が、相対的に薄い酸化阻止膜
と、その上に相対的に厚く形成され、酸化阻止膜との選択的
エッチングが可能な材料からなり、その開口部の形状が
上記導電層の形状を主に決める主膜とを含み、上記導電層の形成工程が、さらに以下の諸工程、すなわ
ち、犠牲層となる導電材料を埋め込んだ後に上記主膜を除去
し、導電材料の表面を熱酸化して絶縁膜を形成し、上記酸化阻止膜を除去する各工程を含む請求項１６記載
の不揮発性半導体記憶装置の製造方法。