KR100495892B1 - 비휘발성 반도체 기억장치, 그의 제조 방법 및 그의 동작방법 - Google Patents
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Abstract
(과제) 가상 접지형 구조로서, 채널 FM 재기입을 실현하고, 미세화 및 기입의 고속화를 실현하는 것을 과제로 한다.
(해결수단) 반도체 기판의 표면층에 형성된 드레인 확산영역 및 소오스 확산영역과, 소오스 및 드레인 확산영역 사이에 형성된 제 1 절연막과, 제 1 절연막 위에 형성된 부유(浮遊) 게이트와, 부유 게이트 위에 형성된 제 2 절연막과, 제 2 절연막 위에 형성된 제 1 제어 게이트와, 제 1 제어 게이트 위와 그의 측벽 및 부유 게이트 측벽에 형성된 제 3 절연막과, 제 1 제어 게이트 위에 제 3 절연막을 개재하여 형성된 제 2 제어 게이트로 이루어지는 셀을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치에 의해 상기 과제를 해결한다.
Description
본 발명은 비휘발성 반도체 기억장치, 그의 제조 방법 및 그의 동작 방법에 관한 것이다. 더욱 상세하게는 본 발명은 부유 게이트를 갖고, 전기적으로 재기입 가능한 비휘발성 반도체 기억장치, 그 제조 방법 및 그 동작 방법에 관한 것이다.
종래 기술로서 도 1의 (A) 및 도 1의 (B) 에 나타내는 바와 같은 구성 (싱글 소오스 드레인 구성) 이 알려져 있다. 도면 중, 1 은 반도체 기판, 2A 는 드레인 확산영역, 2B 는 소오스 확산영역, 4 는 부유 게이트, 5 는 소자 분리용 산화막, 7A 는 제어 게이트선, BL 은 비트선, WL 은 워드선을 의미한다. 이 구성에서는 채널 길이 방향으로 인접하는 셀마다 한 쌍의 불순물 영역이 필요하기 때문에, 셀의 면적이 커진다는 과제가 있었다.
상기 과제로부터 가상(假想)접지형 어레이 구조를 사용한 ACT (Asymmetrical Contactless Transistor)형 플래시 메모리라 불리는 비휘발성 반도체 기억장치가 제안되어 있다 (미국 특허 제 5,877,054 호). 그 메모리 셀의 단면도 및 어레이 구조를 도 2의 (A) 및 도 2의 (B) 에 나타낸다.
ACT 형 메모리 셀은 불순물 농도가 엷은 소오스 확산영역 (2B1 및 2B2) 과, 불순물 농도가 진한 드레인 확산영역 (2A1 및 2A2) 과, 부유 게이트 (4) 를 갖는 n 채널 트랜지스터 구조를 갖고, 부유 게이트 (4) 위에는 워드선으로서 기능하는 제어 게이트선 (7A) 을 갖는다. 어레이 구성은 도 2(B) 의 구성도에 나타나는 바와 같이, 소오스 확산영역 (2B1) 및 드레인 확산영역 (2A1) 을 하나의 불순물 확산층으로서 공유하는 가상 접지 구조로 되어 있다. 이 소오스와 드레인 확산영역의 비대칭인 불순물 농도분포가 기입과 소거의 양측에서 FN 터널 현상을 사용할 수 있는 간단한 가상 접지 구조를 가능하게 하고 있다. 또, 메모리 셀은 인접하는 워드선 사이를 보론 주입의 PN 분리만으로 소자 분리되고 있기 때문에, 필드 산화막이 필요없어 고집적화에 적합하다. 도면 중, 6 은 ONO 적층막을 의미한다.
이어서, ACT 형 메모리 셀의 동작 원리를 나타낸다. 기입은, 먼저 드레인 사이드의 FN 터널 현상에 의해 부유 게이트로부터 드레인 확산영역으로 전자를 끌어내어 임계값 전압을 내린다. 예를 들어, 선택 셀의 기입은 선택 제어 게이트선에 -12V, 드레인 확산영역에 +4V 를 인가하고, 임계값을 1V 내지 2V 사이로 내린다. 이 때, 비선택 인접 셀의 n- 소오스 확산영역측의 터널 산화막에 인가되는 전계는 n+ 영역의 드레인 확산영역측의 터널 산화막에 인가되는 전계에 비하여 작아진다. 이는 n- 영역을 갖는 소오스 확산영역측의 터널 산화막 바로 아래에 공핍층이 존재하기 때문이다. 따라서, 동일 제어 게이트선 위의 인접하는 비선택 셀은 기입이 일어나지 않는다. 이것이 FN 터널 현상을 사용하여 기입을 실시하고, 또한 가상 접지 구조를 실현할 수 있는 이유이다.
소거는 선택 제어 게이트선에 +10V, 반도체 기판ㆍ불순물 확산층에 각각 -8V 를 인가함으로써, 채널영역의 FN 터널 현상에 의해 반도체 기판으로부터 부유 게이트에 전자를 주입하여 임계값 전압을 4V 이상으로 올린다. 소거는 블록 단위, 제어 게이트선 단위로 가능하다.
판독 동작은 제어 게이트선의 전압을 +3V, 드레인 전압을 +1V, 소오스 전압을 0V 로 하여 셀 전류가 흐르는가의 여부로 선택 셀이 기입 상태인가 소거 상태인가를 판정한다.
도 2의 (A) 및 도 2의 (B) 에서는 비대칭 소오스 드레인 구조 때문에, 비트선의 불순물 농도를 n- 영역과 n+ 영역으로 나눌 필요가 있어 싱글 소오스 드레인 구조에 비하여 제조가 곤란하다.
기입시, FN 터널 현상을 사용하여 부유 게이트로부터 드레인 확산영역측으로 전자를 끌어낼 때, 밴드 사이 터널 현상에 의해 전자ㆍ정공쌍이 발생한다. 이어서, 반도체 기판에 흘러드는 정공의 일부가 공핍층에서 가속되어 큰 에너지를 얻고, 세로 방향의 전계 (부유 게이트의 부전위) 로 끌려들어가 터널 산화막에 포획된다. 이 포획에 의해 터널 산화막이 열화되고, 인듀어런스 내성이나 데이터 유지 특성의 신뢰성을 열화시키게 된다. 따라서, 고속 기입시에 높은 신뢰성을 유지할 수 없다는 과제가 있었다.
또한, 판독 특성이 인접 셀을 포함한 가로 방향 리크 전류에 크게 영향을 받기 때문에 타이트한 임계값 분포를 얻는 것이 어렵고, 다치화(多値化)가 곤란하다는 과제도 있었다.
또, 도 3 에 나타내는 바와 같이, 다른 비휘발성 반도체 기억장치로서, 워드선으로서의 제어 게이트를 2 개로 나누어 부유 게이트 위에 병렬로 배치하는 구성 (도면 중, 7A1 및 7A2 에 대응) 이 제안되어 있다 (일본 공개특허공보 평7-312394 호). 그러나, 2 개의 제어 게이트가 부유 게이트 위에 제 2 게이트 절연막을 개재하여 나열되어 배치되어 있기 때문에, 셀 면적이 커져 고집적화가 곤란하다는 과제도 있었다.
과제를 해결하기 위한 수단
이렇게 본 발명에 의하면, 반도체 기판의 표면층에 형성된 드레인 확산영역 및 소오스 확산영역과, 소오스 및 드레인 확산영역 사이에 형성된 제 1 절연막과, 제 1 절연막 위에 형성된 부유 게이트와, 부유 게이트 위에 형성된 제 2 절연막과, 제 2 절연막 위에 형성된 제 1 제어 게이트와, 제 1 제어 게이트 위와 그 측벽 및 부유 게이트 측벽에 형성된 제 3 절연막과, 제 1 제어 게이트 위에 제 3 절연막을 개재하여 형성된 제 2 제어 게이트로 이루어지는 셀을 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치가 제공된다.
또, 본 발명에 의하면, (a) 반도체 기판 위에 제 1 절연막과 제 1 도체막을 이 순서로 적층하고, 제 1 도체막을 가공하여 부유 게이트를 형성하는 공정과,
(b) 부유 게이트 위에 제 2 절연막 및 제 2 도체막을 이 순서로 적층하고, 제 2 도체막을 가공하여 제 1 제어 게이트를 형성하는 공정과,
(c) 제 1 제어 게이트를 마스크로 하여, 반도체 기판의 표면층에 불순물을 주입하여 드레인 확산영역 및 소오스 확산영역을 형성하는 공정과,
(d) 제 1 제어 게이트 위와 그 측벽 및 부유 게이트 측벽에 제 3 절연막을 형성하는 공정과,
(e) 제 3 절연막 위에 제 3 도체막을 적층하고, 제 3 도체막을 가공하여 제 1 제어 게이트 위에 제 3 절연막을 개재하여 제 2 제어 게이트를 형성하는 공정을 포함함으로써 셀을 형성하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제조 방법이 제공된다.
또한, 본 발명에 의하면, 채널 길이 방향 및 폭 방향으로 복수의 셀을 갖고, 하나의 셀의 소오스 확산영역과, 하나의 셀에 대하여 채널의 길이 방향으로 인접하는 다른 셀의 드레인 확산영역이 한 개의 비트선으로서 공유되어 있고, 채널 길이 방향 또는 폭 방향으로 연속하는 일렬의 셀의 제 1 제어 게이트가 한 개의 제 1 제어 게이트선으로서 공유되고, 제 1 제어 게이트선에 대하여 직교하는 방향으로 연속하는 일렬의 셀의 제 2 제어 게이트가 한 개의 제 2 제어 게이트선으로서 공유되어 있는 비휘발성 반도체 기억장치의 동작 방법으로서,
(A) 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여, 또는 소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여 기입을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 기입 방법;
(B) 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여, 또는 소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여 기입을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 기입 방법;
(C) 소정의 부전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정 정전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법 ;
(D) 소정 부전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정 정전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법;
(E) 소정의 부전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법;
(F) 소정의 부전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법;
(G) 소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법;
(H) 소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법;
(I) 소정의 정전압을 선택되는 셀의 제 2 제어 게이트선과 소오스 확산영역에 대응하는 비트선에 인가하고, 선택되는 셀의 드레인 확산영역에 대응하는 비트선에 접지함으로써, 판독을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 판독 방법;
(J) 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선과 소오스 확산영역에 대응하는 비트선에 인가하고, 선택되는 셀의 드레인 확산영역에 대응하는 비트선에 접지함으로써, 판독을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 판독 방법;
(K) 소정의 정전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 홀수번째의 제 1 제어 게이트선과 홀수번째의 드레인 확산영역에 대응하는 비트선에 정전압을 인가하고, 짝수번째의 제 1 제어 게이트선과 짝수번째의 소오스 확산영역에 대응하는 비트선을 접지함으로써, 홀수번째의 셀을 판독하고, 계속해서 소정의 정정압을 선택되는 셀의 제 2 제어 게이트선에 인가한 상태에서, 짝수번째의 제 1 제어 게이트선과 짝수번째의 드레인 확산영역에 대응하는 비트선에 정전압을 인가하고, 홀수번째의 제 1 제어 게이트선과 홀수번째의 소오스 확산영역에 대응하는 비트선을 접지함으로써 짝수번째의 셀을 판독하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 판독 방법이 제공된다.
발명의 실시 형태
본 발명의 비휘발성 반도체 기억장치의 구성을 그 제조 방법을 참조하면서 설명한다.
먼저, (a) 반도체 기판 위에 제 1 절연막과 제 1 도체막을 이 순서로 적층하고, 제 1 도체막을 가공하여 부유 게이트를 형성한다.
반도체 기판에는 통상 실리콘 기판이 사용된다. 반도체 기판은 P 또는 N 형 도전성을 갖고 있어도 된다. 반도체 기판 위에 형성되는 제 1 절연막은 통상 실리콘 산화막으로 이루어지고, 기판이 실리콘 기판인 경우, 열산화법에 의해 형성할 수 있다. 또, CVD 법이나 스퍼터법에 의해 형성해도 된다. 또한, 이 제 1 절연막은 터널 절연막으로서 기능한다.
제 1 도체막에는 예를 들어 폴리실리콘, 실리사이드 등의 실리콘막, 알루미늄, 구리 등의 금속막을 사용할 수 있다. 이 제 1 도체막은 예를 들어 습식이나 건식 에칭과 같은 공지의 방법으로 가공함으로써 부유 게이트로 된다.
이어서, (b) 부유 게이트 위에 제 2 절연막 및 제 2 도체막을 이 순서로 적층하고, 제 2 도체막을 가공하여 제 1 제어 게이트를 형성한다.
제 2 절연막은 실리콘 산화막, 실리콘 질화막 및 그 적층막을 사용할 수 있다. 실리콘 산화막 - 실리콘 질화막 - 실리콘 산화막으로 이루어지는 ONO 막을 사용해도 된다. 제 2 절연막의 형성 방법은 특별히 한정되지 않고 CVD 법, 스퍼터법 등을 들 수 있다.
제 2 도체막에는 예를 들어 폴리실리콘, 실리사이드 등의 실리콘계막, 알루미늄, 구리 등의 금속막을 사용할 수 있다. 이 제 2 도체막은 예를 들어 습식이나 건식 에칭과 같은 공지의 방법으로 가공함으로써 제 1 제어 게이트로 된다.
이어서, (c) 제 1 제어 게이트를 마스크로 하여, 반도체 기판의 표면층에 불순물을 주입하여 드레인 확산영역 및 소오스 확산영역을 형성한다. 본 발명에서는 종래의 ACT 형 비휘발성 반도체 기억장치와 같이 농도가 다른 2 영역으로 확산영역을 나눌 필요는 없다.
주입되는 불순물로서는 인, 비소 등의 N 형 불순물, 붕소와 같은 P 형 불순물을 들 수 있다. 주입 조건은 사용하는 불순물의 종류에 따라 상이하다.
또, 드레인 확산영역과 소오스 확산영역은 서로 비대칭인 구조를 갖고 있어도 된다.
이어서, (d) 제 1 제어 게이트 위와 그 측벽 및 부유 게이트 측벽에 제 3 절연막을 형성한다.
제 3 절연막은 실리콘 산화막, 실리콘 질화막 및 그 적층막을 사용할 수 있다. 실리콘 산화막 - 실리콘 질화막 - 실리콘 산화막으로 이루어지는 ONO 막을 사용해도 된다. 제 3 절연막의 형성 방법은 특별히 한정되지 않고 CVD 법, 스퍼터법 등을 들 수 있다.
또한, (e) 제 3 절연막 위에 제 3 도체막을 적층하고, 제 3 도체막을 가공하여 제 1 제어 게이트 위에 제 3 절연막을 개재하여 제 2 제어 게이트를 형성한다.
제 3 도체막에는 예를 들어 폴리실리콘, 실리사이드 등의 실리콘계막, 알루미늄, 구리 등의 금속막을 사용할 수 있다. 이 제 3 도체막은 예를 들어 습식이나 건식 에칭과 같은 공지의 방법으로 가공함으로써 제 2 제어 게이트로 된다.
또한, 제 3 도체막의 제 2 제어 게이트로의 가공을 측벽 스페이서를 구비한 마스크를 사용하여 실시하는 것이 바람직하다. 이에 의해 액티브영역과 제 2 제어 게이트의 미스 얼라인먼트 마진을 넓힐 수 있다,
이상의 공정에 의해 본 발명의 기본적인 셀을 형성할 수 있다.
상기 셀에서 제 1 제어 게이트와 제 2 제어 게이트가 열 디코더와 행 디코더에 각각 접속되고, 부유 게이트와 제 1 및 제 2 제어 게이트가 용량 결합되어 있는 것이 바람직하다.
또한, 상기 셀은 채널 길이 방향 및/또는 폭 방향으로 복수 배치되어 있어도 된다. 예를 들어 채널 길이 방향으로 복수의 셀을 갖고, 하나의 셀의 소오스 확산영역과, 하나의 셀에 대하여 채널 길이 방향으로 인접하는 다른 셀의 드레인 확산영역을 한 개의 비트선으로서 공유시킬 수 있다. 또, 채널 길이 방향 및 폭 방향으로 복수의 셀을 갖고, 채널 길이 방향 또는 폭 방향으로 연속하는 일렬의 셀의 제 1 제어 게이트가 한 개의 제 1 제어 게이트선으로서 공유되고, 제 1 제어 게이트선에 대하여 직교하는 방향으로 연속하는 일렬의 셀의 제 2 제어 게이트를 한 개의 제 2 제어 게이트선으로서 공유시킬 수도 있다.
또한, 채널 폭 방향으로 복수의 셀을 갖는 경우, 공정 (a) 후, 공정 (b) 전에 샬로우(shallow) 트랜치 분리 (STI) 법에 의해 부유 게이트 사이의 반도체 기판에 소자 분리 영역을 형성하는 공정과, 공정 (b) 후, 공정 (c) 전에 인접하는 셀을 구성하는 소오스 확산영역과 드레인 확산영역을 각각 하나의 비트선으로서 공유할 수 있도록, 소자 분리영역을 제거하는 공정을 포함하는 것이 바람직하다.
본 발명의 비휘발성 반도체 기억장치의 기입은, 제 1 제어 게이트, 제 2 제어 게이트, 소오스 확산영역, 드레인 확산영역 및 기판에 인가하는 전압을 적절히 조정하여 기판으로부터 부유 게이트로 전자를 주입하거나, 또는 부유 게이트로부터 기판으로 전자를 주입함으로써 실시할 수 있다.
한편, 소거는, 제 1 제어 게이트, 제 2 제어 게이트, 소오스 확산영역, 드레인 확산영역 및 기판에 인가하는 전압을 적절히 조정하고, 기입이 기판으로부터 부유 게이트로 전자를 주입함으로써 실시되는 경우, 부유 게이트로부터 기판으로 전자를 주입함으로써, 또는 기입이 부유 게이트로부터 기판으로 전자를 주입함으로써 실시하는 경우, 기판으로부터 부유 게이트로 전자를 주입함으로써 실시할 수 있다.
또, 판독은, 제 1 제어 게이트, 제 2 제어 게이트, 소오스 확산영역, 드레인 확산영역 및 기판에 인가하는 전압을 적절히 조정하여 셀에 전류가 흐르는가의 여부를 조사함으로써 실시할 수 있다.
상기 기입, 소거 또는 판독 방법으로 이루어지는 동작 방법에 대해서는 하기 실시예에서 구체적으로 설명한다.
실시예
이하, 본 발명을 도면을 참조하면서 설명한다.
본 발명의 비휘발성 반도체 기억장치의 일례의 레이아웃도를 도 4 에, 행 디코더에 연결되는 제 1 제어 게이트에 따른 방향 (X 방향) 의 X-X' 단면도를 도 5의 (A) 에, 열 디코더에 연결되는 제 2 제어 게이트에 따른 방향 (Y 방향) 의 Y-Y' 단면도를 도 5의 (B) 에 나타낸다. 도면 중, 2 는 불순물 확산영역, 4 는 부유 게이트, 5 는 매입 산화막, 6 은 ONO 적층막, 7 은 제 2 제어 게이트, 8 은 제 1 제어 게이트, 9 는 실리콘 질화막을 의미한다.
본 발명의 비휘발성 반도체 기억장치의 제조 방법에 대하여 도 6 에 나타내는 바와 같이, X1-X1' 방향의 라인부 단면도인 도 7의 (A) 내지 도 22의 (A), X2-X2' 방향의 스페이스부 단면도인 도 7의 (B) 내지 도 22의 (B), Y1-Y1' 방향의 라인부 단면도인 도 7의 (C) 내지 도 22의 (C), Y2-Y2' 방향의 스페이스부 단면도인 도 7의 (D) 내지 도 22의 (D) 를 사용하여 설명한다.
이하의 실시예에서, 반도체 기판으로서 실리콘 기판, 제 1 절연막으로서 터널 산화막, 부유 게이트로서 제 1 폴리실리콘층, 제 2 절연막으로서 ONO 막, 제 1 제어 게이트로서 제 2 폴리실리콘층, 제 3 절연막으로서 ONO 막, 제 2 제어 게이트로서 제 3 폴리실리콘층을 사용하고 있다.
먼저, 도 7의 (A) 내지 도 7의 (D) 에 나타내는 바와 같이, 제 1 도전형 실리콘 기판 (11) 에 열산화를 실시하여 터널 산화막 (12) 을 10 nm 정도의 막두께로 형성한 후, 제 1 폴리실리콘층 (13) (막두께 50 nm), 실리콘 질화막 (14) (막두께 250 nm) 을 순차적으로 적층한다.
이어서, 도 8의 (A) 내지 도 8의 (D) 에 나타내는 바와 같이, 리소그래피 기술을 사용한 패터닝에 의해 레지스트 패턴 (15) 을 형성한다.
이어서, 도 9의 (A) 내지 도 9의 (D) 에 나타내는 바와 같이, 실리콘 질화막 (14)/제 1 폴리실리콘층 (13)/터널 산화막 (12)/실리콘 기판 (11) 을 합계 깊이가 275 nm 이 되도록 에칭 제거한 후, 레지스트 패턴 (15) 을 박리한다. 이 공정에서 도 9(C) 및 도 9(D) 의 Y-Y' 방향의 단면도에 나타나는 바와 같이, STI 영역을 형성하기 위한 홈을 형성한다. 제 1 폴리실리콘층 (13) 은 Y 방향으로 뻗어 있다.
이어서, 도 10의 (A) 내지 도 10의 (D) 에 나타내는 바와 같이, 홈에 실리콘 산화막 (16) 을 매입하고, 제 1 폴리실리콘층 (13) 이 완전히 노출될 때까지 에칭을 실시한다. 도 10의 (C) 및 10의 (D) 의 Y-Y' 방향의 단면도에 나타나는 바와 같이, 샬로우 트랜치 분리영역이 형성된다. 여기에서, 실리콘 질화막 (14) 은 부유 게이트를 보호하기 위하여 사용되고 있다.
이어서, 도 11의 (A) 내지 도 11의 (D) 에 나타내는 바와 같이, 실리콘 질화막 (14) 을 제거한 후, 실리콘 산화막 (17) (막두께 4 내지 5 nm), 실리콘 질화막 (18) (5 내지 10 nm), 실리콘 산화막 (19) (5 내지 10 nm) 의 ONO 막을 적층한다. 그 후, 제 2 폴리실리콘층 (20) 을 50 nm 정도의 막두께로 퇴적시킨다.
이어서, 도 12의 (A) 내지 도 12의 (D) 에 나타내는 바와 같이, 리소그래피 기술에 의해 패터닝하여 레지스트 패턴 (21) (CG) 을 형성한 후, 제 2 폴리실리콘층 (20)/ONO 막 (19, 18, 17)/제 1 폴리실리콘층 (13)/터널 산화막 (12) 을 에칭 제거한다. 도 12의 (A) 및 도 12의 (B) 의 X-X' 방향의 단면도에 나타나는 바와 같이, 부유 게이트와 동일한 방향의 Y 방향으로 뻗는 제 1 제어 게이트가 형성된다.
이어서, 도 13의 (A) 내지 도 13의 (D) 에 나타내는 바와 같이, 샬로우 트랜치 영역의 매입 실리콘 산화막 (16) 을 에칭 제거하고, As+ 를 15 keV, 5E14cm-2 의 주입 조건으로 이온 주입을 실시한다. 도 13의 (C) 및 도 13의 (D) 의 Y-Y' 방향의 단면도에 나타나는 바와 같이 확산층이 연결되도록 이온 주입된다.
이어서, 도 14의 (A) 내지 도 14의 (D) 에 나타내는 바와 같이, 레지스트 패턴 (21) 을 박리한 후, 주입영역의 결정성 회복 및 주입 불순물의 활성화를 위하여, 800 ℃/30 min 으로 어닐을 실시한다. 도 14의 (C) 및 도 14의 (D) 의 Y-Y' 방향의 단면도에 나타나는 바와 같이 비트선 (22) 이 형성된다.
이어서, 도 15의 (A) 내지 도 15의 (D) 에 나타내는 바와 같이, 다시 샬로우 트랜치 영역을 매입하기 위하여 HDP 산화막 (23) 을 500 내지 800 nm 의 막두께로 퇴적시킨다. 도 15의 (C) 및 도 15의 (D) 의 Y-Y' 방향의 단면도에 나타나는 바와 같이 샬로우 트랜치 영역이 매입된다.
이어서, 도 16의 (A) 내지 도 16의 (D) 에 나타내는 바와 같이, HDP 산화막 (23) 을 실리콘 기판 (11) 이 노출될 때까지 에칭을 실시하여 평탄화한다.
이어서, 도 17의 (A) 내지 도 17의 (D) 에 나타내는 바와 같이, 실리콘 산화막 (24) (막두께 4 내지 5 nm), 실리콘 질화막 (25) (5 내지 10 nm), 실리콘 산화막 (26) (5 내지 10 nm) 의 ONO 막을 적층한다. 그 후, 제 3 폴리실리콘층 (27) (150 nm), 텅스텐 실리사이드막 (28) (150 nm) 을 퇴적시킨다.
이어서, 도 18의 (A) 내지 도 18의 (D) 에 나타내는 바와 같이, 실리콘 질화막 (29) 을 10 내지 20 nm 의 막두께로 퇴적시킨다.
이어서, 도 19의 (A) 내지 도 19의 (D) 에 나타내는 바와 같이, 리소그래피 기술을 사용하여 패터닝하여 레지스트 패턴 (30) 을 형성한 후, 실리콘 질화막 (29) 을 에칭 제거한다.
이어서, 도 20의 (A) 내지 도 20의 (D) 에 나타내는 바와 같이, 레지스트 패턴 (30) 을 박리한 후, 실리콘 질화막 (31) 을 5 내지 10 nm 의 막두께로 퇴적시키고, RIE (Reactive Ion Etching) 를 실시한다. 도 20의 (C) 및 도 20의 (D) 의 Y-Y' 방향의 단면도에 나타나는 바와 같이 사이드 웰 스페이서가 형성된다. 이는 제 2 제어 게이트선과 액티브영역의 미스 얼라인먼트 마진을 넓히기 위해서이다.
이어서, 도 21의 (A) 내지 도 21의 (D) 에 나타내는 바와 같이, 이 사이드 웰 스페이서 (31) 를 사용하여 텅스텐 실리사이드막 (28)/제 3 폴리실리콘층 (27) 을 에칭 제거한다. 도 21의 (C) 및 도 21의 (D) 의 Y-Y' 방향의 단면도에 나타나는 바와 같이 제 2 제어 게이트가 형성된다.
이어서, 도 22의 (A) 내지 도 22의 (D) 에 나타내는 바와 같이, 마지막으로 BPSG (Boron Phosphorus Silicate Glass) 보호막 (32) 을 1000 nm 정도의 막두께로 퇴적시킨다.
그 후에는, 통상의 공정에 따라, 컨텍트 홀을 형성하고, 알루미늄 전극 등을 형성하여 본 발명의 비휘발성 반도체 기억장치가 제공된다.
본 발명의 비휘발성 반도체 기억장치의 기입, 소거 및 판독 방법의 일례를 도 23 을 사용하여 설명한다. 표 1 에 동작 전압 조건을 나타낸다. 여기에서는, 제 1 제어 게이트를 제어 게이트 (CG), 제 2 제어 게이트를 워드선 (WL) 이라 부르기로 한다. 이하에서는 기입 및 소거에 채널 FN 현상을 이용하였다. 채널 FN 현상이란 부유 게이트와 기판 사이에서 전자를 주고받는 현상을 의미한다.
<채널 FN 기입>
블록 내의 셀은 소거 상태로 되어 있고, 모두 임계값 전압이 4V 이상으로 분포하고 있다. 따라서, 기입이란 기입하고 싶은 셀만 선택적으로 부유 게이트로부터 전자를 방출하여 임계값 전압을 1 내지 2V 로 하는 것이다. 도 23 에서 메모리 셀 (20) (M20) 에 기입을 실시하는 경우를 생각한다.
제어 게이트 (2) (CG2) 에 -15V 를, 워드선 (0) (WL0) 에 -15V 를 인가한다. 비선택 제어 게이트 및 비선택 워드선, 메인 비트선 (O 내지 4) (MBL0 내지 4) 은 각각 0V 또는 0V 플로우팅을 인가하고, 기판 전극과 선택 게이트 (0 및 1) (SG0 및 1) 에는 각각 OV 를 인가한다. 이 때, 용량 결합에 의해 부유 게이트는 -10V 이상으로 인가된다 (GCR (Gate Coupling Ratio) = 0.66 에서 -10.0V). 결과적으로 부유 게이트와 실리콘 기판 사이의 터널 산화막에 고전압이 인가되고, FN 터널 현상에 의해 전자가 부유 게이트로부터 실리콘 기판으로 방출되어 선택 셀 (M20) 의 임계값 전압을 1 내지 2V 의 기입 상태로 내린다.
선택된 제어 게이트 및 워드선에 연결되는 비선택 셀 (도 23 에서는 M00, 10, 10, 2n) 은, 부유 게이트에 -10V 이하의 전위 (GCR = 0.66 에서 -5.0V) 밖에 인가되지 않기 때문에, FN 터널 현상에 의한 전자 방출은 일어나지 않는다. 따라서, 선택 제어 게이트와 선택 워드선의 교점에 있는 선택 셀에만 기입할 수 있다 (표 1 의 Pgm1 참조).
또, 기입시에 기판 전압을 +5V 의 정전압을 인가하면서 기입할 수도 있다. 이 경우, 선택 제어 게이트 전압과 선택 워드선 전압은 -10V 가 되어 기입 인가 전압의 저전압화가 가능해진다 (표 1 의 Pgm2 참조). 또한, 비선택 제어 게이트 및 비선택 워드선에는 각각 0V 또는 0V 플로우팅을 인가하고, 메인 비트선 (0 내지 4) (MBL0 내지 4) 과 선택 게이트 (0 및 1) (SG0 및 1) 에는 각각 +5V 와 +5V, 또는 OV 플로우팅과 0V 를 인가한다.
<채널 FN 소거>
여기에서 말하는 소거란 기판으로부터 부유 게이트로 전자를 주입하여 임계값 전압을 4V 이상으로 하는 것이다. 도 23 에서 셀 (M00, 10, 20, 30, 0n, 1n, 2n, 3n) 에 소거를 실시하는 경우를 생각한다.
제어 게이트 (CG0 내지 4) 에 각각 +15V 를, 워드선 (WL0 내지 n) 에 각각 +15V 를 인가한다. 메인 비트선 (MBL0 내지 4) 은 0V 또는 0V 플로우팅을 인가하고, 기판 전압과 선택 게이트 (SG0 및 1) 는 각각 0V 를 인가한다. 이 때, 용량 결합에 의해, 부유 게이트는 +10V 이상으로 인가된다 (GCR = 0.66 에서 +10.0V). 결과적으로 부유 게이트와 실리콘 기판 사이의 터널 산화막에 고전압이 인가되고, FN 터널 현상에 의해 전자가 실리콘 기판으로부터 부유 게이트로 주입되어 셀의 임계값 전압을 4V 이상의 소거 상태로 올린다 (표 1 의 Ers1 참조).
이 소거 방법의 최소 소거 범위는 비트 단위가 된다.
또, 소거시에 기판 전압을 -5V 의 부전압을 인가하면서 소거할 수도 있다. 이 경우, 선택 제어 게이트 전압 및 선택 워드선 전압은 +10V 가 되어 소거 인가 전압의 저전압화가 가능해진다. 또한, 메인 비트선 (0 내지 4) (MBL0 내지 4) 과 선택 게이트 (0 및 1) (SG0 및 1) 에는 각각 -5V 와 0V, 또는 각각 OV 플로우팅과 -5V 를 인가한다 (표 1 의 Ers2 참조).
또, 제어 게이트 (CG0 내지 4) 에 각각 +30V 를 인가한다. 워드선 (WL0 내지 n) 과 메인 비트선 (MBL0 내지 4) 에는 각각 0V 또는 0V 플로우팅을 인가하고, 기판 전압과 선택 게이트 (SG0 및 1) 에는 각각 0V 를 인가한다. 이 때, 용량 결합에 의해, 부유 게이트는 +10V 로 인가된다 (GCR = 0.66 에서 +10.0V). 결과적으로 부유 게이트와 실리콘 기판 사이의 터널 산화막에 고전압이 인가되고, FN 터널 현상에 의해 전자가 실리콘 기판으로부터 부유 게이트로 주입되어 셀의 임계값 전압을 4V 이상의 소거 상태로 올린다 (표 1 의 Ers3 참조).
이 소거 방법의 최소 소거 범위는 제어 게이트선 단위가 된다.
또, 소거시에 기판 전압을 -8V 의 부전압을 인가하면서 소거할 수도 있다. 이 경우, 선택 제어 게이트 전압은 +15V 가 되어 소거 인가 전압의 저전압화가 가능해진다 (표 1 의 Ers4 참조). 또한, 워드선에는 각각 0V 또는 0V 플로우팅을 인가하고, 메인 비트선 (0 내지 4) (MBL0 내지 4) 과 선택 게이트 (0 및 1) (SG0 및 1) 에는 각각 -8V 와 0V, 또는 각각 OV 플로우팅과 -8V 를 인가한다.
또, 워드선 (WL0 내지 n) 에 각각 +30V 를 인가한다. 제어 게이트 (CG0 내지 4) 와 메인 비트선 (MBL0 내지 4) 에는 각각 0V 또는 0V 플로우팅을 인가하고, 기판 전압과 선택 게이트 (SG0 및 1) 에는 각각 0V 를 인가한다. 이 때, 용량 결합에 의해, 부유 게이트는 +10V 로 인가된다 (GCR = 0.66 에서 +10.0V). 결과적으로 부유 게이트와 실리콘 기판 사이의 터널 산화막에 고전압이 인가되고, FN 터널 현상에 의해 전자가 실리콘 기판으로부터 부유 게이트으로 주입되어 셀의 임계값 전압을 4V 이상의 소거 상태로 올린다 (표 1 의 Ers5 참조).
이 소거 방법의 최소 소거 범위는 워드선 단위가 된다.
또, 소거시에 기판 전압을 -8V 의 부전압을 인가하면서 소거할 수도 있다. 이 경우, 선택 워드선 전압은 +15V 가 되어 소거 인가 전압의 저전압화가 가능해진다 (표 1 의 Ers6 참조). 또한, 제어 게이트에는 각각 0V 또는 0V 플로우팅을 인가하고, 메인 비트선 (0 내지 4) (MBL0 내지 4) 과 선택 게이트 (0 및 1) (SG0 및 1) 에는 각각 -8V 와 0V, 또는 각각 OV 플로우팅과 -8V 를 인가한다.
이상, 본 발명의 비휘발성 반도체 기억장치의 재기입 (기입과 소거) 방법으로부터 알 수 있는 바와 같이, 전자 주입/방출 모두 비트를 선택할 수 있다. 즉, 본 발명에서는 기판으로부터 부유 게이트로의 전자 방출을 기입, 전자 주입을 소거로 하였지만, 전자 방출을 소거, 전자 주입을 기입으로 하는 것도 가능하다.
<판독>
셀 (M00 과 20) 을 동시에 판독하는 경우를 생각한다. 메인 비트선 (MBL1 및 3) 에 OV, 메인 비트선 (MBL0, 2, 4) 에 1V 를 인가하고, 제어 게이트 (0 및 2) (CG 0 및 2) 에 +3V 을 인가하고, 워드선 (0) (WL0) 의 전압을 +3V 로 하여 셀에 전류가 흐르는가의 여부, 즉 MBL0, 2, 4 의 전위가 1V 내지 0V 로 내려가는가의 여부로 선택 셀 (M00 과 20) 이 기입 상태인가 소거 상태인가를 판정한다.
또, 메인비트선 (MBL1, 2 및 3) 에 1V 플로우팅, 메인비트선 (3 및 4) 에 0V 를 인가하고, 워드선 (0) (WL0) 의 전압을 +6V 로 하여 셀에 전류가 흐르는가의 여부로 선택셀 (M20) 이 기입상태인가 소거상태인가를 판정한다 (표 1 Read2 참조).
여기에서, 도 24의 (A) 에 종래의 가상 접지 어레이에서의 8 사이클 판독 방법을, 도 24의 (B) 에 본 발명의 2 사이클 판독 방법을 나타낸다.
종래의 방법에서는 선택 셀을 판독할 경우, 워드선을 +3V, 선택 비트선 (SBL5) 을 +1V 로 프리차지 (+1V 가 되면 OFF 로) 하고, SBL0, 6 내지 8 을 0V, SBL1, 2, 4, 9, 10 을 1 V 플로우팅, SBL3, 11 을 1V 로 설정하고, 선택 비트선 (SBL5) 으로부터 선택 비트선 (SBL6) 으로 흐르는 판독 전류 (Iread) 를 판정하여 판독을 실시한다. 종래의 가상 접지 어레이 구조에서는 인접 셀과 비트선을 공유하고 있기 때문에, 비선택 셀 (M1 내지 5) 의 임계값 전압이 3V 이하인 경우, 비선택 셀이 온 상태가 되어 가로 방향의 인접 셀 사이에 전류가 흐른다. 따라서, 가로 방향의 리크 전류를 방지하기 위하여 워드선 위의 셀을 8 회로 나누어 판독하는 8 사이클 판독을 채택하고, 또한 선택 비트선 1V (SBL5) 로부터 반대측의 GND 선 (SBL0) 으로 리크 전류가 흐르지 않도록 (도면 중 점선 (13)), 선택 비트선 1V (SBL5) 와 반대측의 GND 선 (SBL0) 사이에 1V 포스의 비트선 (SBL3) 을 삽입한다. 이 경우, 비선택 셀 (M1 내지 5 나 M 9 내지 11) 이 기입 상태에서 임계값 전압이 낮으면, 워드선 전압에 의해 온 상태가 되어 1V 포스 (판독하는 동안은 상시 1V 를 인가하고 있음) 의 비트선 (SBL3) 으로부터 비트선 1V (SBL5) 로 전류가 흘러들거나 (도면 중 점선 화살표 (I1)), 1V 포스의 비트선 (SBL3, 11) 으로부터 공통소오스선 (SBL0, 8) 의 GND 에 전류가 흘러들어 (도면 중 점선 화살표 (I2)), 공통소오스선이 부상되거나 하여 판독 셀 전류가 다른 비선택 셀의 영향을 받아 판독 정밀도가 악화된다.
한편, 본 발명의 판독 방법 (도 24의 (B)) 에서는 선택된 제 1 제어 게이트 (CG1, 3, 5, 7, 9) 와 선택된 제 2 제어 게이트 (워드선 (WL)) 의 2 개에 3V 를 인가하여 선택 셀 (M2, 4, 6, 8, 10) 을 동시에 판독한다. 결합 용량의 관계로부터 비선택 셀 (M1, 3, 5, 7, 9, 11) 에는 약 1.5V 의 전압밖에 인가되지 않지만, 비선택 셀이 기입 상태에서 임계값 전압이 낮아도 가로 방향의 리크 전류는 대폭으로 저감되고, 또한 워드선 위의 셀을 2 회로 나누어 판독하는 2 사이클 판독이 가능해진다. 따라서, 전자로부터 판독 정밀도가 향상되고, 다치화가 용이해지며, 또한 후자로부터 판독속도를 고속화시킬 수 있다.
하나의 메모리 셀의 부유 게이트 전압을 제어 게이트 전압과 워드선 전압으로 제어함으로써 채널 FN 현상에 의해 기입ㆍ소거 동작을 실시할 수 있다. 따라서, 비대칭 소오스 드레인 구조가 필요없게 되어 미세화가 용이하다. 싱글 소오스 드레인을 사용함으로써 셀 면적 4F2 을 실현할 수 있다.
채널 FN 현상에 의해 기입ㆍ소거 동작을 실시함으로써, 밴드 사이 터널 전류의 발생이 없어져 신뢰성이 향상된다. 따라서, 고속기입과 높은 신뢰성을 실현할 수 있다.
판독시, 2 개의 제어 게이트에 의해 부유 게이트 전압을 제어함으로써, 가로 방향 리크 전류를 억제할 수 있고, 판독 특성의 정밀도가 향상된다. 따라서, 다치화가 용이해지고, 셀 면적 2F2 (4 값) 이하를 실현할 수 있다. 또한, 하나의 제 2 제어 게이트에 연결되는 셀을 판독할 때의 판독 회수를, 종래의 8 사이클에서 2 사이클로 줄일 수 있어 판독 시간을 단축할 수 있다.
하나의 메모리 셀의 부유 게이트 전압을 제어 게이트 전압과 워드선 전압으로 제어함으로써 비트 단위로 재기입할 수 있다. 즉, 낮은 임계값 전압측에 기입을 실시할 수 있다. 이는 종래의 NOR 형 채널 FN 재기입 플래시 메모리가 높은 임계값 전압측으로밖에 기입을 실시할 수 없었기 때문에, 베리파이 없는 소거측의 임계값 분포가 넓으므로, 판독 전압이 높았다는 결점을 해결하여 판독시의 소비전력을 저감한다는 효과가 있다.
도 1 은 종래의 비휘발성 반도체 기억장치의 개략도이다.
도 2 는 종래의 비휘발성 반도체 기억장치의 개략도이다.
도 3 은 종래의 비휘발성 반도체 기억장치의 개략도이다.
도 4 는 본 발명의 비휘발성 반도체 기억장치의 개략 평면도이다.
도 5 는 도 4 의 장치의 개략 단면도이다.
도 6 은 본 발명의 비휘발성 반도체 기억장치의 개략 평면도이다.
도 7 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 8 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 9 는 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 10 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 11 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 12 는 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 13 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 14 는 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 15 는 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 16 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 17 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 18 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 19 는 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 20 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 21 은 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 22 는 본 발명의 비휘발성 반도체 기억장치의 개략공정 단면도이다.
도 23 은 본 발명의 비휘발성 반도체 기억장치의 등가회로도이다.
도 24 는 비휘발성 반도체 기억장치의 동작방법을 설명하기 위한 도면이다.
※도면의 주요 부분에 대한 부호의 설명※
1 : 반도체 기판 2 : 불순물 확산영역
2A, 2A1, 2A2 : 드레인 확산영역 2B, 2B1, 2B2 : 소오스 확산영역
4 : 부유 게이트 5 : 산화막
6 : ONO 적층막 7 : 제 2 제어 게이트
7A : 제어 게이트선 7A1, 7A2 : 제어 게이트
8 : 제 1 제어 게이트
9, 14, 18, 25, 29, 31 : 실리콘 질화막
11 : 실리콘 기판 12 : 터널 산화막
13 : 제 1 폴리실리콘층 15 : 레지스트 패턴 (FG)
16, 17, 19, 24, 26 : 실리콘 산화막
20 : 제 2 폴리실리콘층 21 : 레지스트 패턴 (CG)
22 : 비트선 23 : HDP 산화막
27 : 제 3 폴리실리콘층 28 : 텅스텐 실리사이드막
30 : 레지스트 패턴 (WL) 32 : BPSG 보호막
BL : 비트선 CG : 제어 게이트
I : 리크 전류 Iread : 판독 전류
M : 메모리 셀 MBL : 메인 비트선
SBL : 선택 비트선 SG : 선택 게이트
ST : 선택 트랜지스터 WL : 워드선
Claims (22)
- 반도체 기판의 표면층에 형성된 드레인 확산영역 및 소오스 확산영역;상기 소오스 확산영역 및 상기 드레인 확산영역 사이에 형성된 제 1 절연막;상기 제 1 절연막 위에 형성된 부유 게이트;상기 부유 게이트 위에 형성된 제 2 절연막;상기 제 2 절연막 위에 형성된 제 1 제어 게이트;상기 제 1 제어 게이트 위와 그의 측벽 및 상기 부유 게이트 측벽에 형성된 제 3 절연막; 및상기 제 1 제어 게이트 위에 상기 제 3 절연막을 개재하여 형성된 제 2 제어 게이트로 이루어지는 셀을 갖고,채널 길이 방향 및 폭 방향으로 복수의 셀을 갖고,하나의 셀의 소오스 확산영역과, 하나의 셀에 대하여 채널 길이 방향으로 인접하는 다른 셀의 드레인 확산영역이 한 개의 비트선으로서 공유되어 있고,채널 길이 방향 또는 폭 방향으로 연속하는 일렬의 셀의 제 1 제어 게이트가, 한 개의 제 1 제어 게이트선으로서 공유되고, 상기 제 1 제어 게이트선에 대하여 직교하는 방향으로 연속하는 일렬의 셀의 제 2 제어 게이트가 한 개의 제 2 제어 게이트선으로서 공유되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
- 제 1 항에 있어서,상기 제 1 제어 게이트와 상기 제 2 제어 게이트가, 열 디코더와 행 디코더에 각각 접속되고, 상기 부유 게이트와 상기 제 1 및 제 2 제어 게이트가 용량 결합되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
- 제 1 항 또는 제 2 항에 있어서,상기 드레인 확산영역과 상기 소오스 확산영역이 서로 대칭인 구조를 갖는 것을 특징으로 하는 비휘발성 반도체 기억장치.
- 삭제
- 삭제
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 제조 방법으로서,(a) 상기 반도체 기판 위에 상기 제 1 절연막과 상기 제 1 도체막을 이 순서로 적층하고, 상기 제 1 도체막을 가공하여 상기 부유 게이트를 형성하는 공정;(b) 상기 부유 게이트 위에 상기 제 2 절연막 및 상기 제 2 도체막을 이 순서로 적층하고, 상기 제 2 도체막을 가공하여 상기 제 1 제어 게이트를 형성하는 공정;(c) 상기 제 1 제어 게이트를 마스크로 하여, 상기 반도체 기판의 표면층에 불순물을 주입하여 상기 드레인 확산영역 및 상기 소오스 확산영역을 형성하는 공정;(d) 상기 제 1 제어 게이트 위와 그의 측벽 및 상기 부유 게이트 측벽에 상기 제 3 절연막을 형성하는 공정; 및(e) 상기 제 3 절연막 위에 상기 제 3 도체막을 적층하고, 상기 제 3 도체막을 가공하여 상기 제 1 제어 게이트 위에 상기 제 3 절연막을 개재하여 상기 제 2 제어 게이트를 형성하는 공정을 포함함으로써 셀을 형성하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제조 방법.
- 제 6 항에 있어서,상기 제 2 절연막 및/또는 상기 제 3 절연막이 ONO 막인 것을 특징으로 하는 비휘발성 반도체 기억장치의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,채널 폭 방향으로 복수의 셀을 갖고,공정 (a) 후, 공정 (b) 전에, STI 법에 의해 상기 부유 게이트 사이의 반도체 기판에 소자 분리 영역을 형성하는 공정; 및공정 (b) 후, 공정 (c) 전에, 인접하는 셀을 구성하는 소오스 확산영역과 드레인 확산영역을 각각 하나의 비트선으로서 공유할 수 있도록, 상기 소자 분리 영역의 일부를 제거하는 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 제 3 도전막의 상기 제 2 제어 게이트로의 가공이, 측벽 스페이서를 구비한 마스크를 사용하여 행해지는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제조 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 기입 방법으로서,소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여, 또는 소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여 기입을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 기입 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 기입 방법으로서,소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여, 또는 소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여 기입을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 기입 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 소거 방법으로서,소정의 부전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 소거 방법으로서,소정의 부전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 소거 방법으로서,소정의 부전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 소거 방법으로서,소정의 부전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 소거 방법으로서,소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 반도체 기판을 접지함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 실시하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 소거 방법으로서,소정의 부전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 부전압보다 높은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 부유 게이트로부터 반도체 기판으로 전자를 주입하여, 또는 소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선에 인가하고, 상기 정전압보다 낮은 전압을 기판에 인가하고, 선택되는 셀의 비트선에 기판으로의 전압과 동일한 정도의 전압을 인가하거나 개방 상태로 함으로써, 반도체 기판으로부터 부유 게이트로 전자를 주입하여 소거를 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 소거 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 판독 방법으로서,소정의 정전압을 선택되는 셀의 제 2 제어 게이트선과 소오스 확산영역에 대응하는 비트선에 인가하고, 선택되는 셀의 드레인 확산영역에 대응하는 비트선에 접지함으로써, 판독을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 판독 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 판독 방법으로서,소정의 정전압을 선택되는 셀의 제 1 제어 게이트선과 제 2 제어 게이트선과 소오스 확산영역에 대응하는 비트선에 인가하고, 선택되는 셀의 드레인 확산영역에 대응하는 비트선에 접지함으로써, 판독을 행하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 판독 방법.
- 제 1 항에 기재된 비휘발성 반도체 기억장치의 판독 방법으로서,소정의 정전압을 선택되는 셀의 제 2 제어 게이트선에 인가하고, 홀수번째의 제 1 제어 게이트선과 홀수번째의 드레인 확산영역에 대응하는 비트선에 정전압을 인가하고, 짝수번째의 제 1 제어 게이트선과 짝수번째의 소오스 확산영역에 대응하는 비트선을 접지함으로써, 홀수번째의 셀을 판독하고, 이어서 소정의 정정압을 선택되는 셀의 제 2 제어 게이트선에 인가한 상태에서, 짝수번째의 제 1 제어 게이트선과 짝수번째의 드레인 확산영역에 대응하는 비트선에 정전압을 인가하고, 홀수번째의 제 1 제어 게이트선과 홀수번째의 소오스 확산영역에 대응하는 비트선을 접지함으로써, 짝수번째의 셀을 판독하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 판독 방법.
- 삭제
- 제 8 항에 있어서,상기 제 3 도전막의 상기 제 2 제어 게이트로의 가공이, 측벽 스페이서를 구비한 마스크를 사용하여 행해지는 것을 특징으로 하는 비휘발성 반도체 기억장치의 제조 방법.
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