JP2003224215A - トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法 - Google Patents
トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法Info
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Abstract
(57)【要約】
【課題】 従来よりも書込電圧を低くすることができる
多値トランジスタとそれを用いた半導体メモリ、および
多値トランジスタの駆動方法を提供する。 【解決手段】 対向する一対の側面13b、13bを有する凸
部13aが設けられたｐ型半導体基板12と、ゲート絶縁膜1
5cと、一対のｎ型ソース・ドレイン領域BL1、BL2と、ト
ンネル絶縁膜15aと、一対のフローティングゲートFG1、
FG2と、インターポリ絶縁膜と、コントロールゲートCG
とを設ける。ソース・ドレイン領域BL1、BL2を直線的に
結ぶ凸部13aの基端部のｐ型不純物濃度は、基端部を除
く凸部13aのｐ型不純物濃度よりも高濃度であり、ソー
ス・ドレイン領域BL1、BL2間に書込み用の電位差(6V)を
与えるとともに、コントロールゲートCGに書込電圧(2.2
V)を印加することにより、少なくとも一方のフローティ
ングゲートFG1、FG2に電子をバリスティック注入する。
多値トランジスタとそれを用いた半導体メモリ、および
多値トランジスタの駆動方法を提供する。 【解決手段】 対向する一対の側面13b、13bを有する凸
部13aが設けられたｐ型半導体基板12と、ゲート絶縁膜1
5cと、一対のｎ型ソース・ドレイン領域BL1、BL2と、ト
ンネル絶縁膜15aと、一対のフローティングゲートFG1、
FG2と、インターポリ絶縁膜と、コントロールゲートCG
とを設ける。ソース・ドレイン領域BL1、BL2を直線的に
結ぶ凸部13aの基端部のｐ型不純物濃度は、基端部を除
く凸部13aのｐ型不純物濃度よりも高濃度であり、ソー
ス・ドレイン領域BL1、BL2間に書込み用の電位差(6V)を
与えるとともに、コントロールゲートCGに書込電圧(2.2
V)を印加することにより、少なくとも一方のフローティ
ングゲートFG1、FG2に電子をバリスティック注入する。
Description
【０００１】
【発明の属する技術分野】本発明は、多値トランジスタ
とそれを用いた半導体メモリ、および多値トランジスタ
の駆動方法に関する。より詳細には、本発明は、半導体
メモリの多値化に有用な技術に関する。
とそれを用いた半導体メモリ、および多値トランジスタ
の駆動方法に関する。より詳細には、本発明は、半導体
メモリの多値化に有用な技術に関する。
【０００２】
【従来の技術】EEPROM (Electrically Erasable Progra
mmable Read Only Memory)等の不揮発性メモリは、携帯
電話機等に搭載されて、現在広く普及している。通常、
EEPROMは、１つのセルトランジスタに１ビットの情報し
か書き込めない。しかし、デバイスの小型化を図るため
には、セルトランジスタの多値化を図り、１つのセルト
ランジスタに２ビット以上書き込めるのが好ましい。
mmable Read Only Memory)等の不揮発性メモリは、携帯
電話機等に搭載されて、現在広く普及している。通常、
EEPROMは、１つのセルトランジスタに１ビットの情報し
か書き込めない。しかし、デバイスの小型化を図るため
には、セルトランジスタの多値化を図り、１つのセルト
ランジスタに２ビット以上書き込めるのが好ましい。
【０００３】この多値技術の一例を図26に示す。図26
は、従来例に係る多値セルトランジスタの断面図である
（係る多値技術については、たとえば特許文献１参
照。）。
は、従来例に係る多値セルトランジスタの断面図である
（係る多値技術については、たとえば特許文献１参
照。）。
【０００４】図26において、セルトランジスタ１は、い
わゆるMONOS (Metal Oxide NitrideOxide Semiconducto
r)構造を有している。このMONOS構造を構成するのは、
コントロールゲート７(Metal)、シリコン酸化膜６(Oxid
e)、シリコン窒化膜５(Nitride)、シリコン酸化膜４(Ox
ide)、そしてｐ型シリコン基板２(Semiconductor)であ
る。
わゆるMONOS (Metal Oxide NitrideOxide Semiconducto
r)構造を有している。このMONOS構造を構成するのは、
コントロールゲート７(Metal)、シリコン酸化膜６(Oxid
e)、シリコン窒化膜５(Nitride)、シリコン酸化膜４(Ox
ide)、そしてｐ型シリコン基板２(Semiconductor)であ
る。
【０００５】この種のセルトランジスタにおいては、ｎ
型のソース・ドレイン領域3, 8 は、書込みシーケンス
や読出しシーケンスにおける種々のステージで、今まで
ソースであったものがドレインになったりする。すなわ
ち、ソース・ドレイン領域3,8 のどちらがソースでどち
らがドレインであるとは確定できない。よって、ソース
と言う場合には、ソース・ドレイン領域3, 8 のうちキ
ャリア（この例では電子）が放出される方を指し、ドレ
インはもう一方を指すことにする。
型のソース・ドレイン領域3, 8 は、書込みシーケンス
や読出しシーケンスにおける種々のステージで、今まで
ソースであったものがドレインになったりする。すなわ
ち、ソース・ドレイン領域3,8 のどちらがソースでどち
らがドレインであるとは確定できない。よって、ソース
と言う場合には、ソース・ドレイン領域3, 8 のうちキ
ャリア（この例では電子）が放出される方を指し、ドレ
インはもう一方を指すことにする。
【０００６】このセルトランジスタ１にデータを書き込
むには、図27(a)のような方法を採る。この方法では、
ソース８を接地し、ドレイン３とコントロールゲート７
とに適当な正電位VD1、VG1を与える。
むには、図27(a)のような方法を採る。この方法では、
ソース８を接地し、ドレイン３とコントロールゲート７
とに適当な正電位VD1、VG1を与える。
【０００７】これによって、ソース・ドレイン領域８、
３間の電界で電子が加速されて、ドレイン３の近傍でホ
ットエレクトロンが発生する。係るホットエレクトロン
は、フォノン等との衝突や、コントロールゲート７の正
電位により、シリコン酸化膜４のエネルギ障壁を越えて
シリコン窒化膜５に注入される。シリコン窒化膜５には
導電性がないから、注入されたホットエレクトロンは、
シリコン窒化膜５においてドレイン３に近い部位（以下
では、「右側ビット」と言う）に局在する。この状態が
“(1、0)”状態である。
３間の電界で電子が加速されて、ドレイン３の近傍でホ
ットエレクトロンが発生する。係るホットエレクトロン
は、フォノン等との衝突や、コントロールゲート７の正
電位により、シリコン酸化膜４のエネルギ障壁を越えて
シリコン窒化膜５に注入される。シリコン窒化膜５には
導電性がないから、注入されたホットエレクトロンは、
シリコン窒化膜５においてドレイン３に近い部位（以下
では、「右側ビット」と言う）に局在する。この状態が
“(1、0)”状態である。
【０００８】同じことをソース・ドレイン電圧を入れ替
えて行えば、図27(b)に示すように、シリコン窒化膜５
においてドレイン８に近い部位（以下では、「左側ビッ
ト」と言う）に電子が局在し、“(0、1)”状態が得られ
る。
えて行えば、図27(b)に示すように、シリコン窒化膜５
においてドレイン８に近い部位（以下では、「左側ビッ
ト」と言う）に電子が局在し、“(0、1)”状態が得られ
る。
【０００９】図28(a)〜(d)は、このセルトランジスタ１
で達成し得る４値状態を示す。“(1、1)”状態（図28(a)
参照）は、左右のいずれのビットにも電子が蓄積されな
い。そして、“(0、0)”状態（図28(d)参照）は、左右の
両ビットに電子が蓄積される。こうして、このセルトラ
ンジスタ１では、２ビットのデータを書き込むことがで
きる。但し、この書込方法は、ホットエレクトロンをシ
リコン酸化膜５に注入するために、コントロールゲート
７に高電位VG1を印加する必要がある点で好ましくな
い。
で達成し得る４値状態を示す。“(1、1)”状態（図28(a)
参照）は、左右のいずれのビットにも電子が蓄積されな
い。そして、“(0、0)”状態（図28(d)参照）は、左右の
両ビットに電子が蓄積される。こうして、このセルトラ
ンジスタ１では、２ビットのデータを書き込むことがで
きる。但し、この書込方法は、ホットエレクトロンをシ
リコン酸化膜５に注入するために、コントロールゲート
７に高電位VG1を印加する必要がある点で好ましくな
い。
【００１０】ホットエレクトロンがシリコン窒化膜５に
注入されるには、ホットエレクトロンは、シリコン基板
２の導電帯からシリコン酸化膜４の導電帯にトンネリン
グしないといけない。これらの導電帯間のエネルギ差は
約3.2eVである。
注入されるには、ホットエレクトロンは、シリコン基板
２の導電帯からシリコン酸化膜４の導電帯にトンネリン
グしないといけない。これらの導電帯間のエネルギ差は
約3.2eVである。
【００１１】しかし、ホットエレクトロンは、シリコン
基板２中のフォノンとの衝突の際にエネルギを失うの
で、3.2Vの電圧をコントロールゲート７に印加しても、
上記の導電帯間をトンネリングできない。よって、実際
には、12〜13Vの高電圧VG1をコントロールゲート７に印
加する必要がある。
基板２中のフォノンとの衝突の際にエネルギを失うの
で、3.2Vの電圧をコントロールゲート７に印加しても、
上記の導電帯間をトンネリングできない。よって、実際
には、12〜13Vの高電圧VG1をコントロールゲート７に印
加する必要がある。
【００１２】係る高電圧を供給するのはデコーダ回路
（図示しない）中の高耐圧トランジスタであるが、この
高耐圧トランジスタは微細化できない。これは、微細化
すると、この高耐圧トランジスタのソース・ドレインが
パンチスルーしてしまうという不都合が生じるからであ
る。よって、この書込方法では、デコーダ回路を含むEE
PROM全体のチップサイズを縮小できない。
（図示しない）中の高耐圧トランジスタであるが、この
高耐圧トランジスタは微細化できない。これは、微細化
すると、この高耐圧トランジスタのソース・ドレインが
パンチスルーしてしまうという不都合が生じるからであ
る。よって、この書込方法では、デコーダ回路を含むEE
PROM全体のチップサイズを縮小できない。
【００１３】一方、読出しは、ソース・ドレイン領域
３、８の各々への印加電圧を入れ替えることにより２種
類のドレイン電流を計測し、各々のドレイン電流値と基
準電流値との大小を比較して行われる。
３、８の各々への印加電圧を入れ替えることにより２種
類のドレイン電流を計測し、各々のドレイン電流値と基
準電流値との大小を比較して行われる。
【００１４】“(0、0)”状態（図28(d)参照）は、両ビッ
トに電子が局在するから、シリコン窒化膜５の電位が４
値の中で最も低くなる。よって、セルトランジスタ１の
閾値電圧が最も高くなり、ドレイン電流は殆ど流れな
い。係るドレイン電流値は、ソース・ドレイン領域３、
８の印加電圧を入れ替えても同じで、殆ど零である。よ
って、２種類のドレイン電流値は、ともに基準電流より
も小であると計測される。
トに電子が局在するから、シリコン窒化膜５の電位が４
値の中で最も低くなる。よって、セルトランジスタ１の
閾値電圧が最も高くなり、ドレイン電流は殆ど流れな
い。係るドレイン電流値は、ソース・ドレイン領域３、
８の印加電圧を入れ替えても同じで、殆ど零である。よ
って、２種類のドレイン電流値は、ともに基準電流より
も小であると計測される。
【００１５】“(1、1)”状態（図28(a)参照）は両ビット
に電子が無いから、シリコン窒化膜５の電位が４値の中
で最も高い。よって、閾値電圧が４値の中で最も低くな
り、ドレイン電流が最も多く流れる。係るドレイン電流
値は、ソース・ドレイン領域３、８を入れ替えても同じ
で、４値の中で最も大きい。すなわち、２種類のドレイ
ン電流値は、ともに基準電流よりも大であると計測され
る。
に電子が無いから、シリコン窒化膜５の電位が４値の中
で最も高い。よって、閾値電圧が４値の中で最も低くな
り、ドレイン電流が最も多く流れる。係るドレイン電流
値は、ソース・ドレイン領域３、８を入れ替えても同じ
で、４値の中で最も大きい。すなわち、２種類のドレイ
ン電流値は、ともに基準電流よりも大であると計測され
る。
【００１６】一方、“(1、0)”と“(0、1)”の各状態（図
28(b)、(c)参照）は、電子が一方のビットにのみ局在す
るから、セルトランジスタ１が左右非対称になり、ソー
ス・ドレイン領域３、８の印加電圧を入れ替えるとドレ
イン電流値が異なる。
28(b)、(c)参照）は、電子が一方のビットにのみ局在す
るから、セルトランジスタ１が左右非対称になり、ソー
ス・ドレイン領域３、８の印加電圧を入れ替えるとドレ
イン電流値が異なる。
【００１７】よって、“(1、0)”と“(0、1)”との分別
は、２種類のドレイン電流のうち、どちらが基準電流よ
り大であるか（または小であるか）を判定することによ
り行える。
は、２種類のドレイン電流のうち、どちらが基準電流よ
り大であるか（または小であるか）を判定することによ
り行える。
【００１８】但し、この読出方法では、“(1、0)”や
“(0、1)”を読み出す際、ドレイン電流の電流ウインド
ウが小さい点で好ましくない。電流ウインドウとは、
“(1、0)”や“(0、1)”を読む際に、ソース・ドレイン領
域３、８の印加電圧を入れ替えて計測した２種類のドレ
イン電流値の差を言う。
“(0、1)”を読み出す際、ドレイン電流の電流ウインド
ウが小さい点で好ましくない。電流ウインドウとは、
“(1、0)”や“(0、1)”を読む際に、ソース・ドレイン領
域３、８の印加電圧を入れ替えて計測した２種類のドレ
イン電流値の差を言う。
【００１９】この電流ウインドウは、シリコン窒化膜５
の右端（または左端）に電子がしっかりと局在し、従っ
てセルトランジスタ１が明確な非対称性を有する場合に
所望に大きくなる。
の右端（または左端）に電子がしっかりと局在し、従っ
てセルトランジスタ１が明確な非対称性を有する場合に
所望に大きくなる。
【００２０】ところが、このセルトランジスタ１では、
電子がシリコン窒化膜５にある程度の広がりをもって分
布するから、その非対称性が現れ難い。特に、セル縮小
を図るべくゲート長Ｌ（図27(a)参照）を短くすると、
左右どちらのビットに電子が局在するのかはっきりしな
くなるから、セルトランジスタ１の非対称性が小さくな
り、よって電流ウインドウも小さくなる。
電子がシリコン窒化膜５にある程度の広がりをもって分
布するから、その非対称性が現れ難い。特に、セル縮小
を図るべくゲート長Ｌ（図27(a)参照）を短くすると、
左右どちらのビットに電子が局在するのかはっきりしな
くなるから、セルトランジスタ１の非対称性が小さくな
り、よって電流ウインドウも小さくなる。
【００２１】しかしながら、このように電流ウインドウ
が小さいと、ドレイン電流と基準電流値とのマージンが
小さくなるから、書込データを誤認する危険性が高くな
る。
が小さいと、ドレイン電流と基準電流値とのマージンが
小さくなるから、書込データを誤認する危険性が高くな
る。
【００２２】また、このセルトランジスタ１は、バンド
間トンネル耐性に乏しい点でも好ましくない。これにつ
いて図29を参照して説明する。図29は、セルトランジス
タ１が非選択状態の場合を示す。非選択状態にすべく、
コントロールゲート７には、読出し時よりも低電位の接
地電位が与えられる。一方、選択された他のセルトラン
ジスタのドレインには正電位VD1が印加され、このVD1は
コラム方向のセルに共通であるから、ドレイン３には正
電位VD1が印加される。
間トンネル耐性に乏しい点でも好ましくない。これにつ
いて図29を参照して説明する。図29は、セルトランジス
タ１が非選択状態の場合を示す。非選択状態にすべく、
コントロールゲート７には、読出し時よりも低電位の接
地電位が与えられる。一方、選択された他のセルトラン
ジスタのドレインには正電位VD1が印加され、このVD1は
コラム方向のセルに共通であるから、ドレイン３には正
電位VD1が印加される。
【００２３】この状態では、シリコン窒化膜５とドレイ
ン３との電位差ΔVは、コントロールゲート７の電位が
低電位となったので、読出し時よりも大きくなる。特
に、シリコン窒化膜５に電子が局在する場合は、該電子
によってシリコン窒化膜５の電位が下げられるから、上
記電位差ΔVは一層大きくなる。
ン３との電位差ΔVは、コントロールゲート７の電位が
低電位となったので、読出し時よりも大きくなる。特
に、シリコン窒化膜５に電子が局在する場合は、該電子
によってシリコン窒化膜５の電位が下げられるから、上
記電位差ΔVは一層大きくなる。
【００２４】しかしながら、電位差ΔVがこのように大
きいと、ドレイン３とシリコン窒化膜５との間にトンネ
ル電流が流れ、このトンネル電流によりシリコン酸化膜
４が劣化するという問題が生じる。
きいと、ドレイン３とシリコン窒化膜５との間にトンネ
ル電流が流れ、このトンネル電流によりシリコン酸化膜
４が劣化するという問題が生じる。
【００２５】また、電位差ΔVが大きいことから、ドレ
イン３の端縁が高電界に曝されて、ドレイン３と基板２
とのpn接合で降伏が起き易くなる。この降伏によって、
円内に示す如く、ホットホールと電子とが対生成する。
このうち、ホットホールは、低電位側（シリコン窒化膜
５側）に引き付けられて、シリコン酸化膜４を通過す
る。よって、シリコン酸化膜４は、このホットホールに
よっても劣化してしまう。上記の事情のことを、セルト
ランジスタ１は「バンド間トンネル耐性が悪い」と言
う。
イン３の端縁が高電界に曝されて、ドレイン３と基板２
とのpn接合で降伏が起き易くなる。この降伏によって、
円内に示す如く、ホットホールと電子とが対生成する。
このうち、ホットホールは、低電位側（シリコン窒化膜
５側）に引き付けられて、シリコン酸化膜４を通過す
る。よって、シリコン酸化膜４は、このホットホールに
よっても劣化してしまう。上記の事情のことを、セルト
ランジスタ１は「バンド間トンネル耐性が悪い」と言
う。
【００２６】一方、消去方法には、蓄積電子をドレイン
３側に引き抜く方法と、コントロールゲート７側に引き
抜く方法とがある。前者の場合（図30(a)）、コントロ
ールゲート７に負電位“L”を与え、ドレイン３に正電
位“H”を与える。この電位配分により、電子は、電位
の高いドレイン３に引き抜かれる。
３側に引き抜く方法と、コントロールゲート７側に引き
抜く方法とがある。前者の場合（図30(a)）、コントロ
ールゲート７に負電位“L”を与え、ドレイン３に正電
位“H”を与える。この電位配分により、電子は、電位
の高いドレイン３に引き抜かれる。
【００２７】一方、後者の場合（図30(b)）、コントロ
ールゲート７に正電位“H”を与え、ドレイン３を接地
する。この場合は、コントロールゲート７の方が電位が
高いので、電子は当該コントロールゲート７に引き抜か
れる。
ールゲート７に正電位“H”を与え、ドレイン３を接地
する。この場合は、コントロールゲート７の方が電位が
高いので、電子は当該コントロールゲート７に引き抜か
れる。
【００２８】
【特許文献１】米国特許第6,011,725号明細書。
【００２９】
【発明が解決しようとする課題】上述のように、従来技
術には、書込時に12〜13Vの高電圧VG1をコントロールゲ
ート７に印加する必要がある。本発明は、係る従来例の
問題点に鑑みて創作されたものであり、従来よりも書込
電圧を低くすることができる多値トランジスタとそれを
用いた半導体メモリ、および多値トランジスタの駆動方
法を提供することを目的とする。
術には、書込時に12〜13Vの高電圧VG1をコントロールゲ
ート７に印加する必要がある。本発明は、係る従来例の
問題点に鑑みて創作されたものであり、従来よりも書込
電圧を低くすることができる多値トランジスタとそれを
用いた半導体メモリ、および多値トランジスタの駆動方
法を提供することを目的とする。
【００３０】
【課題を解決するための手段】上記した課題は、第１の
発明である、対向する一対の側面を有する凸部が設けら
れた一導電型半導体基板と、凸部の頂面上に形成された
第１の絶縁膜と、凸部を挟む半導体基板の表面に形成さ
れた一対の反対導電型ソース・ドレイン領域と、凸部の
側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜
と、凸部の各側面側に設けられ、第２の絶縁膜を介して
側面とソース・ドレイン領域とに対向する一対のフロー
ティングゲートと、各フローティングゲート上に形成さ
れた第３の絶縁膜と、第３の絶縁膜を介して前記各フロ
ーティングゲートと対向し、かつ第１の絶縁膜を介して
前記凸部の頂面と対向するコントロールゲートとを備
え、ソース・ドレイン領域間に書込み用の電位差を与え
るとともに、コントロールゲートに書込電圧を印加する
ことにより、チャネル領域が前記凸部の両側面と頂面の
各表層に形成され、これにより少なくとも一方のフロー
ティングゲートに電荷がバリスティック注入されること
を特徴とするトランジスタによって解決する。
発明である、対向する一対の側面を有する凸部が設けら
れた一導電型半導体基板と、凸部の頂面上に形成された
第１の絶縁膜と、凸部を挟む半導体基板の表面に形成さ
れた一対の反対導電型ソース・ドレイン領域と、凸部の
側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜
と、凸部の各側面側に設けられ、第２の絶縁膜を介して
側面とソース・ドレイン領域とに対向する一対のフロー
ティングゲートと、各フローティングゲート上に形成さ
れた第３の絶縁膜と、第３の絶縁膜を介して前記各フロ
ーティングゲートと対向し、かつ第１の絶縁膜を介して
前記凸部の頂面と対向するコントロールゲートとを備
え、ソース・ドレイン領域間に書込み用の電位差を与え
るとともに、コントロールゲートに書込電圧を印加する
ことにより、チャネル領域が前記凸部の両側面と頂面の
各表層に形成され、これにより少なくとも一方のフロー
ティングゲートに電荷がバリスティック注入されること
を特徴とするトランジスタによって解決する。
【００３１】または、第２の発明である、対向する一対
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートと、ソース・ドレイン領域のいずれか一方に接
続されるコンデンサとを備え、コンデンサに所定量の電
荷が蓄積されるまで、もしくはコンデンサから所定量の
電荷が放出されるまで、ソース・ドレイン領域間に書込
み用の電流が流れて、少なくとも一方のフローティング
ゲートに電荷がバリスティック注入されることを特徴と
するトランジスタによって解決する。
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートと、ソース・ドレイン領域のいずれか一方に接
続されるコンデンサとを備え、コンデンサに所定量の電
荷が蓄積されるまで、もしくはコンデンサから所定量の
電荷が放出されるまで、ソース・ドレイン領域間に書込
み用の電流が流れて、少なくとも一方のフローティング
ゲートに電荷がバリスティック注入されることを特徴と
するトランジスタによって解決する。
【００３２】または、第３の発明である、第１の発明ま
たは第２の発明に記載のトランジスタにおいて、ソース
・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型
不純物濃度は、基端部を除く凸部の一導電型不純物濃度
よりも高濃度であることを特徴とするトランジスタによ
って解決する。
たは第２の発明に記載のトランジスタにおいて、ソース
・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型
不純物濃度は、基端部を除く凸部の一導電型不純物濃度
よりも高濃度であることを特徴とするトランジスタによ
って解決する。
【００３３】または、第４の発明である、第１の発明か
ら第３の発明までのいずれかに記載のトランジスタにお
いて、ソース・ドレイン領域間を流れる電荷は電子であ
り、電子が得るエネルギは、第２の絶縁膜のポテンシャ
ル障壁より大きく、電子はバリスティック注入されるこ
とを特徴とするトランジスタによって解決する。
ら第３の発明までのいずれかに記載のトランジスタにお
いて、ソース・ドレイン領域間を流れる電荷は電子であ
り、電子が得るエネルギは、第２の絶縁膜のポテンシャ
ル障壁より大きく、電子はバリスティック注入されるこ
とを特徴とするトランジスタによって解決する。
【００３４】または、第５の発明である、第１の発明か
ら第４の発明までのいずれかに記載のトランジスタにお
いて、第２の絶縁膜を介してフローティングゲートが凸
部の側面ならびにソース・ドレイン領域と対向して形成
する第２の静電容量は、第１の絶縁膜を介してコントロ
ールゲートが凸部の頂面と対向して形成する第１の静電
容量より大きいことを特徴とするトランジスタによって
解決する。
ら第４の発明までのいずれかに記載のトランジスタにお
いて、第２の絶縁膜を介してフローティングゲートが凸
部の側面ならびにソース・ドレイン領域と対向して形成
する第２の静電容量は、第１の絶縁膜を介してコントロ
ールゲートが凸部の頂面と対向して形成する第１の静電
容量より大きいことを特徴とするトランジスタによって
解決する。
【００３５】または、第６の発明である、第１の発明か
ら第５の発明までのいずれかに記載のトランジスタにお
いて、フローティングゲートは、第２の絶縁膜を介して
凸部の側面ならびにソース・ドレイン領域と対向して形
成した第２の静電容量と、第３の絶縁膜を介してコント
ロールゲートと対向して形成した第３の静電容量とによ
って容量結合しており、第２の静電容量は大きく形成さ
れていることを特徴とするトランジスタによって解決す
る。
ら第５の発明までのいずれかに記載のトランジスタにお
いて、フローティングゲートは、第２の絶縁膜を介して
凸部の側面ならびにソース・ドレイン領域と対向して形
成した第２の静電容量と、第３の絶縁膜を介してコント
ロールゲートと対向して形成した第３の静電容量とによ
って容量結合しており、第２の静電容量は大きく形成さ
れていることを特徴とするトランジスタによって解決す
る。
【００３６】または、第７の発明である、第１の発明か
ら第６の発明までのいずれかに記載のトランジスタにお
いて、凸部の側面に、ソース・ドレイン領域と接する反
対導電型領域を設けたことを特徴とするトランジスタに
よって解決する。
ら第６の発明までのいずれかに記載のトランジスタにお
いて、凸部の側面に、ソース・ドレイン領域と接する反
対導電型領域を設けたことを特徴とするトランジスタに
よって解決する。
【００３７】または、第８の発明である、第１の発明か
ら第７の発明までのいずれかに記載のトランジスタにお
いて、フローティングゲートの一部は、一導電型半導体
基板の凸部の頂面より上方に突出していることを特徴と
するトランジスタによって解決する。
ら第７の発明までのいずれかに記載のトランジスタにお
いて、フローティングゲートの一部は、一導電型半導体
基板の凸部の頂面より上方に突出していることを特徴と
するトランジスタによって解決する。
【００３８】または、第９の発明である、第１の発明か
ら第８の発明までのいずれかに記載のトランジスタにお
いて、前記フローティングゲートの形状は、前記一導電
型半導体基板の凸部の頂面を覆わないものであることを
特徴とするトランジスタによって解決する。
ら第８の発明までのいずれかに記載のトランジスタにお
いて、前記フローティングゲートの形状は、前記一導電
型半導体基板の凸部の頂面を覆わないものであることを
特徴とするトランジスタによって解決する。
【００３９】または、第10の発明である、第１の発明か
ら第９の発明までのいずれかに記載のトランジスタをコ
ラム方向およびロウ方向に複数配列してなる半導体メモ
リによって解決する。
ら第９の発明までのいずれかに記載のトランジスタをコ
ラム方向およびロウ方向に複数配列してなる半導体メモ
リによって解決する。
【００４０】または、第11の発明である、第10の発明に
記載の半導体メモリにおいて、コラム方向に隣接するセ
ルトランジスタのソース・ドレイン領域が共通であり、
ロウ方向に隣接するセルトランジスタ同士が、コントロ
ールゲートを共有し、かつ、セルトランジスタ間のソー
ス・ドレイン領域を共有していることを特徴とする半導
体メモリによって解決する。
記載の半導体メモリにおいて、コラム方向に隣接するセ
ルトランジスタのソース・ドレイン領域が共通であり、
ロウ方向に隣接するセルトランジスタ同士が、コントロ
ールゲートを共有し、かつ、セルトランジスタ間のソー
ス・ドレイン領域を共有していることを特徴とする半導
体メモリによって解決する。
【００４１】または、第12の発明である、対向する一対
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して、側面とソース・ドレイン領
域とに対向する一対のフローティングゲートと、各フロ
ーティングゲート上に形成された第３の絶縁膜と、第３
の絶縁膜を介して各フローティングゲートと対向し、か
つ第１の絶縁膜を介して凸部の頂面と対向するコントロ
ールゲートとを備えたトランジスタの駆動方法であっ
て、ソース・ドレイン領域間に書込み用の電位差を与え
るステップと、コントロールゲートに書込電圧を印加す
るステップとを含み、チャネル領域を凸部の両側面と、
頂面の各表層に形成し、これにより少なくとも一方のフ
ローティングゲートに電荷をバリスティック注入して、
当該フローティングゲートに書き込むことを特徴とする
トランジスタの駆動方法によって解決する。
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して、側面とソース・ドレイン領
域とに対向する一対のフローティングゲートと、各フロ
ーティングゲート上に形成された第３の絶縁膜と、第３
の絶縁膜を介して各フローティングゲートと対向し、か
つ第１の絶縁膜を介して凸部の頂面と対向するコントロ
ールゲートとを備えたトランジスタの駆動方法であっ
て、ソース・ドレイン領域間に書込み用の電位差を与え
るステップと、コントロールゲートに書込電圧を印加す
るステップとを含み、チャネル領域を凸部の両側面と、
頂面の各表層に形成し、これにより少なくとも一方のフ
ローティングゲートに電荷をバリスティック注入して、
当該フローティングゲートに書き込むことを特徴とする
トランジスタの駆動方法によって解決する。
【００４２】または、第13の発明である、第12の発明に
記載のトランジスタの駆動方法において、ソース・ドレ
イン領域を直線的に結ぶ凸部の基端部の一導電型不純物
濃度は、基端部を除く凸部の一導電型不純物濃度よりも
高濃度であることを特徴とするトランジスタの駆動方法
よって解決する。
記載のトランジスタの駆動方法において、ソース・ドレ
イン領域を直線的に結ぶ凸部の基端部の一導電型不純物
濃度は、基端部を除く凸部の一導電型不純物濃度よりも
高濃度であることを特徴とするトランジスタの駆動方法
よって解決する。
【００４３】または、第14の発明である、第12の発明ま
たは第13の発明に記載のトランジスタの駆動方法におい
て、ソース・ドレイン領域間に読出し用の電位差を与え
るとともに、コントロールゲートに読出電圧を印加する
ことにより第１のドレイン電流を流し、読出し用の電位
差を反転させるとともに、コントロールゲートに読出電
圧を印加することにより第２のドレイン電流を流し、第
１のドレイン電流と第２のドレイン電流の各電流値に基
づいて、フローティングゲート中の蓄積電荷を識別する
読出ステップを含むことを特徴とするトランジスタの駆
動方法によって解決する。
たは第13の発明に記載のトランジスタの駆動方法におい
て、ソース・ドレイン領域間に読出し用の電位差を与え
るとともに、コントロールゲートに読出電圧を印加する
ことにより第１のドレイン電流を流し、読出し用の電位
差を反転させるとともに、コントロールゲートに読出電
圧を印加することにより第２のドレイン電流を流し、第
１のドレイン電流と第２のドレイン電流の各電流値に基
づいて、フローティングゲート中の蓄積電荷を識別する
読出ステップを含むことを特徴とするトランジスタの駆
動方法によって解決する。
【００４４】次に、本発明の作用について説明する。第
１の発明および第12の発明によれば、書込み時に、ソー
ス・ドレイン領域間に書込み用の電位差を与えるととも
に、コントロールゲートに書込電圧を印加する。このと
き、チャネルは、凸部の両側面と頂面の各表層に形成さ
れる。従って、キャリアは、一方の側面→頂面→他方の
側面と流れる。各側面は、フローティングゲートと対向
するから、頂面を流れているキャリアから見ると、キャ
リアの進行方向にフローティングゲートが位置すること
になる。よって、キャリアがフローティングゲートに注
入されるためには、従来のようにキャリアの進行方向を
変える必要が無いから、キャリアを加速するための加速
電圧を低減することができる。よって、本発明では、従
来よりも書込電圧を低くすることができる。このように
キャリアが散乱を起こさずに、走行して、フローティン
グゲートに注入されることを、バリスティック(Ballist
ic)注入と呼ぶ。
１の発明および第12の発明によれば、書込み時に、ソー
ス・ドレイン領域間に書込み用の電位差を与えるととも
に、コントロールゲートに書込電圧を印加する。このと
き、チャネルは、凸部の両側面と頂面の各表層に形成さ
れる。従って、キャリアは、一方の側面→頂面→他方の
側面と流れる。各側面は、フローティングゲートと対向
するから、頂面を流れているキャリアから見ると、キャ
リアの進行方向にフローティングゲートが位置すること
になる。よって、キャリアがフローティングゲートに注
入されるためには、従来のようにキャリアの進行方向を
変える必要が無いから、キャリアを加速するための加速
電圧を低減することができる。よって、本発明では、従
来よりも書込電圧を低くすることができる。このように
キャリアが散乱を起こさずに、走行して、フローティン
グゲートに注入されることを、バリスティック(Ballist
ic)注入と呼ぶ。
【００４５】第２の発明によれば、書込み時にソース・
ドレイン間を流れる電流は、コンデンサに電荷が一定量
充電されるまで、もしくは、コンデンサから電荷が一定
量放電されるまで、流れる。このとき、たとえば、ドレ
イン側を高い電圧にして、ソース側に空のコンデンサを
接続した場合、ソース・ドレイン間の電圧は、最初はド
レイン側に印加した高い電圧が、ほぼそのまま印加され
る。その後、ソース・ドレイン間の電圧は、徐々に低下
して、所定値に収束する。
ドレイン間を流れる電流は、コンデンサに電荷が一定量
充電されるまで、もしくは、コンデンサから電荷が一定
量放電されるまで、流れる。このとき、たとえば、ドレ
イン側を高い電圧にして、ソース側に空のコンデンサを
接続した場合、ソース・ドレイン間の電圧は、最初はド
レイン側に印加した高い電圧が、ほぼそのまま印加され
る。その後、ソース・ドレイン間の電圧は、徐々に低下
して、所定値に収束する。
【００４６】これにより、ドレイン側の電圧を一定の電
圧に維持したまま、ソース・ドレイン間に所定の電圧以
上の電圧を書込期間を通じて印加することができ、効率
よく書込みを行うことができる。そのため、比較的小さ
い電流値の書込電流により書込みを行うことができるた
め、複数のトランジスタに同時並列に書込みを行うこと
も可能となり、半導体メモリとして、高速書込が可能と
なる。
圧に維持したまま、ソース・ドレイン間に所定の電圧以
上の電圧を書込期間を通じて印加することができ、効率
よく書込みを行うことができる。そのため、比較的小さ
い電流値の書込電流により書込みを行うことができるた
め、複数のトランジスタに同時並列に書込みを行うこと
も可能となり、半導体メモリとして、高速書込が可能と
なる。
【００４７】第３の発明によれば、ソース・ドレイン領
域を直線的に結ぶ凸部の基端部の一導電型不純物濃度
を、他の凸部の一導電型不純物濃度よりも高濃度とした
ため、チャネルは、ソース・ドレイン領域を直線的に結
ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面
→他方の側面に形成される。これにより、少ない占有面
積でチャネル長を稼ぐことができ、トランジスタの小型
化を図ることができる。
域を直線的に結ぶ凸部の基端部の一導電型不純物濃度
を、他の凸部の一導電型不純物濃度よりも高濃度とした
ため、チャネルは、ソース・ドレイン領域を直線的に結
ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面
→他方の側面に形成される。これにより、少ない占有面
積でチャネル長を稼ぐことができ、トランジスタの小型
化を図ることができる。
【００４８】さらに、上記の構成によれば、ソース・ド
レイン領域のパンチスルーを防止することができる。そ
の結果、読出電圧を比較的高くしても、パンチスルーを
発生させることがなく、大きな読出信号を得ることがで
きる。さらには、パンチスルーを防止することができる
結果、セルトランジスタのソース・ドレイン間の間隙を
さらに小さくすることが可能となり、更なる微細化が可
能となる。
レイン領域のパンチスルーを防止することができる。そ
の結果、読出電圧を比較的高くしても、パンチスルーを
発生させることがなく、大きな読出信号を得ることがで
きる。さらには、パンチスルーを防止することができる
結果、セルトランジスタのソース・ドレイン間の間隙を
さらに小さくすることが可能となり、更なる微細化が可
能となる。
【００４９】ソース・ドレイン間を直線的に結んだ領域
の不純物濃度を高くする方法としては、たとえばボロン
を打ち込む方法がある。半導体基板に、メモリ回路に加
えてCMOS回路も合わせて形成したい場合、CMOS回路を形
成する部分をマスキングして、メモリ回路部に、たとえ
ばボロンを打ち込めばよい。
の不純物濃度を高くする方法としては、たとえばボロン
を打ち込む方法がある。半導体基板に、メモリ回路に加
えてCMOS回路も合わせて形成したい場合、CMOS回路を形
成する部分をマスキングして、メモリ回路部に、たとえ
ばボロンを打ち込めばよい。
【００５０】第４の発明によれば、電子が得るエネルギ
を、第２の絶縁膜のポテンシャル障壁より大きくして、
効率よく電子をバリスティック注入することができる。
を、第２の絶縁膜のポテンシャル障壁より大きくして、
効率よく電子をバリスティック注入することができる。
【００５１】第５の発明および第６の発明によれば、第
２の絶縁膜を介してフローティングゲートが凸部の側面
ならびにソース・ドレイン領域と対向して形成する第２
の静電容量を、第１の絶縁膜を介してコントロールゲー
トが凸部の頂面と対向して形成する第１の静電容量より
大きくし、また、フローティングゲートは、第２の絶縁
膜を介して凸部の側面ならびにソース・ドレイン領域と
対向して形成した第２の静電容量と、第３の絶縁膜を介
してコントロールゲートと対向して形成した第３の静電
容量とによって容量結合しており、第２の静電容量は大
きく形成されているから、上記のごとく、チャネルは、
ソース・ドレイン領域を直線的に結ぶ領域以外の領域、
すなわち、凸部の一方の側面→頂面→他方の側面に形成
される。これにより、少ない占有面積でチャネル長を稼
ぐことができ、トランジスタの小型化を図ることができ
る。
２の絶縁膜を介してフローティングゲートが凸部の側面
ならびにソース・ドレイン領域と対向して形成する第２
の静電容量を、第１の絶縁膜を介してコントロールゲー
トが凸部の頂面と対向して形成する第１の静電容量より
大きくし、また、フローティングゲートは、第２の絶縁
膜を介して凸部の側面ならびにソース・ドレイン領域と
対向して形成した第２の静電容量と、第３の絶縁膜を介
してコントロールゲートと対向して形成した第３の静電
容量とによって容量結合しており、第２の静電容量は大
きく形成されているから、上記のごとく、チャネルは、
ソース・ドレイン領域を直線的に結ぶ領域以外の領域、
すなわち、凸部の一方の側面→頂面→他方の側面に形成
される。これにより、少ない占有面積でチャネル長を稼
ぐことができ、トランジスタの小型化を図ることができ
る。
【００５２】これにより各側面は、フローティングゲー
トと対向するから、頂面を流れているキャリアの進行方
向にフローティングゲートが位置することになる。よっ
て、書き込みの際、キャリアがフローティングゲートに
注入されるためには、従来のように当該キャリアの進行
方向を変える必要が無いから、キャリアを加速するため
の加速電圧を低減することができる。従って、本発明で
は、従来よりも書込電圧を低くすることができる。
トと対向するから、頂面を流れているキャリアの進行方
向にフローティングゲートが位置することになる。よっ
て、書き込みの際、キャリアがフローティングゲートに
注入されるためには、従来のように当該キャリアの進行
方向を変える必要が無いから、キャリアを加速するため
の加速電圧を低減することができる。従って、本発明で
は、従来よりも書込電圧を低くすることができる。
【００５３】一方、読出しに際しては、コントロールゲ
ートに読出し電圧を印加するとともに、一対のソース・
ドレイン領域間に所定電位差を生ぜしめる。
ートに読出し電圧を印加するとともに、一対のソース・
ドレイン領域間に所定電位差を生ぜしめる。
【００５４】フローティングゲートは、大きな静電容量
を有する第２の絶縁膜を介してソース・ドレイン領域と
容量結合される。そこで、読出電圧が正電位である場合
について説明する。フローティングゲートが、一対のソ
ース・ドレイン領域のうちの高電位側にあると、ソース
・ドレイン領域との容量結合によってもフローティング
ゲートの電位が正電位側に引き付けられる。よって、当
該フローティングゲートにキャリアとしてたとえば電子
が注入されていない場合はソース・ドレイン電圧によっ
て、フローティングゲート近傍のチャネル電流は大きく
なり、一方、電子が注入されている場合でも、当該電子
によるフローティングゲートの低電位化が抑えられ、フ
ローティングゲート近傍のチャネルは比較的大きくな
る。よって、これらの場合、ドレインId1は所望に大と
なる。
を有する第２の絶縁膜を介してソース・ドレイン領域と
容量結合される。そこで、読出電圧が正電位である場合
について説明する。フローティングゲートが、一対のソ
ース・ドレイン領域のうちの高電位側にあると、ソース
・ドレイン領域との容量結合によってもフローティング
ゲートの電位が正電位側に引き付けられる。よって、当
該フローティングゲートにキャリアとしてたとえば電子
が注入されていない場合はソース・ドレイン電圧によっ
て、フローティングゲート近傍のチャネル電流は大きく
なり、一方、電子が注入されている場合でも、当該電子
によるフローティングゲートの低電位化が抑えられ、フ
ローティングゲート近傍のチャネルは比較的大きくな
る。よって、これらの場合、ドレインId1は所望に大と
なる。
【００５５】一方、ソース・ドレイン間の電位差を反転
させると、上記したフローティングゲートは、低電位側
のソース・ドレイン領域と対向することになる。一方、
当該フローティングゲートは、同時に比較的小さな静電
容量を有する第３の絶縁膜によってコントロールゲート
にも容量結合されている。したがって、当該フローティ
ングゲートに電子が注入されていない場合には、フロー
ティングゲートが第３の絶縁膜を介してゲート電圧(Vg)
によってわずかに正電位に引き上げられ、あるいはこの
電位がない場合でも、凸部の側面に設けられた反対導電
型領域の存在によって、フローティングゲート近傍のチ
ャネルは確保され、ドレインId2は所望の大きさとな
る。他方、当該フローティングゲートに電子が注入され
ている場合には、当該フローティングゲートは、上述の
状態から、注入電子による電位降下によって電位が引き
下げられ、これによって、フローティングゲート近傍の
チャネル抵抗が大きくなるから、この場合のドレイン電
流Id2は所望に小となる。よって、本発明では、ドレイ
ン電流Id1、およびフローティングゲートに電子が注入
された状態におけるId2の差（電流ウインドウ）が所望
に広がる。
させると、上記したフローティングゲートは、低電位側
のソース・ドレイン領域と対向することになる。一方、
当該フローティングゲートは、同時に比較的小さな静電
容量を有する第３の絶縁膜によってコントロールゲート
にも容量結合されている。したがって、当該フローティ
ングゲートに電子が注入されていない場合には、フロー
ティングゲートが第３の絶縁膜を介してゲート電圧(Vg)
によってわずかに正電位に引き上げられ、あるいはこの
電位がない場合でも、凸部の側面に設けられた反対導電
型領域の存在によって、フローティングゲート近傍のチ
ャネルは確保され、ドレインId2は所望の大きさとな
る。他方、当該フローティングゲートに電子が注入され
ている場合には、当該フローティングゲートは、上述の
状態から、注入電子による電位降下によって電位が引き
下げられ、これによって、フローティングゲート近傍の
チャネル抵抗が大きくなるから、この場合のドレイン電
流Id2は所望に小となる。よって、本発明では、ドレイ
ン電流Id1、およびフローティングゲートに電子が注入
された状態におけるId2の差（電流ウインドウ）が所望
に広がる。
【００５６】これに加え、本発明ではフローティングゲ
ートが２つ設けられ、各フローティングゲートに電子が
独立に存在するから、トランジスタを微細化する場合で
も、どちらのフローティングゲートに電子が存在するか
が明確であり、従来例の如くどちらのビットに電子が局
在するか不明瞭になることが無い。
ートが２つ設けられ、各フローティングゲートに電子が
独立に存在するから、トランジスタを微細化する場合で
も、どちらのフローティングゲートに電子が存在するか
が明確であり、従来例の如くどちらのビットに電子が局
在するか不明瞭になることが無い。
【００５７】さらにまた、トランジスタが非選択状態の
場合、このトランジスタに繋がる他のトランジスタを選
択するために、ソース・ドレイン領域に種々の電位を与
えても、フローティングゲートは、当該ソース・ドレイ
ン領域との対向容量により、このソース・ドレイン領域
の電位側に引き付けられる。
場合、このトランジスタに繋がる他のトランジスタを選
択するために、ソース・ドレイン領域に種々の電位を与
えても、フローティングゲートは、当該ソース・ドレイ
ン領域との対向容量により、このソース・ドレイン領域
の電位側に引き付けられる。
【００５８】よって、フローティングゲートとソース・
ドレイン領域との間の電位差が小さくなるから、それら
の間の第２の絶縁膜に高電界が印加されることが無い。
従って、第２の絶縁膜にトンネル電流が流れ難くなり、
第２の絶縁膜が劣化することが防がれる。
ドレイン領域との間の電位差が小さくなるから、それら
の間の第２の絶縁膜に高電界が印加されることが無い。
従って、第２の絶縁膜にトンネル電流が流れ難くなり、
第２の絶縁膜が劣化することが防がれる。
【００５９】その上、上記のように電位差が小さくなる
ことから、ソース・ドレイン領域と基板とのpn接合で高
電界によりホットホールが発生することが抑えられるの
で、ホットホールにより第２の絶縁膜が劣化するのも防
がれる。換言するなら、本発明ではバンド間トンネル耐
性が向上する。
ことから、ソース・ドレイン領域と基板とのpn接合で高
電界によりホットホールが発生することが抑えられるの
で、ホットホールにより第２の絶縁膜が劣化するのも防
がれる。換言するなら、本発明ではバンド間トンネル耐
性が向上する。
【００６０】第７の発明によれば、凸部の側面に、ソー
ス・ドレイン領域と接する反対導電型領域を設けたの
で、上記のように、チャネルは、ソース・ドレイン領域
を直線的に結ぶ領域以外の領域、すなわち、凸部の一方
の側面→頂面→他方の側面に形成される。これにより、
少ない占有面積でチャネル長を稼ぐことができ、トラン
ジスタの小型化を図ることができる。また、当該領域で
のチャネル抵抗を抑えることができ、電圧効果が抑えら
れる。その結果、当該領域に、ソース・ドレイン間電圧
に比して、若干低下しただけの電圧が印加することがで
きるから、この電圧によりキャリアが勢いよく加速さ
れ、書込みにおいてはフローティングゲートに効率よく
キャリアの注入が行われる。また読出し時にも当該部分
におけるチャネル抵抗が抑えられる。
ス・ドレイン領域と接する反対導電型領域を設けたの
で、上記のように、チャネルは、ソース・ドレイン領域
を直線的に結ぶ領域以外の領域、すなわち、凸部の一方
の側面→頂面→他方の側面に形成される。これにより、
少ない占有面積でチャネル長を稼ぐことができ、トラン
ジスタの小型化を図ることができる。また、当該領域で
のチャネル抵抗を抑えることができ、電圧効果が抑えら
れる。その結果、当該領域に、ソース・ドレイン間電圧
に比して、若干低下しただけの電圧が印加することがで
きるから、この電圧によりキャリアが勢いよく加速さ
れ、書込みにおいてはフローティングゲートに効率よく
キャリアの注入が行われる。また読出し時にも当該部分
におけるチャネル抵抗が抑えられる。
【００６１】また、第３の発明の構成に第７の発明の構
成を組み合わせて、凸部の側面に反対導電型不純物を設
けると、当該反対導電型不純物が凸部の基端部における
高い濃度の一導電型不純物を補償することができる。こ
れにより凸部の基端部で高い濃度の一導電型不純物を形
成することに伴うトランジスタの閾値電圧が高くなるこ
とを抑えることができる。
成を組み合わせて、凸部の側面に反対導電型不純物を設
けると、当該反対導電型不純物が凸部の基端部における
高い濃度の一導電型不純物を補償することができる。こ
れにより凸部の基端部で高い濃度の一導電型不純物を形
成することに伴うトランジスタの閾値電圧が高くなるこ
とを抑えることができる。
【００６２】第８の発明および第９の発明によれば、フ
ローティングゲートの一部は、一導電型半導体基板の凸
部の頂面より上方に突出しており、およびフローティン
グゲートの形状は、一導電型半導体基板の凸部の頂面を
覆わないものであるため、書込み時に凸部の頂面近傍を
走行するキャリアを効率よくフローティングゲートに注
入して捕獲することができる。また、コントロールゲー
トにより制御される凸部の頂面近傍のチャネル領域の制
御性を良化することができる。
ローティングゲートの一部は、一導電型半導体基板の凸
部の頂面より上方に突出しており、およびフローティン
グゲートの形状は、一導電型半導体基板の凸部の頂面を
覆わないものであるため、書込み時に凸部の頂面近傍を
走行するキャリアを効率よくフローティングゲートに注
入して捕獲することができる。また、コントロールゲー
トにより制御される凸部の頂面近傍のチャネル領域の制
御性を良化することができる。
【００６３】第10の発明および第11の発明によれば、ト
ランジスタをコラム方向およびロウ方向に複数配列して
なる半導体メモリ、およびコラム方向に隣接するセルト
ランジスタのソース・ドレイン領域が共通であり、ロウ
方向に隣接するセルトランジスタ同士がコントロールゲ
ートを共有し、かつセルトランジスタ間のソース・ドレ
イン領域を共有する半導体メモリとしたため、上記のト
ランジスタを集積化した半導体メモリを構成することが
できる。
ランジスタをコラム方向およびロウ方向に複数配列して
なる半導体メモリ、およびコラム方向に隣接するセルト
ランジスタのソース・ドレイン領域が共通であり、ロウ
方向に隣接するセルトランジスタ同士がコントロールゲ
ートを共有し、かつセルトランジスタ間のソース・ドレ
イン領域を共有する半導体メモリとしたため、上記のト
ランジスタを集積化した半導体メモリを構成することが
できる。
【００６４】第14の発明では、第12の発明において、さ
らに読出ステップが含まれる。この読出ステップでは、
まず、ソース・ドレイン領域間に読出し用の電位差を与
えるとともに、コントロールゲートに読出電圧を印加
し、第１のドレイン電流Iｄ1を流す。このとき、フロー
ティングゲートの電位は、それへの注入電荷による電位
低下分に加え、ソース・ドレイン領域やコントロールゲ
ートとの容量結合によっても定まる。
らに読出ステップが含まれる。この読出ステップでは、
まず、ソース・ドレイン領域間に読出し用の電位差を与
えるとともに、コントロールゲートに読出電圧を印加
し、第１のドレイン電流Iｄ1を流す。このとき、フロー
ティングゲートの電位は、それへの注入電荷による電位
低下分に加え、ソース・ドレイン領域やコントロールゲ
ートとの容量結合によっても定まる。
【００６５】例えば、コントロールゲートに読出電圧と
して正電位を与えると、フローティングゲートは、容量
結合によって正電位側に引き付けられる。特に、このフ
ローティングゲートが、一対のソース・ドレイン領域の
うち高電位側にあると、このソース・ドレイン領域との
容量結合によってもその電位が正電位側に引き付けられ
る。よって、フローティングゲートに、電荷としてたと
えば電子が注入されている場合でも、当該電子によるフ
ローティングゲートの低電位化が抑えられ、このフロー
ティングゲート近傍のチャネルは比較的大きくなる。よ
って、このフローティングゲートに電子が注入されてい
ても、第１のドレインIｄ1は所望に大となる。
して正電位を与えると、フローティングゲートは、容量
結合によって正電位側に引き付けられる。特に、このフ
ローティングゲートが、一対のソース・ドレイン領域の
うち高電位側にあると、このソース・ドレイン領域との
容量結合によってもその電位が正電位側に引き付けられ
る。よって、フローティングゲートに、電荷としてたと
えば電子が注入されている場合でも、当該電子によるフ
ローティングゲートの低電位化が抑えられ、このフロー
ティングゲート近傍のチャネルは比較的大きくなる。よ
って、このフローティングゲートに電子が注入されてい
ても、第１のドレインIｄ1は所望に大となる。
【００６６】次いで、上記読出し用の電位差を反転させ
るとともに、コントロールゲートに上記読出電圧を印加
することにより第２のドレイン電流Iｄ2を流す。読出し
用の電位差が反転されるから、電子が注入されたフロー
ティングゲートは、低電位側のソース・ドレイン領域と
対向することになる。従って、フローティングゲートの
電位は、注入電子による電位降下に加え、ソース・ドレ
イン領域との対向容量によっても引き下げられる。よっ
て、フローティングゲート近傍のチャネル抵抗が大とな
るから、第２のドレイン電流Iｄ2は所望に小となる。
るとともに、コントロールゲートに上記読出電圧を印加
することにより第２のドレイン電流Iｄ2を流す。読出し
用の電位差が反転されるから、電子が注入されたフロー
ティングゲートは、低電位側のソース・ドレイン領域と
対向することになる。従って、フローティングゲートの
電位は、注入電子による電位降下に加え、ソース・ドレ
イン領域との対向容量によっても引き下げられる。よっ
て、フローティングゲート近傍のチャネル抵抗が大とな
るから、第２のドレイン電流Iｄ2は所望に小となる。
【００６７】このように、本発明では、各ドレイン電流
Iｄ1 、Iｄ2を所望に大にしたり小にしたりできるの
で、それらの差（電流ウインドウ）が所望に広げられ
る。
Iｄ1 、Iｄ2を所望に大にしたり小にしたりできるの
で、それらの差（電流ウインドウ）が所望に広げられ
る。
【００６８】
【発明の実施の形態】次に、本発明の実施例について、
添付図面を参照しながら詳細に説明する。以下では、同
一の参照符号は同一の要素を表す。また信号線と、当該
信号線を流れる信号には同一の参照符号を付す。
添付図面を参照しながら詳細に説明する。以下では、同
一の参照符号は同一の要素を表す。また信号線と、当該
信号線を流れる信号には同一の参照符号を付す。
【００６９】(1)デバイス構造
図１は、本実施例に係る半導体メモリの切り欠き斜視図
である。この半導体メモリ10は、一導電型半導体基板で
あるｐ型シリコン基板12上に形成されている。ｐ型シリ
コン基板12は、p＋基板12bと、その上のｐ型エピタキシ
ャル層12aとから成る。このうち、ｐ型エピタキシャル
層12aには、ｐウエル13が形成されている。
である。この半導体メモリ10は、一導電型半導体基板で
あるｐ型シリコン基板12上に形成されている。ｐ型シリ
コン基板12は、p＋基板12bと、その上のｐ型エピタキシ
ャル層12aとから成る。このうち、ｐ型エピタキシャル
層12aには、ｐウエル13が形成されている。
【００７０】本発明の特徴を成す凸部13aは、ｐ型シリ
コン基板12に複数設けられている。ビット線BL1〜BL4
は、上記凸部13a、13a、・・・を挟むｐウエル13の表面
に形成されている。ビット線BL1〜BL4は、ｐウエル13の
表面の所要部位に、反対導電型であるｎ型不純物をイオ
ン注入して形成されている。同図では他の構成部材に隠
れているが、各ビット線BL1〜BL4は、コラム方向に一体
化しており、ロウ方向に複数形成されている。
コン基板12に複数設けられている。ビット線BL1〜BL4
は、上記凸部13a、13a、・・・を挟むｐウエル13の表面
に形成されている。ビット線BL1〜BL4は、ｐウエル13の
表面の所要部位に、反対導電型であるｎ型不純物をイオ
ン注入して形成されている。同図では他の構成部材に隠
れているが、各ビット線BL1〜BL4は、コラム方向に一体
化しており、ロウ方向に複数形成されている。
【００７１】また、フローティングゲートFG1、FG2およ
びコントロールゲートCGはいずれもポリシリコンから形
成されている。このうち、コントロールゲートCGは、ロ
ウ方向に一体化して成り、コラム方向に複数形成され
て、その各々はワード線WL1、WL2、・・・として機能す
る。
びコントロールゲートCGはいずれもポリシリコンから形
成されている。このうち、コントロールゲートCGは、ロ
ウ方向に一体化して成り、コラム方向に複数形成され
て、その各々はワード線WL1、WL2、・・・として機能す
る。
【００７２】コントロールゲートCG、CG、・・・の抵抗
を下げるべくWSi膜36が設けられている。コントロール
ゲートCG、CG、・・・を保護すべくキャップ膜38が設け
られており、これはシリコン酸化膜から成る。
を下げるべくWSi膜36が設けられている。コントロール
ゲートCG、CG、・・・を保護すべくキャップ膜38が設け
られており、これはシリコン酸化膜から成る。
【００７３】本発明の一特徴を成すセルトランジスタTC
の拡大断面図を図２に示す。凸部13aの頂面13cには、第
１の絶縁膜であるゲート絶縁膜15cが設けられている。
また、凸部13aは、対向する一対の側面13b、13bを有
し、各側面13b、13bの表層には、反対導電型領域である
ｎ型領域17、17が形成されている。このｎ型領域17、17
の不純物濃度は、上記ビット線BL1、BL2の不純物濃度に
比して、1/100〜1/10000、好ましくは1/1000程度の不純
物濃度に選択される。
の拡大断面図を図２に示す。凸部13aの頂面13cには、第
１の絶縁膜であるゲート絶縁膜15cが設けられている。
また、凸部13aは、対向する一対の側面13b、13bを有
し、各側面13b、13bの表層には、反対導電型領域である
ｎ型領域17、17が形成されている。このｎ型領域17、17
の不純物濃度は、上記ビット線BL1、BL2の不純物濃度に
比して、1/100〜1/10000、好ましくは1/1000程度の不純
物濃度に選択される。
【００７４】第２の絶縁膜であるトンネル絶縁膜15a
は、各側面13b、13bとビット線BL1、BL2とを覆ってい
る。後述するが、ビット線BL1、BL2はソース・ドレイン
領域としても機能するので、以下ではビット線BL1、BL2
のことをソース・ドレイン領域とも称す。
は、各側面13b、13bとビット線BL1、BL2とを覆ってい
る。後述するが、ビット線BL1、BL2はソース・ドレイン
領域としても機能するので、以下ではビット線BL1、BL2
のことをソース・ドレイン領域とも称す。
【００７５】フローティングゲートFG1、FG2は、凸部13
aの各側面側に設けられ、各々トンネル絶縁膜15aを介し
て、ソース・ドレイン領域BL1、BL2および側面13b、13b
と対向する。第３の絶縁膜であるインターポリ絶縁膜15
bは、フローティングゲートFG、FGの各表面に設けられ
ている。
aの各側面側に設けられ、各々トンネル絶縁膜15aを介し
て、ソース・ドレイン領域BL1、BL2および側面13b、13b
と対向する。第３の絶縁膜であるインターポリ絶縁膜15
bは、フローティングゲートFG、FGの各表面に設けられ
ている。
【００７６】なお、トンネル絶縁膜15a、インターポリ
絶縁膜15b、およびゲート絶縁膜15cは、いずれもシリコ
ン酸化膜から成る。そして、コントロールゲートCGは、
上記インターポリ絶縁膜15bを介してフローティングゲ
ートFG1、FG2と対向し、またゲート絶縁膜15cを介して
頂面13cと対向する。このコントロールゲートCGは、上
記インターポリ絶縁膜15bを介してフローティングゲー
トFG1、FG2と対向する部分と、ゲート絶縁膜15cを介し
て頂面13cと対向する部分とを各々電気的に独立して形
成し、これらを独立に電気制御するようにしてもよい。
絶縁膜15b、およびゲート絶縁膜15cは、いずれもシリコ
ン酸化膜から成る。そして、コントロールゲートCGは、
上記インターポリ絶縁膜15bを介してフローティングゲ
ートFG1、FG2と対向し、またゲート絶縁膜15cを介して
頂面13cと対向する。このコントロールゲートCGは、上
記インターポリ絶縁膜15bを介してフローティングゲー
トFG1、FG2と対向する部分と、ゲート絶縁膜15cを介し
て頂面13cと対向する部分とを各々電気的に独立して形
成し、これらを独立に電気制御するようにしてもよい。
【００７７】上記の構造では、チャネルは、凸部13aの
両側面13b、13bと頂面13cの各表層に三次元的に形成さ
れ、従来のように一平面内に形成されていないので、少
ない占有面積でチャネル長を稼ぐことができ、デバイス
の小型化を図ることができる。
両側面13b、13bと頂面13cの各表層に三次元的に形成さ
れ、従来のように一平面内に形成されていないので、少
ない占有面積でチャネル長を稼ぐことができ、デバイス
の小型化を図ることができる。
【００７８】凸部13aのｐ型不純物濃度は、セルトラン
ジスタTCがノーマリーオフとなるように調整される。す
なわち、一方のソース・ドレイン領域BL1(BL2)に所定電
圧がバイアスされた状態で、このバイアスされたソース
・ドレイン領域BL1(BL2)とコントロールゲートCGとの電
位差が閾値電圧以下のとき、ゲート絶縁膜15cを介して
コントロールゲートCGによって制御される凸部の頂面近
傍のチャネル領域がオフ状態となり、その結果、セルト
ランジスタTCがオフ状態となり、上記電位差が閾値電圧
以上のとき、トランジスタTCがオン状態となるように、
上記ｐ型不純物濃度は調整される。なお、ソース・ドレ
イン領域BL1(BL2)にバイアスされる所定電圧とは、書込
み、読出し等の各種の動作時に印加される後述の電圧V
DDを言う。
ジスタTCがノーマリーオフとなるように調整される。す
なわち、一方のソース・ドレイン領域BL1(BL2)に所定電
圧がバイアスされた状態で、このバイアスされたソース
・ドレイン領域BL1(BL2)とコントロールゲートCGとの電
位差が閾値電圧以下のとき、ゲート絶縁膜15cを介して
コントロールゲートCGによって制御される凸部の頂面近
傍のチャネル領域がオフ状態となり、その結果、セルト
ランジスタTCがオフ状態となり、上記電位差が閾値電圧
以上のとき、トランジスタTCがオン状態となるように、
上記ｐ型不純物濃度は調整される。なお、ソース・ドレ
イン領域BL1(BL2)にバイアスされる所定電圧とは、書込
み、読出し等の各種の動作時に印加される後述の電圧V
DDを言う。
【００７９】図３は、セルトランジスタTCの等価回路を
模式的に表した図であり、様々な容量を示している。各
容量の意味は次の通りである。 ・CCG ・・・コントロールゲートCGと凸部13aの頂面13c
との対向容量である。 ・CCF1(CCF2)・・・コントロールゲートCGとフローティ
ングゲートFG1(FG2)との対向容量である。 ・CFG1(CFG2)・・・フローティングゲートFG1(FG2)と、
凸部13aの側面13bとの対向容量である。 ・CFS(CFD)・・・フローティングゲートFG1(FG2)と、ソ
ース・ドレイン領域BL1(BL2)との対向容量である。
模式的に表した図であり、様々な容量を示している。各
容量の意味は次の通りである。 ・CCG ・・・コントロールゲートCGと凸部13aの頂面13c
との対向容量である。 ・CCF1(CCF2)・・・コントロールゲートCGとフローティ
ングゲートFG1(FG2)との対向容量である。 ・CFG1(CFG2)・・・フローティングゲートFG1(FG2)と、
凸部13aの側面13bとの対向容量である。 ・CFS(CFD)・・・フローティングゲートFG1(FG2)と、ソ
ース・ドレイン領域BL1(BL2)との対向容量である。
【００８０】再び図１を参照されたい。セルトランジス
タTC、TC、・・・は、コラム方向およびロウ方向に複数
配列される。コラム方向に隣接するセルトランジスタ
（例えばTCaとTCb）同士は、ソース・ドレイン領域BL
3、BL4が共通であり、素子分離領域40により電気的に分
離される。ロウ方向に隣接するセルトランジスタ（例え
ばTCcとTCa）は、コントロールゲートCGを共有し、か
つ、それらの間のソース・ドレイン領域BL3を共有す
る。
タTC、TC、・・・は、コラム方向およびロウ方向に複数
配列される。コラム方向に隣接するセルトランジスタ
（例えばTCaとTCb）同士は、ソース・ドレイン領域BL
3、BL4が共通であり、素子分離領域40により電気的に分
離される。ロウ方向に隣接するセルトランジスタ（例え
ばTCcとTCa）は、コントロールゲートCGを共有し、か
つ、それらの間のソース・ドレイン領域BL3を共有す
る。
【００８１】(2)駆動方法
次に、上述のセルトランジスタTCの駆動方法について説
明する。
明する。
【００８２】i) 書込動作
書込動作について、図４を参照して説明する。図４は、
セルトランジスタTCへの書込動作について示す断面図で
ある。上述の如く、凸部13aの両側方には一対のフロー
ティングゲートFG1、FG2が設けられており、本実施例に
よれば、各フローティングゲートFG1、FG2に独立に電子
を注入することができる。
セルトランジスタTCへの書込動作について示す断面図で
ある。上述の如く、凸部13aの両側方には一対のフロー
ティングゲートFG1、FG2が設けられており、本実施例に
よれば、各フローティングゲートFG1、FG2に独立に電子
を注入することができる。
【００８３】例えば、右側のフローティングゲートFG2
に電子を注入するには、図４に示すように、コントロー
ルゲートCGに書込電圧VＧ(たとえば2.2V)を印加する。
そして、電子が注入される側のソース・ドレイン領域BL
2に電圧VDD(たとえば6V)を印加する。基板12と、電子が
注入されない側のソース・ドレイン領域BL1とは接地す
る。これにより、ソース・ドレイン領域BL1〜BL2間に
は、書込み用の電位差(本実施例では6V)が与えられる。
に電子を注入するには、図４に示すように、コントロー
ルゲートCGに書込電圧VＧ(たとえば2.2V)を印加する。
そして、電子が注入される側のソース・ドレイン領域BL
2に電圧VDD(たとえば6V)を印加する。基板12と、電子が
注入されない側のソース・ドレイン領域BL1とは接地す
る。これにより、ソース・ドレイン領域BL1〜BL2間に
は、書込み用の電位差(本実施例では6V)が与えられる。
【００８４】これによれば、コントロールゲートCGに正
電位が印加されるから、頂面13cの表層に反転層13dが形
成され、ｎ型領域17、17同士がこの反転層13dにより電
気的に接続される。またｎ型領域17、17は、それと同じ
導電型（すなわちｎ型）のソース・ドレイン領域BL1、B
L2に接しているから、結局、ソース・ドレイン領域BL
1、BL2が電気的に接続される。
電位が印加されるから、頂面13cの表層に反転層13dが形
成され、ｎ型領域17、17同士がこの反転層13dにより電
気的に接続される。またｎ型領域17、17は、それと同じ
導電型（すなわちｎ型）のソース・ドレイン領域BL1、B
L2に接しているから、結局、ソース・ドレイン領域BL
1、BL2が電気的に接続される。
【００８５】従って、キャリア（本実施例では電子）
は、同図の矢印50、52の経路を流れることになる。特
に、頂面13cを流れる電子に注目されたい。この電子か
ら見れば、その運動方向に右側のフローティングゲート
FG2が位置する。よって、電子がこのフローティングゲ
ートFG2に注入されるためには、従来のように電子の運
動方向を変える必要が無いから、電子をフローティング
ゲートFG2に引き付けるためのゲート電圧（書込電圧）V
Gを従来よりも下げることができる。さらにフローティ
ングゲートFG2は、静電容量の大きなゲート絶縁膜15aを
介してドレイン電圧によって電位が引き上げられている
から、電子をフローティングゲートFG2に引き付けるた
めのゲート電圧（書込電圧）VGをさらに下げることがで
きる。
は、同図の矢印50、52の経路を流れることになる。特
に、頂面13cを流れる電子に注目されたい。この電子か
ら見れば、その運動方向に右側のフローティングゲート
FG2が位置する。よって、電子がこのフローティングゲ
ートFG2に注入されるためには、従来のように電子の運
動方向を変える必要が無いから、電子をフローティング
ゲートFG2に引き付けるためのゲート電圧（書込電圧）V
Gを従来よりも下げることができる。さらにフローティ
ングゲートFG2は、静電容量の大きなゲート絶縁膜15aを
介してドレイン電圧によって電位が引き上げられている
から、電子をフローティングゲートFG2に引き付けるた
めのゲート電圧（書込電圧）VGをさらに下げることがで
きる。
【００８６】しかも、側面13bにｎ型領域17、17を設け
たことで、側面13bが低抵抗となり、そこでの電圧降下
が抑えられる。よって、頂面13cの両端に、ソース・ド
レイン領域BL1〜BL2間電圧(たとえば6V)より若干低下し
た高い電圧が印加されるから、この電圧により電子が頂
面13cで勢いよく加速され、フローティングゲートFG2に
電子が効率良く注入される。このように、ｎ型領域17、
17も、書込電圧VGを低減するのに寄与する。
たことで、側面13bが低抵抗となり、そこでの電圧降下
が抑えられる。よって、頂面13cの両端に、ソース・ド
レイン領域BL1〜BL2間電圧(たとえば6V)より若干低下し
た高い電圧が印加されるから、この電圧により電子が頂
面13cで勢いよく加速され、フローティングゲートFG2に
電子が効率良く注入される。このように、ｎ型領域17、
17も、書込電圧VGを低減するのに寄与する。
【００８７】上述の利点は、頂面13cでのチャネル抵抗
を大きくしても得ることができる。チャネル抵抗を大き
くするには、ゲート絶縁膜15cを厚膜に形成して、コン
トロールゲートCGとチャネル領域との間の静電容量を小
さくすれば良い。本実施例では、図４に示すように、ゲ
ート絶縁膜15cをトンネル絶縁膜15aよりも厚くすること
で静電容量を小さくし、チャネル抵抗を大きくしてい
る。
を大きくしても得ることができる。チャネル抵抗を大き
くするには、ゲート絶縁膜15cを厚膜に形成して、コン
トロールゲートCGとチャネル領域との間の静電容量を小
さくすれば良い。本実施例では、図４に示すように、ゲ
ート絶縁膜15cをトンネル絶縁膜15aよりも厚くすること
で静電容量を小さくし、チャネル抵抗を大きくしてい
る。
【００８８】チャネル抵抗を大きくする構造は上記に限
定されず、図５の構造を採用しても良い。この構造で
は、凸部13aの頂面13cに高抵抗領域（一導電型不純物領
域）13eを設ける。係る高抵抗領域13eは、頂面13cに、
凸部13aよりも高濃度のｐ型不純物をイオン注入して形
成される。
定されず、図５の構造を採用しても良い。この構造で
は、凸部13aの頂面13cに高抵抗領域（一導電型不純物領
域）13eを設ける。係る高抵抗領域13eは、頂面13cに、
凸部13aよりも高濃度のｐ型不純物をイオン注入して形
成される。
【００８９】図４または図５のように、頂面13cでのチ
ャネル抵抗を大きくすると、頂面13cでの電圧降下が大
きくなるから、頂面13cの両端にソース・ドレイン領域B
L1〜BL2間電圧より若干低下した高い電圧が印加され
る。よって、上述したのと同じ理由により、書込電圧VG
を低減することができる。
ャネル抵抗を大きくすると、頂面13cでの電圧降下が大
きくなるから、頂面13cの両端にソース・ドレイン領域B
L1〜BL2間電圧より若干低下した高い電圧が印加され
る。よって、上述したのと同じ理由により、書込電圧VG
を低減することができる。
【００９０】このように、書込電圧VGを低減するには、
i)側面13bにｎ型領域17、17を設けるか、ii)トンネル絶
縁膜の静電容量を大きくして、フローティングゲートを
ドレイン電圧によって引き上げるか、iii)ゲート絶縁膜
15cを厚膜にするか、またはiv)頂面13cに高抵抗領域13e
を設ければ良い。これらi)〜iv)を任意に組み合わせる
ことで、上述の利点を得ることもできる。i)〜iv)のい
ずれの場合であっても、書込電圧VGは約2.2V程度で良
く、従来例（約12〜13V）よりも格段に低くすることが
できる。
i)側面13bにｎ型領域17、17を設けるか、ii)トンネル絶
縁膜の静電容量を大きくして、フローティングゲートを
ドレイン電圧によって引き上げるか、iii)ゲート絶縁膜
15cを厚膜にするか、またはiv)頂面13cに高抵抗領域13e
を設ければ良い。これらi)〜iv)を任意に組み合わせる
ことで、上述の利点を得ることもできる。i)〜iv)のい
ずれの場合であっても、書込電圧VGは約2.2V程度で良
く、従来例（約12〜13V）よりも格段に低くすることが
できる。
【００９１】図４では、右側のフローティングゲートFG
2にのみ電子が注入されたが、左側のフローティングゲ
ートFG1に電子を注入するには、ソース・ドレイン領域B
L1、BL2の電圧を入れ替えれば良い。よって、本発明で
は、図６(a)〜(d)に示す４状態が得られる。
2にのみ電子が注入されたが、左側のフローティングゲ
ートFG1に電子を注入するには、ソース・ドレイン領域B
L1、BL2の電圧を入れ替えれば良い。よって、本発明で
は、図６(a)〜(d)に示す４状態が得られる。
【００９２】図６(a)は、両フローティングゲートFG1、
FG2に電子が注入されていない“(1、1)”状態を示す。図
６(b)、(c)は、フローティングゲートFG1、FG2の一方に
のみ電子が注入された“(1、0)”、“(0、1)”状態を示
す。図６(d)は、両フローティングゲートFG1、FG2に電
子が注入された“(0、0)”状態を示す。この状態を得る
には、例えば、右側のフローティングゲートFG2に電子
を注入した後、左側のフローティングゲートFG1に電子
を注入すれば良い。かくして、本実施例では、１つのセ
ルトランジスタTCに２ビットのデータ“(0、0)”〜“(1、
1)”を書き込むことができる。
FG2に電子が注入されていない“(1、1)”状態を示す。図
６(b)、(c)は、フローティングゲートFG1、FG2の一方に
のみ電子が注入された“(1、0)”、“(0、1)”状態を示
す。図６(d)は、両フローティングゲートFG1、FG2に電
子が注入された“(0、0)”状態を示す。この状態を得る
には、例えば、右側のフローティングゲートFG2に電子
を注入した後、左側のフローティングゲートFG1に電子
を注入すれば良い。かくして、本実施例では、１つのセ
ルトランジスタTCに２ビットのデータ“(0、0)”〜“(1、
1)”を書き込むことができる。
【００９３】本実施例ではフローティングゲートFG1、F
G2が２つ設けられ、各フローティングゲートFG1、FG2に
電子が独立に存在するから、セル縮小を図る場合でも、
どちらのフローティングゲートFG1、FG2に電子が存在す
るのかが明確であり、従来例の如くどちらのビットに電
子が局在するか不明瞭になることが無い。
G2が２つ設けられ、各フローティングゲートFG1、FG2に
電子が独立に存在するから、セル縮小を図る場合でも、
どちらのフローティングゲートFG1、FG2に電子が存在す
るのかが明確であり、従来例の如くどちらのビットに電
子が局在するか不明瞭になることが無い。
【００９４】ii) 読出動作
次に、読出動作について、図７(a)〜(b)を参照して説明
する。データを読み出すには、まず、図７(a)に示すよ
うに、コントロールゲートCGに読出電圧VG(たとえば2.2
V)を印加する。そして、一方のソース・ドレイン領域BL
2に電圧VDD(たとえば1.6V)を印加し、他方のソース・ド
レイン領域BL1と基板12とを接地する。これにより、ソ
ース・ドレイン領域BL1〜BL2間には、読出し用の電位差
(本実施例では1.6V)が印加される。
する。データを読み出すには、まず、図７(a)に示すよ
うに、コントロールゲートCGに読出電圧VG(たとえば2.2
V)を印加する。そして、一方のソース・ドレイン領域BL
2に電圧VDD(たとえば1.6V)を印加し、他方のソース・ド
レイン領域BL1と基板12とを接地する。これにより、ソ
ース・ドレイン領域BL1〜BL2間には、読出し用の電位差
(本実施例では1.6V)が印加される。
【００９５】係る電位配分だと、コントロールゲートCG
が正電位となるから、凸部13aの頂面に反転層13dが形成
される。よって、同図の矢印の向きに第１のドレイン電
流Ｉd1が流れる。
が正電位となるから、凸部13aの頂面に反転層13dが形成
される。よって、同図の矢印の向きに第１のドレイン電
流Ｉd1が流れる。
【００９６】次いで、図７(b)に示すように、読出電圧V
G(すなわち2.2V)はそのままで、ソース・ドレイン領域B
L1、BL2の電圧を入れ替える。このようにすると、ソー
ス・ドレイン領域BL1〜BL2間の電位差が反転するから、
同図の矢印の向きに第２のドレイン電流Id2が流れる。
G(すなわち2.2V)はそのままで、ソース・ドレイン領域B
L1、BL2の電圧を入れ替える。このようにすると、ソー
ス・ドレイン領域BL1〜BL2間の電位差が反転するから、
同図の矢印の向きに第２のドレイン電流Id2が流れる。
【００９７】本実施例では、上記のようにソース・ドレ
イン領域BL1、BL2の電圧を入れ替えることにより、２種
類のドレイン電流Id1、Id2を計測する。係るドレイン電
流Id 1、Id2の大きさは、４値状態の各状態によって後述
の如く異なる。よって、２種類のドレイン電流値のセッ
ト(Id1、Id2)と、各状態とを一対一に対応させることに
より、どの状態が記憶されているかを読み出すことがで
きる。次に、各状態“(1、1)”〜“(0、0)”におけるドレ
イン電流値について説明する。
イン領域BL1、BL2の電圧を入れ替えることにより、２種
類のドレイン電流Id1、Id2を計測する。係るドレイン電
流Id 1、Id2の大きさは、４値状態の各状態によって後述
の如く異なる。よって、２種類のドレイン電流値のセッ
ト(Id1、Id2)と、各状態とを一対一に対応させることに
より、どの状態が記憶されているかを読み出すことがで
きる。次に、各状態“(1、1)”〜“(0、0)”におけるドレ
イン電流値について説明する。
【００９８】(i)“(1、0)”状態
図８(a)〜(b)は、“(1、0)”状態を読み出す場合の断面
図である。図８(a)において、それぞれの部材に印加す
る電圧は上述の図７(a)の通りであって、係る電圧によ
りドレイン電流Id1が流れる。図８(a)の状態では、右側
のフローティングゲートFG2は、電子が注入されたこと
により電位が下がる。しかし、係るフローティングゲー
トFG2の電位は、対向容量CCF2、CFDによって、コントロ
ールゲートCG(2.2V)やソース・ドレインBL2(1.6V)の正
電位側に引き上げられる。
図である。図８(a)において、それぞれの部材に印加す
る電圧は上述の図７(a)の通りであって、係る電圧によ
りドレイン電流Id1が流れる。図８(a)の状態では、右側
のフローティングゲートFG2は、電子が注入されたこと
により電位が下がる。しかし、係るフローティングゲー
トFG2の電位は、対向容量CCF2、CFDによって、コントロ
ールゲートCG(2.2V)やソース・ドレインBL2(1.6V)の正
電位側に引き上げられる。
【００９９】結局、フローティングゲートFG2の電位下
降が抑えられるから、フローティングゲートFG2近傍で
のチャネル抵抗はそれ程大きくない。従って、ドレイン
電流I d1の電流値は比較的大きくなる。
降が抑えられるから、フローティングゲートFG2近傍で
のチャネル抵抗はそれ程大きくない。従って、ドレイン
電流I d1の電流値は比較的大きくなる。
【０１００】特に、図のようにｎ型領域17を設けた場合
は、ｎ型領域17はソース・ドレイン領域BL2に接するか
ら、ｎ型領域17の電位がソース・ドレイン領域BL2のそ
れとほぼ同じとなる。従って、フローティングゲートFG
2の電位は、対向容量CFG2によってもソース・ドレインB
L2側に引き上げられる。よって、右側のフローティング
ゲートFG2近傍のチャネル抵抗がさらに小さくなるか
ら、ドレイン電流Id1の電流値はより一層大きくなる。
は、ｎ型領域17はソース・ドレイン領域BL2に接するか
ら、ｎ型領域17の電位がソース・ドレイン領域BL2のそ
れとほぼ同じとなる。従って、フローティングゲートFG
2の電位は、対向容量CFG2によってもソース・ドレインB
L2側に引き上げられる。よって、右側のフローティング
ゲートFG2近傍のチャネル抵抗がさらに小さくなるか
ら、ドレイン電流Id1の電流値はより一層大きくなる。
【０１０１】一方、図８(b)は、ソース・ドレインBL1、
BL2の電圧を入れ替えて、ドレイン電流Id2を流した場合
である。この場合、注入電子によって、右側のフローテ
ィングゲートFG2の電位が下がる。しかも、右側のソー
ス・ドレイン領域BL2が接地されるから、フローティン
グゲートFG2の電位は、ソース・ドレイン領域BL2との対
向容量CFDにより接地側に引き下げられる。よって、フ
ローティングゲートFG2の電位が図８(a)の場合よりも低
くなるから、フローティングゲートFG2近傍のチャネル
抵抗が大きくなり、ドレイン電流Id2が先のId1よりも小
さくなる。
BL2の電圧を入れ替えて、ドレイン電流Id2を流した場合
である。この場合、注入電子によって、右側のフローテ
ィングゲートFG2の電位が下がる。しかも、右側のソー
ス・ドレイン領域BL2が接地されるから、フローティン
グゲートFG2の電位は、ソース・ドレイン領域BL2との対
向容量CFDにより接地側に引き下げられる。よって、フ
ローティングゲートFG2の電位が図８(a)の場合よりも低
くなるから、フローティングゲートFG2近傍のチャネル
抵抗が大きくなり、ドレイン電流Id2が先のId1よりも小
さくなる。
【０１０２】特に、ｎ型領域17を設けると、右側のフロ
ーティングゲートFG2の電位は対向容量CFG2によっても
接地側に引き下げられ、ドレイン電流Id2がより一層小
さくなる。このように、“(1、0)”状態は、・(Id1、
Id2)＝（大、小）で識別することができる。このドレイ
ン電流Id1、Id2の大小の判定は、不図示のセンスアンプ
が基準電流と比較して行う。
ーティングゲートFG2の電位は対向容量CFG2によっても
接地側に引き下げられ、ドレイン電流Id2がより一層小
さくなる。このように、“(1、0)”状態は、・(Id1、
Id2)＝（大、小）で識別することができる。このドレイ
ン電流Id1、Id2の大小の判定は、不図示のセンスアンプ
が基準電流と比較して行う。
【０１０３】本実施例では、各ドレイン電流Id1、Id2の
電流量は、対向容量CCF2、CFD、CFG 2によって、上述の
如く所望に大にしたり小にしたりすることができる。よ
って、その差(I d1−Id2)を所望に大きくすることがで
きる。差(I d1−Id2)とは電流ウインドウであるから、
本実施例では電流ウインドウを所望に広げることができ
る。電流ウインドウが広いので、ドレイン電流Id1、Id2
と基準電流とのマージンが広くなり、書込データを誤認
する危険性が低減できる。
電流量は、対向容量CCF2、CFD、CFG 2によって、上述の
如く所望に大にしたり小にしたりすることができる。よ
って、その差(I d1−Id2)を所望に大きくすることがで
きる。差(I d1−Id2)とは電流ウインドウであるから、
本実施例では電流ウインドウを所望に広げることができ
る。電流ウインドウが広いので、ドレイン電流Id1、Id2
と基準電流とのマージンが広くなり、書込データを誤認
する危険性が低減できる。
【０１０４】(ii)“(0、1)”状態
“(0、1)”状態は、上記とは反対に左側のフローティン
グゲートFG1に電子が注入される。よって、各ドレイン
電流Id1、Id2の電流値は、上記の議論と同様にして評価
され、 ・(Id1、Id2)＝（小、大） となる。
グゲートFG1に電子が注入される。よって、各ドレイン
電流Id1、Id2の電流値は、上記の議論と同様にして評価
され、 ・(Id1、Id2)＝（小、大） となる。
【０１０５】(iii)“(1、1)”状態
“(1、1)”状態は、いずれのフローティングゲートFG1、
FG2にも電子が注入されない。従って、各フローティン
グゲートFG1、FG2の電位は電子によって引き下げられな
いから、Id1、Id2の双方とも大となる。また、この状態
は左右対称であるから、Id1とId2とに差は生じず、 ・(Id1、Id2)＝（大、大） となる。
FG2にも電子が注入されない。従って、各フローティン
グゲートFG1、FG2の電位は電子によって引き下げられな
いから、Id1、Id2の双方とも大となる。また、この状態
は左右対称であるから、Id1とId2とに差は生じず、 ・(Id1、Id2)＝（大、大） となる。
【０１０６】(iV)“(0、0)”状態
“(0、0)”状態は、両方のフローティングゲートFG1、FG
2に電子が注入されるから、左右対称となる。従って、I
d1とId2とに差は生じず、 ・(Id1、Id2)＝（小、小） となる。
2に電子が注入されるから、左右対称となる。従って、I
d1とId2とに差は生じず、 ・(Id1、Id2)＝（小、小） となる。
【０１０７】iii) 消去動作
次に、フローティングゲートFG1、FG2に注入された電子
の消去方法について説明する。蓄積電子を引き抜くに
は、図９(a)に示すように、電子をソース・ドレイン領
域BL1、BL2に引き抜く方法が考えられる。この方法で
は、コントロールゲートCGを接地して、ソース・ドレイ
ン領域BL1、BL2に高電位“H”（たとえば12V）を与え
る。ここで、コントロールゲートCGと、ソース・ドレイ
ン領域BL1、BL2との電位差は相対的に設定することがで
き、たとえば、コントロールゲートCGに-6Vを、ソース
・ドレイン領域BL1、BL2に6Vを印加するようにしてもよ
い。
の消去方法について説明する。蓄積電子を引き抜くに
は、図９(a)に示すように、電子をソース・ドレイン領
域BL1、BL2に引き抜く方法が考えられる。この方法で
は、コントロールゲートCGを接地して、ソース・ドレイ
ン領域BL1、BL2に高電位“H”（たとえば12V）を与え
る。ここで、コントロールゲートCGと、ソース・ドレイ
ン領域BL1、BL2との電位差は相対的に設定することがで
き、たとえば、コントロールゲートCGに-6Vを、ソース
・ドレイン領域BL1、BL2に6Vを印加するようにしてもよ
い。
【０１０８】他の方法としては、図10に示すように、コ
ントロールゲートCGに高電位VG(たとえば12V)を印加
し、基板12とソース・ドレイン領域BL1、BL2とを接地す
る。この電位配分によれば、フローティングゲートFG1
(FG2)から見ると、コントロールゲートCG側の電位が高
いので、蓄積電子はインターポリ絶縁膜15bを介してコ
ントロールゲートCGに引き抜かれる。ここでも同様に、
コントロールゲートCGに6Vを、ソース・ドレイン領域BL
1、BL2に-6Vを印加し、両者間に相対的に12Vの電位差を
生じるようにしてもよい。
ントロールゲートCGに高電位VG(たとえば12V)を印加
し、基板12とソース・ドレイン領域BL1、BL2とを接地す
る。この電位配分によれば、フローティングゲートFG1
(FG2)から見ると、コントロールゲートCG側の電位が高
いので、蓄積電子はインターポリ絶縁膜15bを介してコ
ントロールゲートCGに引き抜かれる。ここでも同様に、
コントロールゲートCGに6Vを、ソース・ドレイン領域BL
1、BL2に-6Vを印加し、両者間に相対的に12Vの電位差を
生じるようにしてもよい。
【０１０９】また、図10の電位配分では、コントロール
ゲートCGが凸部13aよりも高電位だから、図示のように
電子層66が形成される。この電子層66によって、対向容
量CF G1(CFG2)の静電容量値が大きくなる。よって、当該
対向容量CFG1(CFG2)によって、フローティングゲートFG
1(FG2)の電位が、凸部の側面13bの電位に引き付けられ
る。
ゲートCGが凸部13aよりも高電位だから、図示のように
電子層66が形成される。この電子層66によって、対向容
量CF G1(CFG2)の静電容量値が大きくなる。よって、当該
対向容量CFG1(CFG2)によって、フローティングゲートFG
1(FG2)の電位が、凸部の側面13bの電位に引き付けられ
る。
【０１１０】従って、フローティングゲートFG1(FG2)の
電位がより一層下がるから、フローティングFG1(FG2)と
側面13bとの電位差が僅かとなり、両者の間のトンネル
絶縁膜15aがトンネル電流により破壊されることが無
い。
電位がより一層下がるから、フローティングFG1(FG2)と
側面13bとの電位差が僅かとなり、両者の間のトンネル
絶縁膜15aがトンネル電流により破壊されることが無
い。
【０１１１】その上、フローティングゲートFG1(FG2)の
電位がソース・ドレイン領域BL1(BL2)や側面13b側の電
位に引き付けられることで、フローティングゲートFG1
(FG2)とコントロールゲートCGとの電位差が相対的に増
大するから、これらの間に強い電界が生じ、この強電界
により蓄積電子がコントロールゲートCGに効率良く引き
抜かれる。
電位がソース・ドレイン領域BL1(BL2)や側面13b側の電
位に引き付けられることで、フローティングゲートFG1
(FG2)とコントロールゲートCGとの電位差が相対的に増
大するから、これらの間に強い電界が生じ、この強電界
により蓄積電子がコントロールゲートCGに効率良く引き
抜かれる。
【０１１２】iv) 非選択時
上記i)〜iii)は、いずれもセルトランジスタ１が選択さ
れている場合であった。実際の動作では、セルトランジ
スタ１が常に選択されているということはなく、非選択
状態の場合もある。
れている場合であった。実際の動作では、セルトランジ
スタ１が常に選択されているということはなく、非選択
状態の場合もある。
【０１１３】非選択状態でも、ビット線BL1（図３参
照）には、他のセルトランジスタTCを選択すべく、各動
作用の電圧VDDが印加される。この場合、非選択セルト
ランジスタTCのフローティングゲートFG1は、ビット線B
L1との大きい対向容量CFSにより、ビット線BL1の電位に
引き付けられる。よって、フローティングゲートFG1と
ソース・ドレイン領域BL1との間の電位差が小さくなる
から、それらの間のトンネル絶縁膜15aが高電界に曝さ
れることが無い。従って、トンネル絶縁膜15aにトンネ
ル電流が流れ難くなり、該トンネル絶縁膜15aが劣化す
ることが防がれる。
照）には、他のセルトランジスタTCを選択すべく、各動
作用の電圧VDDが印加される。この場合、非選択セルト
ランジスタTCのフローティングゲートFG1は、ビット線B
L1との大きい対向容量CFSにより、ビット線BL1の電位に
引き付けられる。よって、フローティングゲートFG1と
ソース・ドレイン領域BL1との間の電位差が小さくなる
から、それらの間のトンネル絶縁膜15aが高電界に曝さ
れることが無い。従って、トンネル絶縁膜15aにトンネ
ル電流が流れ難くなり、該トンネル絶縁膜15aが劣化す
ることが防がれる。
【０１１４】その上、上記のように電位差が小さくなる
ことから、ソース・ドレイン領域BL1と基板12とのpn接
合で高電界によりホットホールが発生することが抑えら
れるので、当該ホットホールによりトンネル絶縁膜15a
が劣化することも防がれる。このように、本実施例では
バンド間トンネル耐性が向上する。
ことから、ソース・ドレイン領域BL1と基板12とのpn接
合で高電界によりホットホールが発生することが抑えら
れるので、当該ホットホールによりトンネル絶縁膜15a
が劣化することも防がれる。このように、本実施例では
バンド間トンネル耐性が向上する。
【０１１５】ここで、上記駆動時i）〜iv)の各利点を得
るために、フローティングゲートFG1(FG2)とソース・ド
レイン領域BL1(BL2)との対向容量CFs(CFD)が重要な役割
を果たしているのに注意されたい。本実施例では、フロ
ーティングゲートFG1(FG2)をソース・ドレイン領域BL1
(BL2)上に覆設することにより、フローティングゲートF
G1〜FG2の間隔を狭めてデバイスを小型化するととも
に、上記対向容量CFD、CFSを大きく稼いで上述の利点を
得やすくしている。
るために、フローティングゲートFG1(FG2)とソース・ド
レイン領域BL1(BL2)との対向容量CFs(CFD)が重要な役割
を果たしているのに注意されたい。本実施例では、フロ
ーティングゲートFG1(FG2)をソース・ドレイン領域BL1
(BL2)上に覆設することにより、フローティングゲートF
G1〜FG2の間隔を狭めてデバイスを小型化するととも
に、上記対向容量CFD、CFSを大きく稼いで上述の利点を
得やすくしている。
【０１１６】フローティングゲートFG1(FG2)とソース・
ドレイン領域BL1(BL2)との対向面積は限定されない。対
向面積が大きいほど上述の利点を得やすいが、小さくて
も得ることは可能である。従って、図25に示すように、
ソース・ドレイン領域BL1(BL2)を凸部13aから後退さ
せ、該ソース・ドレイン領域BL1(BL2)の一部をフローテ
ィングゲートFG1(FG2)と対向させても上述の利点が得ら
れる。
ドレイン領域BL1(BL2)との対向面積は限定されない。対
向面積が大きいほど上述の利点を得やすいが、小さくて
も得ることは可能である。従って、図25に示すように、
ソース・ドレイン領域BL1(BL2)を凸部13aから後退さ
せ、該ソース・ドレイン領域BL1(BL2)の一部をフローテ
ィングゲートFG1(FG2)と対向させても上述の利点が得ら
れる。
【０１１７】(3)コントロールゲート−ビット線間のリ
ーク電流対策 本実施例では、図11に示すように、ロウ方向に隣接する
セルトランジスタTC、TC間のＡ部において、コントロー
ルゲートCGとビット線BL2とが対向する。よって、Ａ部
において、各種の動作時に、コントロールゲートCGとビ
ット線BL2との間にリーク電流が流れることが考えられ
る。
ーク電流対策 本実施例では、図11に示すように、ロウ方向に隣接する
セルトランジスタTC、TC間のＡ部において、コントロー
ルゲートCGとビット線BL2とが対向する。よって、Ａ部
において、各種の動作時に、コントロールゲートCGとビ
ット線BL2との間にリーク電流が流れることが考えられ
る。
【０１１８】この点が懸念される場合は、図示のよう
に、選択酸化膜34をトンネル絶縁膜15aに繋げて設け、
さらに、その厚みをトンネル絶縁膜15aよりも厚膜にす
ると良い。このようにすると、選択酸化膜34の厚みによ
って、上記のリーク電流を防ぐことができる。図11の例
においては、コントロールゲートCGとビット線BL1, BL2
との間のリーク電流を防ぐために、第４の絶縁膜を選択
酸化により形成しているが、これに限られるものではな
く、隣接するフローティングゲート間に開口を形成し
て、これに酸化物を充填し、その上に、コントロールゲ
ートCGを形成するようにしてもよい。
に、選択酸化膜34をトンネル絶縁膜15aに繋げて設け、
さらに、その厚みをトンネル絶縁膜15aよりも厚膜にす
ると良い。このようにすると、選択酸化膜34の厚みによ
って、上記のリーク電流を防ぐことができる。図11の例
においては、コントロールゲートCGとビット線BL1, BL2
との間のリーク電流を防ぐために、第４の絶縁膜を選択
酸化により形成しているが、これに限られるものではな
く、隣接するフローティングゲート間に開口を形成し
て、これに酸化物を充填し、その上に、コントロールゲ
ートCGを形成するようにしてもよい。
【０１１９】このようにコントロールゲートCGとビット
線BL1, BL2との間に絶縁物が埋められると、フローティ
ングゲートFG1, FG2はコントロールゲートCGと、インタ
ーポリ絶縁膜15bを介する部分のみが対向することにな
る。
線BL1, BL2との間に絶縁物が埋められると、フローティ
ングゲートFG1, FG2はコントロールゲートCGと、インタ
ーポリ絶縁膜15bを介する部分のみが対向することにな
る。
【０１２０】(4)パンチスルー対策と閾値電圧Vthの安定
化 ところで、上記の書き込みや読み出し動作の際に、ソー
ス・ドレインBL1〜BL2間のパンチスルーが問題になるな
ら、図33に示す構造を採用することが良い。図33中のグ
ラフは、凸部13aの深さと、その深さでのボロン（ｐ型
不純物）濃度との関係を示すものである。この構造で
は、凸部13aのボロン濃度を深さ方向に漸増させて、凸
部13aの基端部でのボロン濃度を高くする。このように
すると、ソース・ドレイン領域BL1、BL2に近い部位の側
面13b、13bにおいて、ボロン濃度が高くなる。
化 ところで、上記の書き込みや読み出し動作の際に、ソー
ス・ドレインBL1〜BL2間のパンチスルーが問題になるな
ら、図33に示す構造を採用することが良い。図33中のグ
ラフは、凸部13aの深さと、その深さでのボロン（ｐ型
不純物）濃度との関係を示すものである。この構造で
は、凸部13aのボロン濃度を深さ方向に漸増させて、凸
部13aの基端部でのボロン濃度を高くする。このように
すると、ソース・ドレイン領域BL1、BL2に近い部位の側
面13b、13bにおいて、ボロン濃度が高くなる。
【０１２１】上記の構造により、ｎ型のソース・ドレイ
ンBL1、BL2に近い部位のチャネルにおいてｐ型不純物の
濃度が高くなるから、チャネルは、ｎ型のソース・ドレ
インBL1、BL2を直線的に結んだ領域（ｎ型のソース・ド
レインBL1、BL2に近い部位）から離間した領域、すなわ
ち凸部の側面13b, 13bと頂面13cの各表層に形成される
こととなる。このことは、上記の構造により、ｎ型のソ
ース・ドレインBL1、BL2に近い部位のチャネルにおいて
ｐ型不純物の濃度が高くなるから、ソース・ドレインBL
1、BL2がパンチスルーしにくくなることも意味してお
り、このセルトランジスタを集積化して半導体メモリを
形成する場合に、高い集積度を実現することが可能とな
る。
ンBL1、BL2に近い部位のチャネルにおいてｐ型不純物の
濃度が高くなるから、チャネルは、ｎ型のソース・ドレ
インBL1、BL2を直線的に結んだ領域（ｎ型のソース・ド
レインBL1、BL2に近い部位）から離間した領域、すなわ
ち凸部の側面13b, 13bと頂面13cの各表層に形成される
こととなる。このことは、上記の構造により、ｎ型のソ
ース・ドレインBL1、BL2に近い部位のチャネルにおいて
ｐ型不純物の濃度が高くなるから、ソース・ドレインBL
1、BL2がパンチスルーしにくくなることも意味してお
り、このセルトランジスタを集積化して半導体メモリを
形成する場合に、高い集積度を実現することが可能とな
る。
【０１２２】ところで、セルトランジスタTCの閾値電圧
Vthは、基端部の側面13b、13bでの不純物濃度に大きく
影響される。従って、上述のように基端部でボロン濃度
を高くすると、セルトランジスタTCの閾値電圧Vthは高
くなる。
Vthは、基端部の側面13b、13bでの不純物濃度に大きく
影響される。従って、上述のように基端部でボロン濃度
を高くすると、セルトランジスタTCの閾値電圧Vthは高
くなる。
【０１２３】しかし、側面13bにｎ型領域17を設ける
と、このｎ型領域17中のｎ型不純物と側面13bのｐ型不
純物とが補償するから、側面13bでの実質的なアクセプ
タ濃度を下げることができる。よって、たとえ凸部13a
の基端部でのボロン濃度を高くしても、ｎ型領域17を設
けることで、トランジスタの閾値電圧Vthの増加を抑え
ることができる。
と、このｎ型領域17中のｎ型不純物と側面13bのｐ型不
純物とが補償するから、側面13bでの実質的なアクセプ
タ濃度を下げることができる。よって、たとえ凸部13a
の基端部でのボロン濃度を高くしても、ｎ型領域17を設
けることで、トランジスタの閾値電圧Vthの増加を抑え
ることができる。
【０１２４】また、上述の如く、閾値電圧Vthは基端部
の不純物濃度にデリケートであるから、Vthを安定させ
るためには基端部で不純物濃度が余り変動しないように
することが好ましい。従って、凸部13aにおけるボロン
濃度は、単に漸増するだけでなく、太線で示すピークを
なるべくフラット（平坦）に形成し、フラットな部位を
凸部13aの基端部に位置させることが好ましい。フラッ
トな部位では、ボロン濃度が余り変動しないから、ボロ
ン濃度とｎ型領域17中のヒ素濃度との濃度関係がほぼ一
定となり、閾値電圧Vthを安定させることができる。
の不純物濃度にデリケートであるから、Vthを安定させ
るためには基端部で不純物濃度が余り変動しないように
することが好ましい。従って、凸部13aにおけるボロン
濃度は、単に漸増するだけでなく、太線で示すピークを
なるべくフラット（平坦）に形成し、フラットな部位を
凸部13aの基端部に位置させることが好ましい。フラッ
トな部位では、ボロン濃度が余り変動しないから、ボロ
ン濃度とｎ型領域17中のヒ素濃度との濃度関係がほぼ一
定となり、閾値電圧Vthを安定させることができる。
【０１２５】(5)全体の回路構成
図12に、本実施例全体の回路構成を示す。図12に示す如
く、メモリセルアレイ44は、上述のセルトランジスタT
C、TC、・・・をコラム方向およびロウ方向に複数配列
したものである。各セルトランジスタTC、TC、・・・の
コントロールゲート（ワード線）WL1〜WL4は、ロウデコ
ーダ43の出力と接続される。係るロウデコーダ43は、所
定ビットのロウデコート゛信号RDCをデコードして、該信
号RDCに対応するワード線WL1〜WL4を選択する。
く、メモリセルアレイ44は、上述のセルトランジスタT
C、TC、・・・をコラム方向およびロウ方向に複数配列
したものである。各セルトランジスタTC、TC、・・・の
コントロールゲート（ワード線）WL1〜WL4は、ロウデコ
ーダ43の出力と接続される。係るロウデコーダ43は、所
定ビットのロウデコート゛信号RDCをデコードして、該信
号RDCに対応するワード線WL1〜WL4を選択する。
【０１２６】選択されたワード線WL1〜WL4には、ゲート
電圧VGが供給される。ゲート電圧VGは、書き込み／読出
し／消去の各動作時に所望に切り替えられ、各々の動作
用の電圧が印加される。上述したように、ゲート電圧VG
は、書込み時、2.2V、読出し時、2.2V、消去時、12Vで
ある。一方、ワード線WL1〜WL4は非選択時にはフローテ
ィング状態となることがある。
電圧VGが供給される。ゲート電圧VGは、書き込み／読出
し／消去の各動作時に所望に切り替えられ、各々の動作
用の電圧が印加される。上述したように、ゲート電圧VG
は、書込み時、2.2V、読出し時、2.2V、消去時、12Vで
ある。一方、ワード線WL1〜WL4は非選択時にはフローテ
ィング状態となることがある。
【０１２７】一方、各セルトランジスタTC、TC、・・・
のビット線BL1〜BL3は、コラムデコーダ42の出力に接続
される。コラムデコーダ42は、所定ビットのコラムデコ
ード信号CDCをデコードして、信号CDCに対応するビット
線BL1〜BL3を選択する。
のビット線BL1〜BL3は、コラムデコーダ42の出力に接続
される。コラムデコーダ42は、所定ビットのコラムデコ
ード信号CDCをデコードして、信号CDCに対応するビット
線BL1〜BL3を選択する。
【０１２８】選択されたビット線BL1〜BL3には電圧VDD
が供給される。電圧VDDは、書き込み／読出し／消去の
各動作時に所望に切り替えられ、各々の動作用の電圧が
印加される。上述したように、電圧VDDは、書込み時、
接地または6V、読出し時、接地または1.6V、消去時、接
地である。一方、ビット線BL1〜BL3は非選択時にはフロ
ーティング状態となることがある。任意のセルトランジ
スタTCは、選択ビット線BLiと選択ワード線WLjとによっ
て選択されて、書込み／読出し／消去の各動作が行われ
る。
が供給される。電圧VDDは、書き込み／読出し／消去の
各動作時に所望に切り替えられ、各々の動作用の電圧が
印加される。上述したように、電圧VDDは、書込み時、
接地または6V、読出し時、接地または1.6V、消去時、接
地である。一方、ビット線BL1〜BL3は非選択時にはフロ
ーティング状態となることがある。任意のセルトランジ
スタTCは、選択ビット線BLiと選択ワード線WLjとによっ
て選択されて、書込み／読出し／消去の各動作が行われ
る。
【０１２９】(6)製造プロセス
次に、本実施例に係る半導体メモリの製造方法につい
て、図13〜図24を参照して説明する。最初に、図13(a)
に示すように、一導電型半導体基板であるｐ型シリコン
基板12を準備する。ｐ型シリコン基板12は、p＋基板
（ボロン濃度4.0×10 18cm-2）12b上にｐ型のエピタキシ
ャル層（ボロン濃度1.0×1015cm-2）12aを形成したもの
である。その表面に、シリコン熱酸化膜18を予め形成し
ておく。
て、図13〜図24を参照して説明する。最初に、図13(a)
に示すように、一導電型半導体基板であるｐ型シリコン
基板12を準備する。ｐ型シリコン基板12は、p＋基板
（ボロン濃度4.0×10 18cm-2）12b上にｐ型のエピタキシ
ャル層（ボロン濃度1.0×1015cm-2）12aを形成したもの
である。その表面に、シリコン熱酸化膜18を予め形成し
ておく。
【０１３０】次いで、図13(b)に示すように、シリコン
窒化膜19をシリコン熱酸化膜18上に形成する。その後、
このシリコン窒化膜19をパターニングして、開口部19a
を形成する。
窒化膜19をシリコン熱酸化膜18上に形成する。その後、
このシリコン窒化膜19をパターニングして、開口部19a
を形成する。
【０１３１】本実施例では、セルトランジスタの製造工
程を、CMOSトランジスタの製造工程と両立して行うこと
ができる。以下では、セルトランジスタだけでなく、CM
OSトランジスタの製造工程も併記する。図中、CMOSトラ
ンジスタ部とは、後でCMOSトランジスタが形成される部
位を指す。セルトランジスタ部が、セルトランジスタが
形成される部位を指す。上述の開口19aは、CMOSトラン
ジスタ部の所要部位に形成する。
程を、CMOSトランジスタの製造工程と両立して行うこと
ができる。以下では、セルトランジスタだけでなく、CM
OSトランジスタの製造工程も併記する。図中、CMOSトラ
ンジスタ部とは、後でCMOSトランジスタが形成される部
位を指す。セルトランジスタ部が、セルトランジスタが
形成される部位を指す。上述の開口19aは、CMOSトラン
ジスタ部の所要部位に形成する。
【０１３２】続いて、図14(a)に示すように、フィール
ド酸化膜18aを成長させる。係るフィールド酸化膜18a
は、シリコン窒化膜19（図13(b)参照）を酸化時のマス
クにして成長させる。フィールド酸化膜18aを成長後、
このシリコン窒化膜19はエッチングして除去される。
ド酸化膜18aを成長させる。係るフィールド酸化膜18a
は、シリコン窒化膜19（図13(b)参照）を酸化時のマス
クにして成長させる。フィールド酸化膜18aを成長後、
このシリコン窒化膜19はエッチングして除去される。
【０１３３】次いで、図14(b)に示すように、全体にフ
ォトレジスト20を塗布する。このフォトレジスト20を露
光・現像することにより、開口20aを形成する。その
後、フォトレジスト20をマスクにし、ヒ素をイオン注入
して、開口20aの下にｎウエル21を形成する。ｎウエル2
1を形成後、フォトレジスト20は除去される。
ォトレジスト20を塗布する。このフォトレジスト20を露
光・現像することにより、開口20aを形成する。その
後、フォトレジスト20をマスクにし、ヒ素をイオン注入
して、開口20aの下にｎウエル21を形成する。ｎウエル2
1を形成後、フォトレジスト20は除去される。
【０１３４】次に、図15(a)に示すように、新たなフォ
トレジスト22を全体に塗布する。このフォトレジスト22
を露光・現像して、開口22aを形成する。その後、フォ
トレジスト22をマスクにし、ボロンをイオン注入して、
開口22aの下にｐウエル23を形成する。ｐウエル23を形
成後、フォトレジスト22を除去する。
トレジスト22を全体に塗布する。このフォトレジスト22
を露光・現像して、開口22aを形成する。その後、フォ
トレジスト22をマスクにし、ボロンをイオン注入して、
開口22aの下にｐウエル23を形成する。ｐウエル23を形
成後、フォトレジスト22を除去する。
【０１３５】次いで、図15(b)に示すように、全体にフ
ォトレジスト24を塗布する。フォトレジスト24には、露
光・現像により、開口24aを形成する。開口24aは、セル
トランジスタ部の上方に形成される。このフォトレジス
ト24をマスクにしてイオン注入を行い、ｐウエル13を形
成する。このイオン注入は４回行われ、各回の条件は次
の通りである。
ォトレジスト24を塗布する。フォトレジスト24には、露
光・現像により、開口24aを形成する。開口24aは、セル
トランジスタ部の上方に形成される。このフォトレジス
ト24をマスクにしてイオン注入を行い、ｐウエル13を形
成する。このイオン注入は４回行われ、各回の条件は次
の通りである。
【０１３６】
上記４回のイオン注入により、ｐウエル13は、図34のよ
うなボロン濃度分布を示す。図34は、ｐウエル13の表面
からの深さと、その深さでのボロン濃度との関係を示す
グラフである。
うなボロン濃度分布を示す。図34は、ｐウエル13の表面
からの深さと、その深さでのボロン濃度との関係を示す
グラフである。
【０１３７】図において、正味のボロン濃度は、各回の
ボロン濃度（点線）の包絡線（実線）で表される。これ
より明らかなように、ボロンの濃度分布にピーク（太線
部分）が形成される。ピークを、イオン注入条件を適宜
調節してフラットに形成し、フラットな部位を深さ方向
にできるだけ広範に存在させることが好ましい。この理
由は、後述の図16(b)で明らかになる。
ボロン濃度（点線）の包絡線（実線）で表される。これ
より明らかなように、ボロンの濃度分布にピーク（太線
部分）が形成される。ピークを、イオン注入条件を適宜
調節してフラットに形成し、フラットな部位を深さ方向
にできるだけ広範に存在させることが好ましい。この理
由は、後述の図16(b)で明らかになる。
【０１３８】次に、図16(a)に示すように、先のフィー
ルド酸化膜18aは残しつつ、シリコン熱酸化膜18（図15
(b)参照）をエッチングして除去する。その後、基板12
の表面を再び熱酸化し、ゲート絶縁膜15cを形成する。
ゲート絶縁膜15cの膜厚は、約10nm程度である。
ルド酸化膜18aは残しつつ、シリコン熱酸化膜18（図15
(b)参照）をエッチングして除去する。その後、基板12
の表面を再び熱酸化し、ゲート絶縁膜15cを形成する。
ゲート絶縁膜15cの膜厚は、約10nm程度である。
【０１３９】このゲート絶縁膜15c上に、順に、シリコ
ン窒化膜25（たとえば膜厚約10nm）、シリコン酸化膜26
（たとえば膜厚4nm）、およびシリコン窒化膜27（たと
えば膜厚50nm）を形成する。各膜の機能は、後の工程で
明らかになる。これらの膜は、公知のCVD法（化学的気
相成長法）により形成される。
ン窒化膜25（たとえば膜厚約10nm）、シリコン酸化膜26
（たとえば膜厚4nm）、およびシリコン窒化膜27（たと
えば膜厚50nm）を形成する。各膜の機能は、後の工程で
明らかになる。これらの膜は、公知のCVD法（化学的気
相成長法）により形成される。
【０１４０】次いで、図16(b)に示すように、最上層の
シリコン窒化膜27上にフォトレジスト45を塗布する。塗
布後、フォトレジスト45を露光・現像することにより、
帯状の開口45a、45a、・・・を形成する。フォトレジス
ト45をエッチングマスクとして用い、エッチングを行
う。エッチングにより、シリコン窒化膜25、27、シリコ
ン酸化膜26、およびゲート絶縁膜15cが開口される。こ
れらの膜の開口を通じてｐ型シリコン基板12がエッチン
グされ、トレンチ28、28、・・・が形成される。
シリコン窒化膜27上にフォトレジスト45を塗布する。塗
布後、フォトレジスト45を露光・現像することにより、
帯状の開口45a、45a、・・・を形成する。フォトレジス
ト45をエッチングマスクとして用い、エッチングを行
う。エッチングにより、シリコン窒化膜25、27、シリコ
ン酸化膜26、およびゲート絶縁膜15cが開口される。こ
れらの膜の開口を通じてｐ型シリコン基板12がエッチン
グされ、トレンチ28、28、・・・が形成される。
【０１４１】トレンチ28、28、・・・は、その底部がボ
ロン濃度のピーク(図34参照)に位置するように形成す
る。ピークは、図15(b)の工程においてフラットに形成
され、しかもこのフラットな部位を深さ方向に広範に存
在させたから、プロセス上でトレンチ28の深さにばらつ
きが生じても、トレンチ28の底部をボロン濃度のピーク
に確実に位置させることができる。
ロン濃度のピーク(図34参照)に位置するように形成す
る。ピークは、図15(b)の工程においてフラットに形成
され、しかもこのフラットな部位を深さ方向に広範に存
在させたから、プロセス上でトレンチ28の深さにばらつ
きが生じても、トレンチ28の底部をボロン濃度のピーク
に確実に位置させることができる。
【０１４２】これにより、基端部でのボロン濃度が高い
凸部13a(図33参照)が形成される。基端部での不純物濃
度は、閾値電圧Vthに大きく影響するが、上述のように
トレンチ28の底部をボロンの濃度のピークに確実に位置
させることができるから、閾値電圧Vthが変動するのを
防ぐことができる。
凸部13a(図33参照)が形成される。基端部での不純物濃
度は、閾値電圧Vthに大きく影響するが、上述のように
トレンチ28の底部をボロンの濃度のピークに確実に位置
させることができるから、閾値電圧Vthが変動するのを
防ぐことができる。
【０１４３】再び、図16(b)を参照する。トレンチ28、2
8、・・・のサイズは限定されないが、本実施例ではそ
の深さは約380nm程度である。また、隣接するトレンチ2
8、28、・・・の間隔（即ち凸部13aの幅）は、約160nm
程度である。トレンチ28、28、・・・を形成後、フォト
レジスト45は除去される。
8、・・・のサイズは限定されないが、本実施例ではそ
の深さは約380nm程度である。また、隣接するトレンチ2
8、28、・・・の間隔（即ち凸部13aの幅）は、約160nm
程度である。トレンチ28、28、・・・を形成後、フォト
レジスト45は除去される。
【０１４４】続いて、図17(a)に示すように、露出面全
体にシリコン酸化膜29（膜厚は約20nm）を形成する。シ
リコン酸化膜29は、CVD法により成膜される。次に、17
(b)に示すように、シリコン酸化膜29を厚み方向に異方
的にエッチングする。このエッチングは、RIE (Reactiv
e Ion Etching)により行われる。これにより、シリコン
酸化膜29は、凸部13aの側面13bに形成されたものを残し
て、除去される。
体にシリコン酸化膜29（膜厚は約20nm）を形成する。シ
リコン酸化膜29は、CVD法により成膜される。次に、17
(b)に示すように、シリコン酸化膜29を厚み方向に異方
的にエッチングする。このエッチングは、RIE (Reactiv
e Ion Etching)により行われる。これにより、シリコン
酸化膜29は、凸部13aの側面13bに形成されたものを残し
て、除去される。
【０１４５】その後、ヒ素をイオン注入することによ
り、トレンチ28、28、・・・の底部にビット線BL1、BL
2、・・・を形成する。イオン注入の際、側面13bにはシ
リコン酸化膜29が形成されているから、側面13bにヒ素
が注入されることが防がれる。また、凸部13aがマスク
として機能するので、各ビット線BL1、BL2、・・・をト
レンチ28の底にセルフアライン的に形成することができ
る。このイオン注入の条件は次の通りである。
り、トレンチ28、28、・・・の底部にビット線BL1、BL
2、・・・を形成する。イオン注入の際、側面13bにはシ
リコン酸化膜29が形成されているから、側面13bにヒ素
が注入されることが防がれる。また、凸部13aがマスク
として機能するので、各ビット線BL1、BL2、・・・をト
レンチ28の底にセルフアライン的に形成することができ
る。このイオン注入の条件は次の通りである。
【０１４６】イオン種：As（ヒ素）
加速エネルギ：15(KeV)
ドーズ量：2.0×1014(cm-2)
イオン注入を終了後、側面13bに残存するシリコン酸化
膜29を約10nm程度エッチングして薄くする。薄いため、
以下では、残存するシリコン酸化膜29の図示を省略す
る。
膜29を約10nm程度エッチングして薄くする。薄いため、
以下では、残存するシリコン酸化膜29の図示を省略す
る。
【０１４７】次いで、図18(a)に示すように、凸部13aの
両側面13b、13bにヒ素をイオン注入して、反対導電型領
域であるｎ型領域17、17、・・・を形成する。側面13b
にイオン注入するには、基板12をイオンの入射方向に対
して傾ければ良い。本実施例では、ｐ型シリコン基板12
の法線n1を、イオンの入射方向n0に対して約+/-20°傾
ける。このイオン注入の条件は次の通りである。
両側面13b、13bにヒ素をイオン注入して、反対導電型領
域であるｎ型領域17、17、・・・を形成する。側面13b
にイオン注入するには、基板12をイオンの入射方向に対
して傾ければ良い。本実施例では、ｐ型シリコン基板12
の法線n1を、イオンの入射方向n0に対して約+/-20°傾
ける。このイオン注入の条件は次の通りである。
【０１４８】イオン種：As（ヒ素）
加速エネルギ：10(KeV)
ドーズ量：5.0×1011(cm-2)
イオン注入の際、側面13bには薄いシリコン酸化膜29
（図17(b)参照）が残存するから、側面13bに過剰にヒ素
が注入することを防ぐことができる。
（図17(b)参照）が残存するから、側面13bに過剰にヒ素
が注入することを防ぐことができる。
【０１４９】ところで、トレンチ28、28、・・・の表層
は、デバイスのチャネルとなる部位であり、その性質は
デバイスの特性に大きく影響する。よって、後の種々の
工程において、トレンチ28、28、・・・の表面が汚染さ
れないようにする必要がある。
は、デバイスのチャネルとなる部位であり、その性質は
デバイスの特性に大きく影響する。よって、後の種々の
工程において、トレンチ28、28、・・・の表面が汚染さ
れないようにする必要がある。
【０１５０】この点に鑑み、本実施例では、図18(b)に
示すように、犠牲シリコン酸化膜31をトレンチ28、28、
・・・の側面と底面とに形成する。犠牲シリコン酸化膜
31の膜厚は約4nm程度であって、それは熱酸化により形
成される。
示すように、犠牲シリコン酸化膜31をトレンチ28、28、
・・・の側面と底面とに形成する。犠牲シリコン酸化膜
31の膜厚は約4nm程度であって、それは熱酸化により形
成される。
【０１５１】トレンチ28、28、・・・の表面は、犠牲シ
リコン酸化膜31によって覆われて保護されるから、後の
工程で汚染されることが防がれる。しかも、このシリコ
ン酸化膜31は、トレンチ28、28、・・・の表層の格子欠
陥を取り除くようにも機能するので、格子欠陥によりデ
バイスの特性が劣化するのも防がれる。その後、シリコ
ン窒化膜（すなわちマスク膜）30を、トレンチ28、28、
・・・内を含む露出面全体に形成する。シリコン窒化膜
30の膜厚は約60nm程度であって、それはCVD法により形
成される。
リコン酸化膜31によって覆われて保護されるから、後の
工程で汚染されることが防がれる。しかも、このシリコ
ン酸化膜31は、トレンチ28、28、・・・の表層の格子欠
陥を取り除くようにも機能するので、格子欠陥によりデ
バイスの特性が劣化するのも防がれる。その後、シリコ
ン窒化膜（すなわちマスク膜）30を、トレンチ28、28、
・・・内を含む露出面全体に形成する。シリコン窒化膜
30の膜厚は約60nm程度であって、それはCVD法により形
成される。
【０１５２】続いて、図19(a)に示すように、上記のシ
リコン窒化膜30を厚み方向に異方的にエッチングして、
開口である長穴30aを形成する。長穴30aを形成後、シリ
コン窒化膜30をエッチングマスクにし、先の犠牲シリコ
ン酸化膜31と、各ビット線BL1、BL2、・・・の一部とを
選択的にエッチングする。エッチングにより、各ビット
線BL1、BL2、・・・には、リセス（窪み）32（深さ約10
nm）が形成される。
リコン窒化膜30を厚み方向に異方的にエッチングして、
開口である長穴30aを形成する。長穴30aを形成後、シリ
コン窒化膜30をエッチングマスクにし、先の犠牲シリコ
ン酸化膜31と、各ビット線BL1、BL2、・・・の一部とを
選択的にエッチングする。エッチングにより、各ビット
線BL1、BL2、・・・には、リセス（窪み）32（深さ約10
nm）が形成される。
【０１５３】その後、ビット線BL1、BL2、・・・の抵抗
を下げるべく、長穴30aを通じて、ヒ素をビット線BL1、
BL2、・・・にイオン注入する。図に、イオン注入によ
りヒ素が注入された部位（n＋領域）33を示す。イオン
注入の条件は次の通りである。
を下げるべく、長穴30aを通じて、ヒ素をビット線BL1、
BL2、・・・にイオン注入する。図に、イオン注入によ
りヒ素が注入された部位（n＋領域）33を示す。イオン
注入の条件は次の通りである。
【０１５４】イオン種：As（ヒ素）
加速エネルギ：30(KeV)
ドーズ量：3.0×1015(cm-2)
次いで、図19(b)に示すように、シリコン窒化膜30をマ
スクにし、リセス32、32、・・・を選択的に酸化して選
択酸化膜34、34、・・・を形成する。選択酸化膜34、3
4、・・・を形成した後は、シリコン窒化膜27、30をエ
ッチングして除去する。エッチングでは、シリコン酸化
膜26と犠牲シリコン酸化膜31とがエッチングストッパし
て機能する。次いで、シリコン酸化膜26をエッチングし
て除去する。今度は、シリコン窒化膜25がエッチングス
トッパとして機能する。エッチングは、シリコン酸化膜
26が完全に除去され、かつ、選択酸化膜34、34、・・・
が残存する程度に行う。
スクにし、リセス32、32、・・・を選択的に酸化して選
択酸化膜34、34、・・・を形成する。選択酸化膜34、3
4、・・・を形成した後は、シリコン窒化膜27、30をエ
ッチングして除去する。エッチングでは、シリコン酸化
膜26と犠牲シリコン酸化膜31とがエッチングストッパし
て機能する。次いで、シリコン酸化膜26をエッチングし
て除去する。今度は、シリコン窒化膜25がエッチングス
トッパとして機能する。エッチングは、シリコン酸化膜
26が完全に除去され、かつ、選択酸化膜34、34、・・・
が残存する程度に行う。
【０１５５】その後、図20(a)に示すように、トレンチ2
8、28、・・・の底面と側面とを再び酸化して、膜厚が
約5nm程度のトンネル絶縁膜15aを形成する。トンネル絶
縁膜15aは、その膜質がデバイス動作に大きく影響する
から、良好な膜質になるように形成することが好まし
い。
8、28、・・・の底面と側面とを再び酸化して、膜厚が
約5nm程度のトンネル絶縁膜15aを形成する。トンネル絶
縁膜15aは、その膜質がデバイス動作に大きく影響する
から、良好な膜質になるように形成することが好まし
い。
【０１５６】本実施例では、良質なトンネル絶縁膜15a
を形成すべく、プラズマ酸化法を用いる。プラズマ酸化
法においては、ラジアルラインスロットアンテナを使用
したマイクロ波励起高密度プラズマ装置が用いられる。
そして、該装置内に、クリプトン(Kr)と酸素(O2)との混
合ガスを導入する。
を形成すべく、プラズマ酸化法を用いる。プラズマ酸化
法においては、ラジアルラインスロットアンテナを使用
したマイクロ波励起高密度プラズマ装置が用いられる。
そして、該装置内に、クリプトン(Kr)と酸素(O2)との混
合ガスを導入する。
【０１５７】マイクロ波により励起されたクリプトン
は、酸素(O2)と衝突して大量の原子状酸素O*を生成せし
める。原子状酸素O*は、トレンチ28、28、・・・の表層
部に容易に浸入する。よって、面方位に依存することな
く、全ての面方位が概略同じ酸化速度で均一に酸化され
る。そのため、同図の円内に示す如く、トレンチ28、2
8、・・・のコーナ部に均一な膜厚でトンネル絶縁膜15a
が形成できる。なお、上記のプラズマ酸化法について
は、「第48回応用物理学関係連合講演会 講演予稿集
29p-YC-4」や、特開2001-160555号公報に詳しい。
は、酸素(O2)と衝突して大量の原子状酸素O*を生成せし
める。原子状酸素O*は、トレンチ28、28、・・・の表層
部に容易に浸入する。よって、面方位に依存することな
く、全ての面方位が概略同じ酸化速度で均一に酸化され
る。そのため、同図の円内に示す如く、トレンチ28、2
8、・・・のコーナ部に均一な膜厚でトンネル絶縁膜15a
が形成できる。なお、上記のプラズマ酸化法について
は、「第48回応用物理学関係連合講演会 講演予稿集
29p-YC-4」や、特開2001-160555号公報に詳しい。
【０１５８】上記のようにトンネル絶縁膜15aを形成し
た後は、図20(b)の工程が行われる。この工程では、ポ
リシリコン膜34を、上記トンネル絶縁膜15a上とシリコ
ン窒化膜25上とに形成する。ポリシリコン膜34は、in-s
ituでリン(P)が予めドープされている。また、このポリ
シリコン膜34の膜厚は、約50nm程度である。
た後は、図20(b)の工程が行われる。この工程では、ポ
リシリコン膜34を、上記トンネル絶縁膜15a上とシリコ
ン窒化膜25上とに形成する。ポリシリコン膜34は、in-s
ituでリン(P)が予めドープされている。また、このポリ
シリコン膜34の膜厚は、約50nm程度である。
【０１５９】次に、図21(a)に示すように、ポリシリコ
ン膜34を厚み方向に異方的にエッチングする。これによ
り、シリコン窒化膜25上のポリシリコン膜34を除去しつ
つ、トレンチ28、28、・・・の側面上のトンネル絶縁膜
15a上にポリシリコン膜34を残存させる。残存したポリ
シリコン膜34は、フローティングゲートFG1、FG2とな
る。フローティングゲートFG1、FG2を形成後、シリコン
窒化膜25をエッチングして除去する。
ン膜34を厚み方向に異方的にエッチングする。これによ
り、シリコン窒化膜25上のポリシリコン膜34を除去しつ
つ、トレンチ28、28、・・・の側面上のトンネル絶縁膜
15a上にポリシリコン膜34を残存させる。残存したポリ
シリコン膜34は、フローティングゲートFG1、FG2とな
る。フローティングゲートFG1、FG2を形成後、シリコン
窒化膜25をエッチングして除去する。
【０１６０】続いて、図21(b)に示すように、全体にフ
ォトレジスト35を塗布する。塗布後、フォトレジスト35
を露光・現像することにより、開口35aを形成する。こ
の開口35aは、CMOSトランジスタ部上に形成する。この
フォトレジスト35をエッチングマスクとして使用し、CM
OSトランジスタ部上のゲート絶縁膜15cをエッチングす
る。これにより、CMOSトランジスタのｎウエル21とｐウ
エル23の表面が露出する。
ォトレジスト35を塗布する。塗布後、フォトレジスト35
を露光・現像することにより、開口35aを形成する。こ
の開口35aは、CMOSトランジスタ部上に形成する。この
フォトレジスト35をエッチングマスクとして使用し、CM
OSトランジスタ部上のゲート絶縁膜15cをエッチングす
る。これにより、CMOSトランジスタのｎウエル21とｐウ
エル23の表面が露出する。
【０１６１】次いで、図22(a)に示すように、フォトレ
ジスト35を除去後、露出面全体を既述のプラズマ酸化法
により酸化する。これにより、ゲート絶縁膜15c下のシ
リコンが酸化されるから、ゲート絶縁膜15cが厚膜とな
る。同時に、フローティングゲートFG1、FG2の表面も酸
化され、インターポリ絶縁膜15bが形成される。インタ
ーポリ絶縁膜15bの膜厚は、約8nm程度である。
ジスト35を除去後、露出面全体を既述のプラズマ酸化法
により酸化する。これにより、ゲート絶縁膜15c下のシ
リコンが酸化されるから、ゲート絶縁膜15cが厚膜とな
る。同時に、フローティングゲートFG1、FG2の表面も酸
化され、インターポリ絶縁膜15bが形成される。インタ
ーポリ絶縁膜15bの膜厚は、約8nm程度である。
【０１６２】フローティングゲートFG1、FG2は、ポリシ
リコンから成るので、その表面には様々な面方位の結晶
粒が多数形成されている。このように面方位がまちまち
でも、上述のプラズマ酸化法によれば、面方位に依存す
ること無しに、均一にシリコン酸化膜が形成できる。よ
って、インターポリ絶縁膜15bの膜厚が局所的に薄くな
ることが防がれ、薄い部位での絶縁特性が劣化するとい
う不都合が生じない。この利点は、ポリシリコンにリン
(P)がドープされていても得ることができる。
リコンから成るので、その表面には様々な面方位の結晶
粒が多数形成されている。このように面方位がまちまち
でも、上述のプラズマ酸化法によれば、面方位に依存す
ること無しに、均一にシリコン酸化膜が形成できる。よ
って、インターポリ絶縁膜15bの膜厚が局所的に薄くな
ることが防がれ、薄い部位での絶縁特性が劣化するとい
う不都合が生じない。この利点は、ポリシリコンにリン
(P)がドープされていても得ることができる。
【０１６３】続いて、図22(b)に示す構造を作製する。
この構造を得るには、まず、露出面全体にポリシリコン
膜を形成する。このポリシリコン膜は後でコントロール
ゲートCGとなる。ポリシリコン膜は、in-situプロセス
でリン(P)が予めドープされている。次いで、ポリシリ
コン膜上に、WSi膜36を形成する。さらに、WSi膜36上
に、シリコン酸化膜からなるキャップ膜38を形成する。
そして、これらの積層膜をパターニングすることで、図
示の構造が得られる。
この構造を得るには、まず、露出面全体にポリシリコン
膜を形成する。このポリシリコン膜は後でコントロール
ゲートCGとなる。ポリシリコン膜は、in-situプロセス
でリン(P)が予めドープされている。次いで、ポリシリ
コン膜上に、WSi膜36を形成する。さらに、WSi膜36上
に、シリコン酸化膜からなるキャップ膜38を形成する。
そして、これらの積層膜をパターニングすることで、図
示の構造が得られる。
【０１６４】この工程により、ロウ方向に一体化して成
るコントロールゲートCG、CG、・・・が複数形成され
る。同時に、CMOSトランジスタ部上のｐウエル23、ｎウ
エル21上に、ゲート電極41が形成される。ゲート電極41
は、ポリシリコン膜37を主体に構成され、WSi膜36によ
り、その抵抗が下げられている。WSi膜36は、コントロ
ールゲートCG上にも形成されるから、コントロールゲー
トCGの抵抗も下がる。
るコントロールゲートCG、CG、・・・が複数形成され
る。同時に、CMOSトランジスタ部上のｐウエル23、ｎウ
エル21上に、ゲート電極41が形成される。ゲート電極41
は、ポリシリコン膜37を主体に構成され、WSi膜36によ
り、その抵抗が下げられている。WSi膜36は、コントロ
ールゲートCG上にも形成されるから、コントロールゲー
トCGの抵抗も下がる。
【０１６５】次いで、図23(a)に示すように、全体にフ
ォトレジスト39を塗布する。塗布後、フォトレジスト39
を露光・現像することにより、開口39aを形成する。開
口39aを形成する部位は、隣接するコントロールゲートC
G、CG、・・・の間である。
ォトレジスト39を塗布する。塗布後、フォトレジスト39
を露光・現像することにより、開口39aを形成する。開
口39aを形成する部位は、隣接するコントロールゲートC
G、CG、・・・の間である。
【０１６６】続いて、図23(b)に示すように、フォトレ
ジスト39をエッチングマスクとして使用し、コントロー
ルゲートCG、CG、・・・で覆われていない部位のインタ
ーポリ絶縁膜15bをエッチングして除去する。エッチン
グの際、コントロールゲートCG、CG、・・・間のゲート
絶縁膜15cも僅かにエッチングされる。さらに、エッチ
ャントを変えて、コントロールゲートCG、CG、・・・で
覆われていない部位のフローティングゲートFG1、FG2を
エッチングして除去する。この工程により、隣接するコ
ントロールゲートCG、CG、・・・の間に、トンネル絶縁
膜15aが露出する。
ジスト39をエッチングマスクとして使用し、コントロー
ルゲートCG、CG、・・・で覆われていない部位のインタ
ーポリ絶縁膜15bをエッチングして除去する。エッチン
グの際、コントロールゲートCG、CG、・・・間のゲート
絶縁膜15cも僅かにエッチングされる。さらに、エッチ
ャントを変えて、コントロールゲートCG、CG、・・・で
覆われていない部位のフローティングゲートFG1、FG2を
エッチングして除去する。この工程により、隣接するコ
ントロールゲートCG、CG、・・・の間に、トンネル絶縁
膜15aが露出する。
【０１６７】最後に、図24に示すように、素子分離領域
40を形成する。この素子分離領域40を形成すべき部位
は、コントロールゲートCG、CG、・・・で覆われていな
い凸部13aの、側面13bおよび頂面13cである。側面13bお
よび頂面13cは、コントロールゲートCG下でチャネルと
なるが、素子分離領域40によって、隣接するコントロー
ルCG、CG下のチャネルが電気的に分離される。
40を形成する。この素子分離領域40を形成すべき部位
は、コントロールゲートCG、CG、・・・で覆われていな
い凸部13aの、側面13bおよび頂面13cである。側面13bお
よび頂面13cは、コントロールゲートCG下でチャネルと
なるが、素子分離領域40によって、隣接するコントロー
ルCG、CG下のチャネルが電気的に分離される。
【０１６８】素子分離領域40を形成するには、フォトレ
ジスト39をマスクにして、ボロンをイオン注入する。イ
オン注入に際しては、素子分離領域40を凸部13aの側面1
3bに形成すべく、基板12をイオンの入射方向に対して傾
ける。本実施例では、ｐ型シリコン基板12の法線n
１を、イオンの入射方向noに対して約+/-20°傾ける。
イオン注入の条件は次の通りである。 ・イオン種：BF２ ・加速エネルギ：20(KeV) ・ドーズ量：1.0×1013(cm-2) その後、フォトレジスト39を除去することで、図１に示
される半導体メモリ10が完成する。なお、CMOSトランジ
スタ部については、所要部位にソース・ドレイン領域を
形成して完成させる。
ジスト39をマスクにして、ボロンをイオン注入する。イ
オン注入に際しては、素子分離領域40を凸部13aの側面1
3bに形成すべく、基板12をイオンの入射方向に対して傾
ける。本実施例では、ｐ型シリコン基板12の法線n
１を、イオンの入射方向noに対して約+/-20°傾ける。
イオン注入の条件は次の通りである。 ・イオン種：BF２ ・加速エネルギ：20(KeV) ・ドーズ量：1.0×1013(cm-2) その後、フォトレジスト39を除去することで、図１に示
される半導体メモリ10が完成する。なお、CMOSトランジ
スタ部については、所要部位にソース・ドレイン領域を
形成して完成させる。
【０１６９】以上説明したように、本実施例によれば、
従来よりも書込電圧を低くすることができる多値トラン
ジスタとそれを用いた半導体メモリ、および多値トラン
ジスタの駆動方法を提供することができる。
従来よりも書込電圧を低くすることができる多値トラン
ジスタとそれを用いた半導体メモリ、および多値トラン
ジスタの駆動方法を提供することができる。
【０１７０】次に、定電荷書込方式を用いた実施例につ
いて図31, 32により説明する。定電荷書込方式では、ソ
ース・ドレイン領域のいずれか一方に接続されるコンデ
ンサを設け、コンデンサに所定量の電荷が蓄積されるま
で、もしくはコンデンサから所定量の電荷が放出される
まで、ソース・ドレイン領域間に書込み用の電流を流し
て、少なくとも一方のフローティングゲートに電荷をバ
リスティック注入する。
いて図31, 32により説明する。定電荷書込方式では、ソ
ース・ドレイン領域のいずれか一方に接続されるコンデ
ンサを設け、コンデンサに所定量の電荷が蓄積されるま
で、もしくはコンデンサから所定量の電荷が放出される
まで、ソース・ドレイン領域間に書込み用の電流を流し
て、少なくとも一方のフローティングゲートに電荷をバ
リスティック注入する。
【０１７１】図31の実施例は、コンデンサから所定量の
電子が放出される場合である。この実施例では、ビット
線BL1をセルトランジスタTC5のソース側とし、ビット線
BL2をセルトランジスタTC5のドレイン側とし、セルトラ
ンジスタTC5のドレイン側、すなわちビット線BL2側のフ
ローティングゲートFGに電子を蓄積する場合を示す。ビ
ット線BL1にコンデンサ51bを、スイッチ部53bを介して
接続する。ビット線BL2に書込電圧として、たとえば5V
をコラムデコーダ42により印加する。コンデンサ51bの
両端の端子のうち、ビット線BL1に接続されていない方
の端子は接地する。コンデンサ51bは、書込み開始前
に、その両端の端子を接地して空の状態にしておく。な
お、コンデンサ51a, 51b, 51c, 51dは、本実施例ではコ
ラムごとに１個設ける。ただし、コンデンサ51a, 51b,
51c, 51dは、複数コラムに１個の割合で設けてもよい。
電子が放出される場合である。この実施例では、ビット
線BL1をセルトランジスタTC5のソース側とし、ビット線
BL2をセルトランジスタTC5のドレイン側とし、セルトラ
ンジスタTC5のドレイン側、すなわちビット線BL2側のフ
ローティングゲートFGに電子を蓄積する場合を示す。ビ
ット線BL1にコンデンサ51bを、スイッチ部53bを介して
接続する。ビット線BL2に書込電圧として、たとえば5V
をコラムデコーダ42により印加する。コンデンサ51bの
両端の端子のうち、ビット線BL1に接続されていない方
の端子は接地する。コンデンサ51bは、書込み開始前
に、その両端の端子を接地して空の状態にしておく。な
お、コンデンサ51a, 51b, 51c, 51dは、本実施例ではコ
ラムごとに１個設ける。ただし、コンデンサ51a, 51b,
51c, 51dは、複数コラムに１個の割合で設けてもよい。
【０１７２】書込みが始まると、コンデンサ51bからセ
ルトランジスタTC5のソース側を経由してドレイン側へ
と電子が流れる。すなわち書込電流が流れる。この電流
により、セルトランジスタTC5のドレイン側、すなわち
ビット線BL2側のフローティングゲートFGに電子が蓄積
される。コンデンサ51bには、正の電荷が蓄積される。
所定時間が経過すると、コンデンサ51bの両端の電位差
がたとえば1.5V程度となり、ソース・ドレイン間の電位
差が、書込開始時の5Vから約3.5Vへ低下し、電位差が小
さくなり、書込電流は流れなくなる。すなわち、書込み
が終了する。
ルトランジスタTC5のソース側を経由してドレイン側へ
と電子が流れる。すなわち書込電流が流れる。この電流
により、セルトランジスタTC5のドレイン側、すなわち
ビット線BL2側のフローティングゲートFGに電子が蓄積
される。コンデンサ51bには、正の電荷が蓄積される。
所定時間が経過すると、コンデンサ51bの両端の電位差
がたとえば1.5V程度となり、ソース・ドレイン間の電位
差が、書込開始時の5Vから約3.5Vへ低下し、電位差が小
さくなり、書込電流は流れなくなる。すなわち、書込み
が終了する。
【０１７３】次に、本実施例を詳細に説明する。最初に
スイッチ部53bについて、その構成を説明する。なおス
イッチ部53a, 53b, 53c, 53dは同一の構成、機能を有す
る。スイッチ部53bの端子54にはビット線BL1、端子58に
はビット線BL2がそれぞれ接続され、端子56は接地され
ている。端子60にはコンデンサ51ｂが接続されている。
コンデンサ51a, 51b, 51c, 51dは、その一方の端子は端
子60に接続され、他方の端子は接地されている。端子60
は、各スイッチ部53a, 53b, 53c, 53dにそれぞれ接続さ
れているコンデンサ制御信号62a, 62b, 62c, 62dによ
り、端子54, 56,58のいずれかに接続される。
スイッチ部53bについて、その構成を説明する。なおス
イッチ部53a, 53b, 53c, 53dは同一の構成、機能を有す
る。スイッチ部53bの端子54にはビット線BL1、端子58に
はビット線BL2がそれぞれ接続され、端子56は接地され
ている。端子60にはコンデンサ51ｂが接続されている。
コンデンサ51a, 51b, 51c, 51dは、その一方の端子は端
子60に接続され、他方の端子は接地されている。端子60
は、各スイッチ部53a, 53b, 53c, 53dにそれぞれ接続さ
れているコンデンサ制御信号62a, 62b, 62c, 62dによ
り、端子54, 56,58のいずれかに接続される。
【０１７４】コンデンサ制御信号62a, 62b, 62c, 62dの
機能について説明する。コンデンサ制御信号62a, 62b,
62c, 62dは、書込み前は、端子60を端子56に接続する。
この結果、コンデンサ51a, 51b, 51c, 51dの両端の電位
差が0Vとなるため、コンデンサ51a, 51b, 51c, 51dは空
となる。
機能について説明する。コンデンサ制御信号62a, 62b,
62c, 62dは、書込み前は、端子60を端子56に接続する。
この結果、コンデンサ51a, 51b, 51c, 51dの両端の電位
差が0Vとなるため、コンデンサ51a, 51b, 51c, 51dは空
となる。
【０１７５】書込みがたとえばセルトランジスタTC5に
ついて指定され、さらに、セルトランジスタTC5のビッ
ト線BL1をコンデンサ51bに接続することが指定される
と、コンデンサ制御信号62bは、端子60を端子54に接続
し、他のコンデンサ制御信号62a, 62c, 62dは、端子60
を端子56に接続したままにしておく。所定時間が経過し
て書込みが終了すると、コンデンサ制御信号62bは、端
子60を端子56に接続する。
ついて指定され、さらに、セルトランジスタTC5のビッ
ト線BL1をコンデンサ51bに接続することが指定される
と、コンデンサ制御信号62bは、端子60を端子54に接続
し、他のコンデンサ制御信号62a, 62c, 62dは、端子60
を端子56に接続したままにしておく。所定時間が経過し
て書込みが終了すると、コンデンサ制御信号62bは、端
子60を端子56に接続する。
【０１７６】コンデンサ制御信号62a, 62b, 62c, 62d
は、コンデンサ制御部64により生成される。コンデンサ
制御部64は、既述のコラムデコード信号CDCを入力され
て、上記のようなコンデンサ制御信号62a, 62b, 62c, 6
2dを生成する。
は、コンデンサ制御部64により生成される。コンデンサ
制御部64は、既述のコラムデコード信号CDCを入力され
て、上記のようなコンデンサ制御信号62a, 62b, 62c, 6
2dを生成する。
【０１７７】書込み時に、セルトランジスタTC5のソー
ス・ドレイン間を流れる電流およびコンデンサ51bの両
端子間の電圧の時間変化を図32に示す。図32(a)は、ソ
ース・ドレイン間を流れる電流を示し、横軸は、書込み
開始からの時間を示し、t1は、たとえば100nsecであ
る。縦軸は電流である。書込み開始時に電流は最大とな
り、その値は約100nAである。時間の経過とともに電流
は低下する。書込みは、時刻t1よりも早く終了する。
ス・ドレイン間を流れる電流およびコンデンサ51bの両
端子間の電圧の時間変化を図32に示す。図32(a)は、ソ
ース・ドレイン間を流れる電流を示し、横軸は、書込み
開始からの時間を示し、t1は、たとえば100nsecであ
る。縦軸は電流である。書込み開始時に電流は最大とな
り、その値は約100nAである。時間の経過とともに電流
は低下する。書込みは、時刻t1よりも早く終了する。
【０１７８】図32(b)は、コンデンサ51bの両端子間の電
圧の時間変化を示す。横軸は、書込み開始からの時間を
示し、t1は、たとえば100nsecである。縦軸は電圧であ
る。書込み開始時の電圧は0Vである。時間の経過ととも
に端子間の電圧は上昇し、本実施例では1.5V以下の電圧
で安定する。したがって、ドレインに5Vを印加している
ため、ソース・ドレイン間には、3.5V以上の電圧が印加
されることになる。
圧の時間変化を示す。横軸は、書込み開始からの時間を
示し、t1は、たとえば100nsecである。縦軸は電圧であ
る。書込み開始時の電圧は0Vである。時間の経過ととも
に端子間の電圧は上昇し、本実施例では1.5V以下の電圧
で安定する。したがって、ドレインに5Vを印加している
ため、ソース・ドレイン間には、3.5V以上の電圧が印加
されることになる。
【０１７９】トンネル絶縁膜15aのポテンシャル障壁
は、トンネル絶縁膜15aがシリコン酸化膜の場合、3.2V
であり、ソース・ドレイン間電位差3.5Vはポテンシャル
障壁よりも大きい。しかも、3.5V以上の電圧が印加され
る状態が、図32(b)からわかるように、書込みの全期間
を通じて達成されている。ソース・ドレイン間に3.5V以
上の電圧が印加されると、フローティングゲートに効率
よく電子を注入することができ、書込電流の大きさも低
下させることができる。その結果、複数のセルトランジ
スタへの並列同時書込みが可能となり、データの高速書
込みが可能となる。
は、トンネル絶縁膜15aがシリコン酸化膜の場合、3.2V
であり、ソース・ドレイン間電位差3.5Vはポテンシャル
障壁よりも大きい。しかも、3.5V以上の電圧が印加され
る状態が、図32(b)からわかるように、書込みの全期間
を通じて達成されている。ソース・ドレイン間に3.5V以
上の電圧が印加されると、フローティングゲートに効率
よく電子を注入することができ、書込電流の大きさも低
下させることができる。その結果、複数のセルトランジ
スタへの並列同時書込みが可能となり、データの高速書
込みが可能となる。
【０１８０】定電荷書込方式を、ソース・ドレイン間に
定電圧を印加する定電圧印加方式と比べると、定電圧印
加方式は、書込電流の電流値を制御する方式ではないた
め、書込電流が100μA以上となることがある。100μAは
書込電流としては大きく、複数のセルトランジスタへの
並列同時書込みが困難である。
定電圧を印加する定電圧印加方式と比べると、定電圧印
加方式は、書込電流の電流値を制御する方式ではないた
め、書込電流が100μA以上となることがある。100μAは
書込電流としては大きく、複数のセルトランジスタへの
並列同時書込みが困難である。
【０１８１】定電圧印加方式を改良した方式として、ソ
ース・ドレイン間に所定値よりも小さい値の定電流を流
す定電流書込方式も考えられる。しかし定電流書込方式
の場合、100nA程度の定電流を書込み中、流し続けるた
めには、ドレインに印加する電圧を書込時間の経過とと
もに大きくして、書込開始時の印加電圧（たとえば5V）
よりも高くして、たとえば8V程度にする必要がある。8V
程度にしなければならない理由は、書込開始から時間が
経過すると、フローティングゲートに電荷が蓄積される
ため、ソース・ドレイン間の電圧を3.2V以上に維持する
ために（効率よく電荷を注入するために）、ドレインへ
の印加電圧を高くする必要があるからである。
ース・ドレイン間に所定値よりも小さい値の定電流を流
す定電流書込方式も考えられる。しかし定電流書込方式
の場合、100nA程度の定電流を書込み中、流し続けるた
めには、ドレインに印加する電圧を書込時間の経過とと
もに大きくして、書込開始時の印加電圧（たとえば5V）
よりも高くして、たとえば8V程度にする必要がある。8V
程度にしなければならない理由は、書込開始から時間が
経過すると、フローティングゲートに電荷が蓄積される
ため、ソース・ドレイン間の電圧を3.2V以上に維持する
ために（効率よく電荷を注入するために）、ドレインへ
の印加電圧を高くする必要があるからである。
【０１８２】定電荷書込方式では、ドレイン電圧はたと
えば5Vに固定されているにもかかわらず、書込開始初期
は、図32(a), 32(b)に示すように、コンデンサの両端の
電圧は、0Vと低く、書込みの終了頃においてもコンデン
サの両端の電圧は、1.5V程度である。この結果、効率よ
く書込みができる。
えば5Vに固定されているにもかかわらず、書込開始初期
は、図32(a), 32(b)に示すように、コンデンサの両端の
電圧は、0Vと低く、書込みの終了頃においてもコンデン
サの両端の電圧は、1.5V程度である。この結果、効率よ
く書込みができる。
【０１８３】なお、図32では、セルトランジスタTC5の
ビット線BL2側のフローティングゲートFGに電子を蓄積
する場合を説明したが、反対に、セルトランジスタTC5
のビット線BL1側のフローティングゲートFGに電子を蓄
積する場合は、端子60を端子58に接続すればよい。
ビット線BL2側のフローティングゲートFGに電子を蓄積
する場合を説明したが、反対に、セルトランジスタTC5
のビット線BL1側のフローティングゲートFGに電子を蓄
積する場合は、端子60を端子58に接続すればよい。
【０１８４】また、図32では、ドレイン側に正の電圧
(たとえば+5V)を印加したが、ドレイン側を0Vとし、書
込み開始前に、ソース側に接続されるコンデンサに事前
に電子を蓄積して、コンデンサを負電位としておき、書
込み開始とともに、ソース側にコンデンサを接続し、ソ
ース側からドレイン側に電子を放出することとしてもよ
い。この場合も、同様にセルトランジスタTC5のビット
線BL2側のフローティングゲートFGに電子を蓄積するこ
とができる。
(たとえば+5V)を印加したが、ドレイン側を0Vとし、書
込み開始前に、ソース側に接続されるコンデンサに事前
に電子を蓄積して、コンデンサを負電位としておき、書
込み開始とともに、ソース側にコンデンサを接続し、ソ
ース側からドレイン側に電子を放出することとしてもよ
い。この場合も、同様にセルトランジスタTC5のビット
線BL2側のフローティングゲートFGに電子を蓄積するこ
とができる。
【０１８５】さらに、図32では、ソース側にコンデンサ
を接続して、ドレイン側のフローティングゲートに電子
を蓄積することとしたが、ドレイン側にコンデンサを接
続して、ドレイン側のフローティングゲートに電子を蓄
積することも可能である。このためには、書込開始前に
コンデンサに正の電荷を蓄積してから、コンデンサをド
レインに接続し、ソースは接地しておけばよい。この場
合も、ソース側（ビット線BL1）からドレイン側（ビッ
ト線BL2）に電子が流れるため、セルトランジスタTC5の
ドレイン側のフローティングゲートFGに電子が蓄積す
る。
を接続して、ドレイン側のフローティングゲートに電子
を蓄積することとしたが、ドレイン側にコンデンサを接
続して、ドレイン側のフローティングゲートに電子を蓄
積することも可能である。このためには、書込開始前に
コンデンサに正の電荷を蓄積してから、コンデンサをド
レインに接続し、ソースは接地しておけばよい。この場
合も、ソース側（ビット線BL1）からドレイン側（ビッ
ト線BL2）に電子が流れるため、セルトランジスタTC5の
ドレイン側のフローティングゲートFGに電子が蓄積す
る。
【０１８６】以上、本発明を詳細に説明したが、本発明
は上記実施例に限定されない。本発明は、その主旨を逸
脱しない範囲内で、適宜変形することができる。例え
ば、上記実施例では、一導電型としてｐ型を用い、反対
導電型としてｎ型を用いたが、これに代えて、一導電型
としてｎ型を用い、反対導電型としてｐ型を用いても良
い。
は上記実施例に限定されない。本発明は、その主旨を逸
脱しない範囲内で、適宜変形することができる。例え
ば、上記実施例では、一導電型としてｐ型を用い、反対
導電型としてｎ型を用いたが、これに代えて、一導電型
としてｎ型を用い、反対導電型としてｐ型を用いても良
い。
【０１８７】
【発明の効果】以上説明したように、本実施例によれ
ば、書込み時に、ソース・ドレイン領域間に書込み用の
電位差を与えるとともに、コントロールゲートに書込電
圧を印加する。これにより、チャネルが、凸部の両側面
と頂面の各表層に形成される。その結果、頂面を流れる
キャリアは、その進行方向を変える必要なくフローティ
ングゲートに注入されるから、従来よりも書込電圧を低
くすることができる。また、定電荷書込方式によれば、
効率よく、すなわち少ない書込電流で書込みが行なえ
る。
ば、書込み時に、ソース・ドレイン領域間に書込み用の
電位差を与えるとともに、コントロールゲートに書込電
圧を印加する。これにより、チャネルが、凸部の両側面
と頂面の各表層に形成される。その結果、頂面を流れる
キャリアは、その進行方向を変える必要なくフローティ
ングゲートに注入されるから、従来よりも書込電圧を低
くすることができる。また、定電荷書込方式によれば、
効率よく、すなわち少ない書込電流で書込みが行なえ
る。
【０１８８】読出し時は、ソース・ドレイン領域間に読
出し用の電位差を与えるとともに、コントロールゲート
に読出電圧を印加し、第１のドレイン電流Id1を流す。
そして、上記読出し用の電位差を反転させることによ
り、第２のドレイン電流Id2を流す。フローティングゲ
ートの電位は、ソース・ドレイン領域やコントロールゲ
ートとの対向容量により、これらの部材の電位に引き付
けられる。よって、上記ドレイン電流Id1、Id2を所望に
大にしたり小にしたりすることができるから、電流ウイ
ンドウを所望に広げることができる。
出し用の電位差を与えるとともに、コントロールゲート
に読出電圧を印加し、第１のドレイン電流Id1を流す。
そして、上記読出し用の電位差を反転させることによ
り、第２のドレイン電流Id2を流す。フローティングゲ
ートの電位は、ソース・ドレイン領域やコントロールゲ
ートとの対向容量により、これらの部材の電位に引き付
けられる。よって、上記ドレイン電流Id1、Id2を所望に
大にしたり小にしたりすることができるから、電流ウイ
ンドウを所望に広げることができる。
【図１】本発明の実施例に係る半導体メモリの切り欠き
斜視図である。
斜視図である。
【図２】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタの拡大断面図である。
ルトランジスタの拡大断面図である。
【図３】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタの等価回路を模式的に表した図である。
ルトランジスタの等価回路を模式的に表した図である。
【図４】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタへの書込動作について示す断面図であ
る。
ルトランジスタへの書込動作について示す断面図であ
る。
【図５】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタにおいて、凸部の頂面に高抵抗領域を設
けた場合の断面図である。
ルトランジスタにおいて、凸部の頂面に高抵抗領域を設
けた場合の断面図である。
【図６】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタが達成し得る４値状態を示す断面図であ
る。
ルトランジスタが達成し得る４値状態を示す断面図であ
る。
【図７】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタの読出動作について示す断面図である。
ルトランジスタの読出動作について示す断面図である。
【図８】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタにおいて、“(0、1)”状態を読み出す場
合の断面図である。
ルトランジスタにおいて、“(0、1)”状態を読み出す場
合の断面図である。
【図９】フローティングゲートに注入された電子の消去
方法の一例を示す断面図である。
方法の一例を示す断面図である。
【図１０】本発明の実施例に係る半導体メモリが備える
セルトランジスタにおいて、フローティングゲートに注
入された電子の消去方法を示す断面図である。
セルトランジスタにおいて、フローティングゲートに注
入された電子の消去方法を示す断面図である。
【図１１】本発明の実施例に係る半導体メモリが備える
セルトランジスタにおいて、トンネル絶縁膜に繋がる厚
膜の選択酸化膜を設けた場合の断面図である。
セルトランジスタにおいて、トンネル絶縁膜に繋がる厚
膜の選択酸化膜を設けた場合の断面図である。
【図１２】本発明の実施例に係る半導体メモリ全体の回
路構成図である。
路構成図である。
【図１３】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その１）である。
法について示す切り欠き斜視図（その１）である。
【図１４】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その２）である。
法について示す切り欠き斜視図（その２）である。
【図１５】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その３）である。
法について示す切り欠き斜視図（その３）である。
【図１６】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その４）である。
法について示す切り欠き斜視図（その４）である。
【図１７】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その５）である。
法について示す切り欠き斜視図（その５）である。
【図１８】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その６）である。
法について示す切り欠き斜視図（その６）である。
【図１９】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その７）である。
法について示す切り欠き斜視図（その７）である。
【図２０】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その８）である。
法について示す切り欠き斜視図（その８）である。
【図２１】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その９）である。
法について示す切り欠き斜視図（その９）である。
【図２２】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その10）である。
法について示す切り欠き斜視図（その10）である。
【図２３】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その11）である。
法について示す切り欠き斜視図（その11）である。
【図２４】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その12）である。
法について示す切り欠き斜視図（その12）である。
【図２５】本発明の実施例において、ソース・ドレイン
領域を凸部から後退させた場合の断面図である。
領域を凸部から後退させた場合の断面図である。
【図２６】従来例に係る多値セルトランジスタの断面図
である。
である。
【図２７】従来例に係る多値セルトランジスタへの書込
動作を示すための断面図である。
動作を示すための断面図である。
【図２８】従来例に係る多値セルトランジスタが達成し
得る４値状態の断面図である。
得る４値状態の断面図である。
【図２９】従来例に係る多値セルトランジスタがバンド
間トンネル耐性に乏しいことを説明するための断面図で
ある。
間トンネル耐性に乏しいことを説明するための断面図で
ある。
【図３０】従来例に係る多値セルトランジスタの消去方
法の問題点について説明する断面図である。
法の問題点について説明する断面図である。
【図３１】本発明の他の実施例に係る半導体メモリへの
書込方法について示す回路図である。
書込方法について示す回路図である。
【図３２】図31の実施例における書込時の電流、電圧に
ついて示す説明図である。
ついて示す説明図である。
【図３３】本発明の実施例に係る半導体メモリが備える
セルトランジスタにおいて、凸部の基端部のボロン濃度
を高くした場合の断面図である。
セルトランジスタにおいて、凸部の基端部のボロン濃度
を高くした場合の断面図である。
【図３４】本発明の実施例に係る半導体メモリの製造方
法において、ｐウエルの表面からの深さと、その深さで
のボロン濃度との関係を示すグラフである。
法において、ｐウエルの表面からの深さと、その深さで
のボロン濃度との関係を示すグラフである。
１、TC セルトランジスタ
２、12 ｐ型シリコン基板
３、８、BL1〜BL4 ソース・ドレイン領域
４、６、26、29 シリコン酸化膜
５、25、27、30 シリコン窒化膜
７、CG コントロールゲート
12a ｐ型エピタキシャル層
12b p＋基板
13 ｐウエル
13a 凸部
13b 凸部の側面
13c 凸部の頂面
13d 反転層
13e 高抵抗領域
15a トンネル絶縁膜
15b インターポリ絶縁膜
15c ゲート絶縁膜
17 ｎ型領域
18 シリコン熱酸化膜
20、24、35、39、45 フォトレジスト
21 ｎウエル
23 ｐウエル
28 トレンチ
30a 長穴
31 犠牲シリコン酸化膜
32 リセス
33 n＋領域
34 選択酸化膜
36 WSi膜
37 ポリシリコン膜
38 キャップ膜
40 素子分離領域
41 ゲート電極
42 コラムデコーダ
43 ロウデコーダ
44 メモリセルアレイ
FG1、FG2 フローティングゲート
WL1〜WL4 ワード線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5B025 AB03 AD04 AF04
5F083 EP02 EP09 EP18 EP27 EP48
ER02 ER09 ER15 ER17 ER21
ER30 GA19 HA07 JA04 JA35
JA39 KA08 LA04 LA05 PR09
PR12 PR29 PR37 PR43 PR53
ZA04 ZA07 ZA21
5F101 BA12 BA16 BA45 BB02 BC01
BC11 BC13 BD10 BD24 BD36
BD37 BE02 BE05 BE07 BF03
BF05 BH03 BH09 BH11 BH21
Claims (14)
- 【請求項１】 対向する一対の側面を有する凸部が設け
られた一導電型半導体基板と、 前記凸部の頂面上に形成された第１の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対
の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第
２の絶縁膜と、 前記凸部の各側面側に設けられ、前記第２の絶縁膜を介
して前記側面とソース・ドレイン領域とに対向する一対
のフローティングゲートと、 前記各フローティングゲート上に形成された第３の絶縁
膜と、 前記第３の絶縁膜を介して前記各フローティングゲート
と対向し、かつ前記第１の絶縁膜を介して前記凸部の頂
面と対向するコントロールゲートとを備え、 前記ソース・ドレイン領域間に書込み用の電位差を与え
るとともに、前記コントロールゲートに書込電圧を印加
することにより、チャネル領域が前記凸部の両側面と頂
面の各表層に形成され、これにより少なくとも一方の前
記フローティングゲートに電荷がバリスティック注入さ
れることを特徴とするトランジスタ。 - 【請求項２】 対向する一対の側面を有する凸部が設け
られた一導電型半導体基板と、 前記凸部の頂面上に形成された第１の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対
の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第
２の絶縁膜と、 前記凸部の各側面側に設けられ、前記第２の絶縁膜を介
して前記側面とソース・ドレイン領域とに対向する一対
のフローティングゲートと、 前記各フローティングゲート上に形成された第３の絶縁
膜と、 前記第３の絶縁膜を介して前記各フローティングゲート
と対向し、かつ前記第１の絶縁膜を介して前記凸部の頂
面と対向するコントロールゲートと、 前記ソース・ドレイン領域のいずれか一方に接続される
コンデンサとを備え、 前記コンデンサに所定量の電荷が蓄積されるまで、もし
くは該コンデンサから所定量の電荷が放出されるまで、
前記ソース・ドレイン領域間に書込み用の電流が流れ
て、少なくとも一方の前記フローティングゲートに電荷
がバリスティック注入されることを特徴とするトランジ
スタ。 - 【請求項３】 請求項１または２に記載のトランジスタ
において、前記ソース・ドレイン領域を直線的に結ぶ前
記凸部の基端部の一導電型不純物濃度は、該基端部を除
く凸部の一導電型不純物濃度よりも高濃度であることを
特徴とするトランジスタ。 - 【請求項４】 請求項１から３までのいずれかに記載の
トランジスタにおいて、前記ソース・ドレイン領域間を
流れる電荷は電子であり、該電子が得るエネルギは、前
記第２の絶縁膜のポテンシャル障壁より大きく、該電子
はバリスティック注入されることを特徴とするトランジ
スタ。 - 【請求項５】 請求項１から４までのいずれかに記載の
トランジスタにおいて、前記第２の絶縁膜を介して前記
フローティングゲートが前記凸部の側面ならびに前記ソ
ース・ドレイン領域と対向して形成する第２の静電容量
は、前記第１の絶縁膜を介して前記コントロールゲート
が前記凸部の頂面と対向して形成する第１の静電容量よ
り大きいことを特徴とするトランジスタ。 - 【請求項６】 請求項１から５までのいずれかに記載の
トランジスタにおいて、前記フローティングゲートは、
前記第２の絶縁膜を介して前記凸部の側面ならびに前記
ソース・ドレイン領域と対向して形成した第２の静電容
量と、前記第３の絶縁膜を介して前記コントロールゲー
トと対向して形成した第３の静電容量とによって容量結
合しており、前記第２の静電容量は大きく形成されてい
ることを特徴とするトランジスタ。 - 【請求項７】 請求項１から６までのいずれかに記載の
トランジスタにおいて、前記凸部の側面に、前記ソース
・ドレイン領域と接する反対導電型領域を設けたことを
特徴とするトランジスタ。 - 【請求項８】 請求項１から７までのいずれかに記載の
トランジスタにおいて、前記フローティングゲートの一
部は、前記一導電型半導体基板の凸部の頂面より上方に
突出していることを特徴とするトランジスタ。 - 【請求項９】 請求項１から８までのいずれかに記載の
トランジスタにおいて、前記フローティングゲートの形
状は、前記一導電型半導体基板の凸部の頂面を覆わない
ものであることを特徴とするトランジスタ。 - 【請求項１０】 請求項１から９までのいずれかに記載
の前記トランジスタをコラム方向およびロウ方向に複数
配列してなる半導体メモリ。 - 【請求項１１】 請求項10に記載の半導体メモリにおい
て、前記コラム方向に隣接するセルトランジスタの前記
ソース・ドレイン領域が共通であり、ロウ方向に隣接す
る前記セルトランジスタ同士が、前記コントロールゲー
トを共有し、かつ、前記セルトランジスタ間の前記ソー
ス・ドレイン領域を共有していることを特徴とする半導
体メモリ。 - 【請求項１２】 対向する一対の側面を有する凸部が設
けられた一導電型半導体基板と、 前記凸部の頂面上に形成された第１の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対
の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第
２の絶縁膜と、 前記凸部の各側面側に設けられ、前記第２の絶縁膜を介
して、前記側面とソース・ドレイン領域とに対向する一
対のフローティングゲートと、 前記各フローティングゲート上に形成された第３の絶縁
膜と、 前記第３の絶縁膜を介して前記各フローティングゲート
と対向し、かつ前記第１の絶縁膜を介して前記凸部の頂
面と対向するコントロールゲートとを備えたトランジス
タの駆動方法であって、 前記ソース・ドレイン領域間に書込み用の電位差を与え
るステップと、前記コントロールゲートに書込電圧を印
加するステップとを含み、チャネル領域を前記凸部の両
側面と、頂面の各表層に形成し、これにより少なくとも
一方の前記フローティングゲートに電荷をバリスティッ
ク注入して、当該フローティングゲートに書き込むこと
を特徴とするトランジスタの駆動方法。 - 【請求項１３】 請求項12に記載のトランジスタの駆動
方法において、前記ソース・ドレイン領域を直線的に結
ぶ前記凸部の基端部の一導電型不純物濃度は、該基端部
を除く凸部の一導電型不純物濃度よりも高濃度であるこ
とを特徴とするトランジスタの駆動方法。 - 【請求項１４】 請求項12または13に記載のトランジス
タの駆動方法において、 前記ソース・ドレイン領域間に読出し用の電位差を与え
るとともに、前記コントロールゲートに読出電圧を印加
することにより第１のドレイン電流を流し、 前記読出し用の電位差を反転させるとともに、前記コン
トロールゲートに前記読出電圧を印加することにより第
２のドレイン電流を流し、 前記第１のドレイン電流と前記第２のドレイン電流の各
電流値に基づいて、前記フローティングゲート中の蓄積
電荷を識別する読出ステップを含むことを特徴とするト
ランジスタの駆動方法。
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