JP3283872B1 - 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 - Google Patents

Abstract

【要約】 【課題】 一素子当たりの多値化を図ることが可能な、
素子構造上、製造方法上さらに改良された半導体記憶装
置の製造方法を提供する。 【解決手段】 相互に間隔を置いて行方向に並行して延
びる複数の帯状のコントロールゲート３０ａ、３０ｂ、
・・を形成した後に、隣り合うコントロールゲート３０
ａ、３０ｂ、・・の間の領域の半導体層２４ｓ上面及び
半導体基体２１上に選択酸化法を用いて耐エッチング性
マスクとなる絶縁膜３４を形成し、その後、絶縁膜３４
をマスクとしてフローティングゲート２７ａ、２７ｂを
形成するためにコントロールゲート３０ａ、３０ｂ、・
・の間の領域の不要な第１及び第２の導電性側壁を除去
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
その製造方法及び半導体記憶装置の駆動方法に関し、よ
り詳しくは、電気的に書き込み可能な２ビットメモリ、
その製造方法及びその駆動方法に関する。

【０００２】

【従来の技術】フラッシュメモリにおいては、低コスト
化のため、一素子当たりの多値化を図る技術が注目さ
れ、米国特許（USP6,011,725、USP5,949,711）に一素子
当たりの多値化を図ることが可能な不揮発性メモリの構
造が開示されている。この構造によれば４値状態、即ち
２ビットを安定的に得ることができると期待される。

【０００３】

【発明が解決しようとする課題】ところで、本件出願人
も、特願平２０００−３４２６１６号において、上記米
国特許と異なる構造を提案した。その米国特許に比べ
て、微細化が可能であり、またフローティングゲートと
凸状のシリコン層及びｎ型領域（ソース領域及びドレイ
ン領域）との間の静電容量値を増やして、コントロール
ゲートへの印加電圧をコントロールゲートとフローティ
ングゲートの間の絶縁膜と、フローティングゲートとシ
リコン層及びｎ型領域との間の絶縁膜に適度に分割する
ことが可能である。

【０００４】その特徴は、半導体基板表面に複数の半導
体記憶素子を行と列に配置し、列方向に並ぶ凸状の複数
の半導体層を挟んで両側の半導体基体の表層に列方向に
一連なりとなっている帯状の反対導電型領域を配置し、
一方の反対導電型領域端部から半導体層の一方の側面、
上面及び他方の側面を経て他方の反対導電型領域の端部
に至る領域にチャネル領域を形成するようにしたことで
ある。素子間分離は、隣り合う記憶素子間で半導体層及
びフローティングゲートを分断することにより行なって
いる。

【０００５】上記構造を作成するため、列方向に延びる
帯状の半導体層を形成し、さらに半導体層の側壁にフロ
ーティングゲートとなるポリシリコン膜を形成する。そ
の後、レジストマスクに基づいて行方向に相互に並行し
て延びる複数の帯状のコントロールゲートを形成した
後、同じレジストマスクに基づいて隣り合うコントロー
ルゲートの間の部分の半導体層及び半導体層側壁のポリ
シリコン膜を除去することにより、隣り合う半導体記憶
素子の間を分離している。

【０００６】提案した素子構造及び製造方法は有意なも
のと考えられるが、素子構造上、製造方法上なお改良す
る余地がある。本発明は、上記従来技術の問題点に鑑み
て創作されたものであり、一素子当たりの多値化を図る
ことが可能な、素子構造上、製造方法上さらに改良され
た半導体記憶装置、その製造方法及び半導体記憶装置の
駆動方法を提供するものである。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体記憶装置に係り、半
導体基板に複数の半導体記憶素子が行と列に配置された
半導体記憶装置であって、一導電型の半導体基板上に突
出した複数の一導電型の帯状半導体層が相互に間隔を置
いて前記列方向に並行して形成された前記半導体基板
と、各々の前記帯状半導体層間の半導体基板表層に前記
列方向に延びるように形成された複数の帯状反対導電型
領域と、前記帯状半導体層に交差して前記行方向に延び
るように相互に間隔を置いて並行する複数の行方向帯状
領域に選択的に形成され、前記帯状半導体層の一方の側
面側の前記反対導電型領域上から前記帯状半導体層の一
方の側面にかけて絶縁膜を介して形成され、これにより
一つの前記帯状半導体層について前記列方向に前記複数
の行方向帯状領域に対応して間隔を置いて複数設けられ
た第１のフローティングゲートと、前記複数の行方向帯
状領域に選択的に形成され、前記帯状半導体層の他方の
側面側の前記反対導電型領域上から前記帯状半導体層の
他方の側面にかけて絶縁膜を介して形成され、これによ
り一つの前記帯状半導体層について前記列方向に前記複
数の行方向帯状領域に対応して間隔を置いて複数設けら
れた第２のフローティングゲートと、絶縁膜を介して前
記第１及び第２のフローティングゲート上を通り、各前
記行方向帯状領域に形成された、相互に間隔を置いて並
行する複数の帯状コントロールゲートとを有することを
特徴とし、請求項２記載の発明は、請求項１記載の半導
体記憶装置に係り、前記帯状半導体層の一方の側面側の
反対導電型領域がソース領域又はドレイン領域となり、
かつ前記帯状半導体層の他方の側面側の反対導電型領域
がドレイン領域又はソース領域となり、前記コントロー
ルゲート下であって、前記帯状半導体層の一方の側面側
の反対導電型領域の端部から前記帯状半導体層の一方の
側面、上面及び他方の側面を経て前記帯状半導体層の他
方の側面側の反対導電型領域の端部に至る領域がチャネ
ル領域となり、前記第１及び第２のフローティングゲー
トが高エネルギキャリアの電荷蓄積部となり、前記第１
及び第２のフローティングゲートで一素子当たり２ビッ
トを形成し、前記第１のフローティングゲートへの電荷
蓄積の有無と、前記第２のフローティングゲートへの電
荷蓄積の有無との組み合わせにより、４値状態を形成し
得ることを特徴とし、請求項３記載の発明は、請求項１
又は２記載の半導体記憶装置に係り、隣り合う前記行方
向帯状領域間の帯状半導体層の一導電型不純物濃度は前
記行方向帯状領域と重なる帯状半導体層の一導電型不純
物濃度よりも高くなっていることを特徴とし、請求項４
記載の発明は、半導体記憶装置の製造方法に係り、半導
体基板に複数の半導体記憶素子が行と列に配置された半
導体記憶装置の製造方法であって、（ｉ）一導電型の半
導体基板上に突出した複数の一導電型の帯状半導体層が
相互に間隔を置いて前記列方向に並行して形成された前
記半導体基板と、各々の前記帯状半導体層間の半導体基
板表層に前記列方向に延びるように形成された複数の帯
状反対導電型領域と、前記帯状半導体層の一方の側面側
の前記反対導電型領域上から前記帯状半導体層の一方の
側面にかけて絶縁膜を介して形成された前記列方向に一
連なりの第１の導電性側壁と、前記帯状半導体層の他方
の側面側の前記反対導電型領域上から前記帯状半導体層
の他方の側面にかけて絶縁膜を介して形成された前記列
方向に一連なりの第２の導電性側壁と、前記第１及び第
２の導電性側壁上の絶縁膜とを形成する工程と、（ii）
全面に導電膜を形成する工程と、（iii）相互に間隔を
置いて前記行方向に並行し、前記帯状半導体層に交差す
るように複数の帯状の耐エッチング性マスクを形成する
工程と、（iv）前記耐エッチング性マスクに基づいて導
電膜をエッチングして前記第１の導電性側壁上から前記
帯状半導体層上面を経て前記第２の導電性側壁上を通
り、相互に間隔を置いて前記行方向に並行する複数の帯
状のコントロールゲートを形成する工程と、（ｖ）隣り
合う前記帯状のコントロールゲートの間に露出する絶縁
膜を除去して前記第１及び第２の導電性側壁の表面及び
前記半導体基板の表面を露出させる工程と、（vi）前記
隣り合うコントロールゲートの間に露出する前記第１の
導電性側壁及び前記第２の導電性側壁の表面を耐酸化性
膜で覆う工程と、（vii）前記耐酸化性膜をマスクとし
て用いた選択酸化により、前記隣り合うコントロールゲ
ートの間に露出する前記半導体基板の表面に絶縁膜を形
成するとともに、前記耐酸化性膜の下の半導体基板の表
面にも絶縁膜を形成する工程と、（viii）前記耐酸化性
膜を選択的に除去する工程と、（ix）前記選択酸化によ
り形成した絶縁膜をマスクとして、前記耐酸化性膜を除
去した後の前記隣り合うコントロールゲートの間に露出
する前記第１の導電性側壁及び前記第２の導電性側壁を
除去する工程とを有することを特徴とし、請求項５記載
の発明は、請求項４記載の半導体記憶装置の製造方法に
係り、前記耐エッチング性マスクは、レジストマスク単
体、シリコン酸化膜単体からなるマスク、又はシリコン
酸化膜と該シリコン酸化膜上のレジストマスクとからな
るマスクのうち少なくとも何れかであることを特徴と
し、請求項６記載の発明は、請求項５記載の半導体記憶
装置の製造方法に係り、前記耐エッチング性マスクは、
前記シリコン酸化膜と該シリコン酸化膜上のレジストマ
スクとからなるマスクであり、前記（vi）の工程の前
に、前記耐エッチング性マスクのうち前記シリコン酸化
膜だけを残し、前記（viii）の工程、及び前記（ix）の
工程において、前記シリコン酸化膜をマスクとして用い
ることを特徴とし、請求項７記載の発明は、請求項４乃
至６の何れか一に記載の半導体記憶装置の製造方法に係
り、請求項４の（vi）の工程である前記隣り合うコント
ロールゲートの間に露出する前記第１の導電性側壁及び
前記第２の導電性側壁の表面を耐酸化性膜で覆う工程
は、前記耐酸化性膜を全面に形成した後に、前記耐酸化
性膜を異方性エッチングして、前記隣り合うコントロー
ルゲートの間の前記第１の導電性側壁及び前記第２の導
電性側壁の表面を耐酸化性膜で覆う工程であることを特
徴とし、請求項８記載の発明は、請求項４乃至７の何れ
か一に記載の半導体記憶装置の製造方法に係り、請求項
４の（vii）の工程の前記耐酸化性膜の下の半導体基板
の表面にも絶縁膜を形成する方法は、前記選択酸化の時
に前記耐酸化性膜とその下の半導体基板との間を酸化種
が横方向に拡散して、前記耐酸化性膜の下の半導体基板
表面を酸化させることを利用したことを特徴とし、請求
項９記載の発明は、請求項４乃至８の何れか一に記載の
半導体記憶装置の製造方法に係り、請求項４の（iv）の
工程の前記複数の帯状のコントロールゲートを形成する
工程の後に、前記隣り合うコントロールゲートの間の帯
状半導体層に一導電型不純物を導入して、前記隣り合う
コントロールゲートの間の帯状半導体層に該コントロー
ルゲート下の帯状半導体層の一導電型不純物濃度よりも
高い一導電型高濃度不純物層を介在させる工程を有する
ことを特徴とする。請求項１０記載の発明は、半導体記
憶装置の駆動方法に係り、請求項１乃至３の何れか一に
記載の半導体記憶装置を駆動する半導体記憶装置の駆動
方法であって、前記一方の反対導電型領域と前記半導体
基板との間、及び前記コントロールゲートと前記半導体
基板との間に電圧を印加することにより、前記半導体基
板にキャリアを発生させ、該発生したキャリアを前記第
１のフローティングゲートと前記帯状半導体層及び該帯
状半導体層両側の半導体基板との間に挟まれた絶縁膜を
介して前記第１のフローティングゲートに注入し、蓄積
して、前記チャネル領域の閾値を制御することを特徴と
し、請求項１１記載の発明は、請求項１０記載の半導体
記憶装置の駆動方法に係り、前記半導体基板に発生した
キャリアは、前記一方の反対導電型領域と前記半導体基
板との間のｐｎ接合から広がる空乏層中でアバランシェ
ブレークダウンを起こさせることにより発生したキャリ
アであることを特徴とし、請求項１２記載の発明は、請
求項１０又は１１記載の半導体記憶装置の駆動方法に係
り、前記第１のフローティングゲートと前記帯状半導体
層及び該帯状半導体層の両側の半導体基板との間に挟ま
れた絶縁膜を介して前記半導体基板に発生したキャリア
を第１のフローティングゲートに注入し、蓄積して、閾
値を制御した後、前記一方の反対導電型領域をソース領
域とし、前記他方の反対導電型領域をドレイン領域とし
て、前記半導体記憶装置を駆動することを特徴とし、請
求項１３記載の発明は、半導体記憶装置の駆動方法に係
り、請求項１乃至３の何れか一に記載の半導体記憶装置
を駆動する半導体記憶装置の駆動方法であって、前記他
方の反対導電型領域と前記半導体基板との間、及び前記
コントロールゲートと前記半導体基板との間に電圧を印
加することにより前記半導体基板にキャリアを発生さ
せ、該発生したキャリアを、前記第２のフローティング
ゲートと前記帯状半導体層及び該帯状半導体層の両側の
半導体基板との間に挟まれた絶縁膜を介して前記第２の
フローティングゲートに注入し、蓄積して、前記チャネ
ル領域の閾値を制御することを特徴とし、請求項１４記
載の発明は、請求項１３記載の半導体記憶装置の駆動方
法に係り、前記半導体基板に発生したキャリアは、前記
他方の反対導電型領域と前記半導体基板との間のｐｎ接
合から広がる空乏層中でアバランシェブレークダウンを
起こさせることにより発生するキャリアであることを特
徴とし、請求項１５記載の発明は、請求項１３又は１４
記載の半導体記憶装置の駆動方法に係り、前記第２のフ
ローティングゲートと前記帯状半導体層及び該帯状半導
体層の両側の半導体基板との間に挟まれた絶縁膜を介し
て前記半導体基板に発生したキャリアを第２のフローテ
ィングゲートに注入し、蓄積して、閾値を制御した後、
前記一方の反対導電型領域をドレイン領域とし、前記他
方の反対導電型領域をソース領域として、前記半導体記
憶装置を駆動することを特徴とし、請求項１６記載の発
明は、半導体記憶装置の駆動方法に係り、請求項１乃至
３の何れか一に記載の半導体記憶装置を駆動する半導体
記憶装置の駆動方法であって、前記コントロールゲー
ト、一方の反対導電型領域にプログラム電圧を印加して
前記第１のフローティングゲートにキャリアを注入し、
蓄積した状態を第１ビットの第１のバイナリ値とし、前
記第１のフローティングゲートにキャリアを蓄積しない
状態を第１ビットの第２のバイナリ値として、前記第１
のバイナリ値又は第２のバイナリ値のうち何れか一から
なる前記第１ビットを設定し、前記コントロールゲー
ト、他方の反対導電型領域にプログラム電圧を印加して
前記第２のフローティングゲートにキャリアを注入し、
蓄積した状態を第２ビットの第３のバイナリ値とし、前
記第２のフローティングゲートにキャリアを蓄積しない
状態を第２ビットの第４のバイナリ値として、前記第３
のバイナリ値又は第４のバイナリ値のうち何れか一から
なる前記第２ビットを設定することを特徴とし、請求項
１７記載の発明は、請求項１６記載の半導体記憶装置の
駆動方法に係り、前記第１ビット及び第２ビットを設定
した後に、前記コントロールゲート、他方の反対導電型
領域に読み出し電圧を印加して前記一方の反対導電型領
域と前記他方の反対導電型領域に流れる電流を検出する
ことにより、第１の電流値に対応する前記第１のバイナ
リ値、又は前記第１の電流値よりも大きい第２の電流値
に対応する前記第２のバイナリ値のうち何れか一からな
る第１ビットを読み取り、前記コントロールゲート、一
方の反対導電型領域に読み出し電圧を印加して前記一方
の反対導電型領域と前記他方の反対導電型領域との間に
流れる電流を検出することにより、第３の電流値に対応
する前記第３のバイナリ値、又は前記第３の電流値より
も大きい第４の電流値に対応する前記第４のバイナリ値
のうち何れか一からなる第２ビットを読み取ることを特
徴とし、請求項１８記載の発明は、請求項１７記載の半
導体記憶装置の駆動方法に係り、前記第１ビット及び第
２ビットを読み取った後に、前記コントロールゲートに
対して、両方の前記反対導電型領域又は前記半導体基板
の少なくとも何れか一に消去電圧を印加して前記第１又
は第２のフローティングゲートの少なくとも何れか一に
蓄積された電荷を前記２つの反対導電型領域又は前記半
導体基板の少なくとも何れか一に排出し、記憶情報を消
去することを特徴としている。

【０００８】以下に、上記構成に基づく、この発明の作
用、効果を説明する。この発明の半導体記憶装置におい
ては、半導体基板表面に突出した帯状半導体層が間隔を
置いて列方向に並行して複数設けられ、帯状半導体層と
交差し、相互に間隔を置いて行方向に並行する複数の行
方向帯状領域であって、帯状半導体層の両側面に第１及
び第２のフローティングゲートが設けられている。これ
により、第１及び第２のフローティングゲートが、一つ
の帯状半導体層について列方向に複数の行方向帯状領域
に対応して間隔を置いて複数設けられている。さらに、
第１及び第２のフローティングゲート上にコントロール
ゲートが設けられている。このようにして、行方向に並
ぶ複数の帯状コントロールゲートと列方向に並ぶ複数の
帯状半導体層との交差領域に半導体記憶素子が配置され
るようにしている。このような構成では、一つの列方向
に延びる帯状半導体層には、半導体記憶素子が形成され
た動作層と素子分離層とが交互に配置されることにな
る。

【０００９】言い換えれば、一つの列方向に並ぶ隣り合
う記憶素子の間の半導体層は素子分離層として残しつ
つ、一つの列方向に並ぶ隣接する記憶素子間でフローテ
ィングゲート及びコントロールゲートを分断すること
で、個々の記憶素子を分離している。フローティングゲ
ート及びコントロールゲートを分断することで素子分離
を行っているため、隣り合う動作層の間が同じ動作層と
半導体層により繋がっていても、相互に隣り合う記憶素
子間で相互干渉が生じない。これにより、記憶素子は独
立のトランジスタとして動作する。この場合、素子間分
離をより確実に行うためには、好ましくは、素子分離層
の一導電型不純物濃度を動作層の一導電型不純物濃度よ
りも高くするとよい。

【００１０】ところで、本件出願人が提案した特願平２
０００−３４２６１６号においては、フローティングゲ
ートを形成するために半導体層側面のポリシリコン膜を
除去する際に、相互に隣り合うコントロールゲートの間
の領域の半導体層や半導体基体もエッチングされてしま
う。このため、表面の凹凸が増えてその上に膜を形成す
るときなど、所謂膜切れ等が生じる虞や、半導体基体に
欠陥等が導入される虞などがあり、好ましくない。

【００１１】この発明の半導体記憶装置の製造方法にお
いては、相互に間隔を置いて行方向に並行して延びる複
数の帯状のコントロールゲートを形成した後に、選択酸
化法を用いて隣り合うコントロールゲートの間の領域の
半導体層上面及び半導体基体上に耐エッチング性マスク
となる絶縁膜を形成し、その後、フローティングゲート
を形成するためにその選択酸化法による絶縁膜をマスク
として、隣り合うコントロールゲートの間の領域の不要
な第１及び第２の導電性側壁を除去している。

【００１２】従って、隣り合うコントロールゲートの間
の領域の半導体層や半導体基体はエッチングされずに済
む。また、コントロールゲートを形成した後に、隣り合
うコントロールゲートの間の半導体層に、コントロール
ゲート下のチャネル領域が形成される半導体層の不純物
濃度よりも高濃度の一導電型不純物を導入して、隣り合
う記憶素子の間に一導電型高濃度不純物層を形成するこ
とにより、この層により素子間分離をより確実に行なう
ことができる。上記構造の半導体記憶装置においては、
図１０（ａ）、（ｂ）及び図１１（ａ）、（ｂ）に示す
ように、第１のフローティングゲート２７ａへの電荷蓄
積の有無と、第２のフローティングゲート２７ｂへの電
荷蓄積の有無とで合わせて４つのバイナリ値を設定する
ことにより一素子当たり２ビットを形成することが可能
である。その駆動方法においては、情報の書き込み、記
憶情報の読み出し及び書き込まれた記憶情報の消去とい
う一連の動作を行なわせることができる。情報の書き込
みは、例えば、２つの反対導電型領域のうち少なくとも
何れか一に電圧を印加して反対導電型領域から広がる空
乏層中でアバランシェブレークダウンを起こさせ、これ
により高エネルギキャリアを発生させてフローティング
ゲートに電荷を注入し、蓄積することにより行なう。ま
た、２ビットの読み出しは以下の方法により行なうこと
ができる。即ち、第１のフローティングゲート２７ａ、
又は第２のフローティングゲート２７ｂへの電荷蓄積に
より、当該フローティングゲート２７ａ、又は２７ｂに
隣接するチャネル領域のポテンシャルを変化させること
ができる。特に、電荷が蓄積されたフローティングゲー
ト２７ａ又は２７ｂ側の反対導電型領域２３ａ又は２３
ｂをソース領域とする場合、蓄積電荷はチャネルが閉じ
るような電界を生じさせるため、トランジスタを流れる
電流が小さくなる。逆に、当該フローティングゲート２
７ａ又は２７ｂ側の反対導電型領域２３ａ又は２３ｂを
ドレイン領域とする場合、チャネルが閉じるような電界
を生じさせることとなるのは変わらないが、ソース領域
と比べてドレイン領域にはコントロールゲート３０ａと
同程度の大きい電圧が印加されて、蓄積電荷による電界
が相殺された上にさらにそれ以上の電圧がコントロール
ゲート３０ａにかかるため、チャネルポテンシャルに与
える影響は少なくなり、トランジスタを流れる電流が大
きくなる。また、フローティングゲート２７ａ又は２７
ｂへの電荷蓄積が行なわれていない場合には、フローテ
ィングゲート２７ａ又は２７ｂの電位はコントロールゲ
ート３０ａに印加されたゲート電圧により近くなる。こ
のため、チャネルは開かれた状態が維持され、両方向と
もに電流値が大きくなる。このように、ソース領域とド
レイン領域とを入れ換えて電流を検出するような上記方
法でトランジスタに流れる電流の値を検出することによ
り、４つのバイナリ値を読み出すことが可能である。さ
らに、記憶情報の消去に際しては、フローティングゲー
トとソース領域又はドレイン領域となる反対導電型領域
との重なり領域が大きいため、フローティングゲートに
蓄積された電荷を反対導電型領域に排出することが容易
である。即ち、基板と独立して選択された一素子のソー
ス／ドレイン単位で記憶情報が消去できるので、チップ
消去だけでなく一素子単位（ブロック単位）での消去が
可能になる。

【００１３】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１は、本発明の第１の実施の形態に係る半導体記憶装
置の構造について示す平面図である。図２（ａ）は同じ
く図１の部分平面図であり、図２（ｂ）は、図２（ａ）
のＩ−Ｉa−Ｉb−Ｉ線に沿う断面を示す。また、図３
（ａ）は同じく図１の部分平面図であり、図３（ｂ）は
図３（ａ）のII−II線に沿う断面を示す。

【００１４】その半導体記憶装置では、図１、図２
（ａ）及び図３（ａ）に示すように、ｐ型のシリコン基
体（一導電型の半導体基体）２１上に複数の帯状のｐ型
のシリコン層（一導電型の半導体層）２４ａ、２４ｂ、
・・が列方向に相互に間隔を置いて並行して配置されて
いる。上記半導体記憶装置の断面構成においては、図２
（ｂ）に示すように、シリコン基体２１の表面に断面が
直方体形状のシリコン層２４ａ、２４ｂ、・・が突出し
ているような基板構造を有する。

【００１５】このシリコン層２４ａ、２４ｂ、・・を挟
んでシリコン基体２１の表層にそれぞれ第１のｎ型領域
（第１の反対導電型領域）２３ａ、第２のｎ型領域（第
２の反対導電型領域）２３ｂ及び第３のｎ型領域（第３
の反対導電型領域）２３ｃが形成されている。ｎ型領域
２３ａ、２３ｂ及び２３ｃは、それぞれ帯状を有し、第
１のｎ型領域２３ａ及び第２のｎ型領域２３ｂはシリコ
ン層２４ａの対向する一対の側面に沿って相互に並行
し、第２のｎ型領域２３ｂ及び第３のｎ型領域２３ｃは
シリコン層２４ｂの対向する一対の側面に沿って相互に
並行している。列方向で隣接するトランジスタＴｒij、
Ｔｒi+1j、・・間で、第１のｎ型領域２３ａが相互に接
続され、かつ第２のｎ型領域２３ｂが相互に接続され、
また、別の列方向で隣接するトランジスタＴｒij+1、Ｔ
ｒi+1j+1、・・間で、第３のｎ型領域２３ｃが相互に接
続されて、一列にわたって一つの帯状のｎ型領域が形成
される。

【００１６】第１のｎ型領域２３ａは情報の読み出しの
際にソース領域として、又はドレイン領域として交互に
入れ換えて用いられる。これに伴い、第２のｎ型領域２
３ｂは、第１のｎ型領域２３ａがソース領域として用い
られるときドレイン領域として用いられ、第１のｎ型領
域２３ａがドレイン領域として用いられるときソース領
域として用いられる。第２のｎ型領域２３ｂ及び第３の
ｎ型領域２３ｃの間にも上記と同様な関係があり、上記
と同様に用いられる。ｎ型領域２３ａ、２３ｂ、２３ｃ
はビットライン（ＢＬ）として機能する。

【００１７】複数の帯状のコントロールゲート３０ａ、
３０ｂは相互に間隔を置いて行方向に並行して配置され
ている。各帯状のコントロールゲート３０ａ、３０ｂの
配置領域を行方向帯状領域という。コントロールゲート
３０ａ、３０ｂは、行方向に延びる帯状のポリシリコン
膜（導電膜）を行毎に形成し、かつ一行にわたって一体
的に形成してなる。コントロールゲート３０ａ、３０ｂ
はワードライン（ＷＬ）として機能する。なお、図２
（ｂ）、図３（ｂ）中の符号３５は、コントロールゲー
ト３０ａ、３０ｂ上に形成されたシリコン酸化膜であ
る。

【００１８】コントロールゲート３０ａ、３０ｂと交差
する領域のシリコン層２４ａ，２４ｂ・・が動作層２４
ｔとなり、隣り合う動作層２４ｔの間には同じシリコン
層２４ａ，２４ｂ・・である素子分離層２４ｓを介在さ
せている。この様子を図３（ｂ）に示す。動作層２４ｔ
に半導体記憶素子Ｔｒij、Ｔｒij+1、・・、Ｔｒi+1j、
Ｔｒi+1j+1、・・のチャネル領域が形成されて、複数の
半導体記憶素子Ｔｒij、Ｔｒij+1、・・、Ｔｒi+1j、Ｔ
ｒi+1j+1、・・が行と列に配置されることになる。

【００１９】図２（ｂ）に示すように、チャネル領域は
第１のｎ型領域２３ａと第２のｎ型領域２３ｂの間の領
域であって、シリコン層２４ａの一方の側面から上面を
経て反対側の側面に至る領域に形成される。即ち、チャ
ネル長は第１のｎ型領域２３ａの端部から第２のｎ型領
域２３ｂの端部に至るシリコン層２４ａの沿面距離とほ
ぼ等しくなる。また、図１に示すように、チャネル幅は
コントロールゲート３０ａ，３０ｂ・・と重なっている
動作層２４ｔの線幅とほぼ等しくなる。第２のｎ型領域
２３ｂと第３のｎ型領域２３ｃの間の領域についても同
様である。

【００２０】さらに、図１及び図２（ｂ）に示すよう
に、行方向帯状領域であって、第１のｎ型領域２３ａに
面するシリコン層２４ａの側面から第１のｎ型領域２３
ａ上にかけて、絶縁膜２２ａを介して第１のフローティ
ングゲート２７ａが形成されている。また、行方向帯状
領域であって、第２のｎ型領域２３ｂに面するシリコン
層２４ａの側面から第２のｎ型領域２３ｂ上にかけて、
絶縁膜２２ｂを介して第２のフローティングゲート２７
ｂが形成されている。また、同様に、第２のｎ型領域２
３ｂに面するシリコン層２４ｂの側面から第２のｎ型領
域２３ｂ上にかけて、絶縁膜２２ｂを介して第２のフロ
ーティングゲート２７ｂが形成されている。第３のｎ型
領域２３ｃに面するシリコン層２４ｂの側面から第３の
ｎ型領域２３ｃ上にかけて、絶縁膜２２ａを介して第１
のフローティングゲート２７ａが形成されている。

【００２１】さらに、シリコン層２４ａ，２４ｂ，・・
の上部表面に絶縁膜２２が形成され、第１のフローティ
ングゲート２７ａの表面と第２のフローティングゲート
２７ｂの表面にはそれぞれ絶縁膜２９が形成されてい
る。コントロールゲート３０ａ，３０ｂは、これらの絶
縁膜２２、２９を介して、第１のフローティングゲート
２７ａからシリコン層２４ａを経て第２のフローティン
グゲート２７ｂ上を通り、さらに第２のフローティング
ゲート２７ｂからシリコン層２４ｂを経て第１のフロー
ティングゲート２７ａ上を通る。

【００２２】コントロールゲート３０ａとシリコン層２
４ａとの間に挟まれた絶縁膜２２が第１のゲート絶縁膜
となり、第１のフローティングゲート２７ａとシリコン
層２４ａ，２４ｂ・・との間に挟まれた絶縁膜２２ａが
第２のゲート絶縁膜となり、第２のフローティングゲー
ト２７ｂとシリコン層２４ａ，２４ｂ・・との間に挟ま
れた絶縁膜２２ｂが第３のゲート絶縁膜となる。

【００２３】第２及び第３のゲート絶縁膜２２ａ、２２
ｂは、シリコン層２４ａ近くの第１のｎ型領域２３ａ、
第２のｎ型領域２３ｂ及び第３のｎ型領域２３ｃとシリ
コン基体２１との間に形成されるｐｎ接合付近でアバラ
ンシェ降伏により生じたホットキャリア（高エネルギキ
ャリア）が絶縁膜２２ａ、２２ｂのポテンシャルを超え
得るような膜厚を有している。

【００２４】第２のゲート絶縁膜２２ａ及び第３のゲー
ト絶縁膜２２ｂの膜厚は蓄積電荷のリークをできるだけ
小さくするため５ｎｍ以上が好ましく、また蓄積電荷か
らの電界がチャネル領域に十分な影響を及ぼすように１
００ｎｍ以下が好ましい。なお、第１のゲート絶縁膜２
２は、第２及び第３のゲート絶縁膜２２ａ、２２ｂと同
じ膜厚で形成されてもよいし、異なっていてもよい。

【００２５】上記した構造では、コントロールゲート３
０ａ，３０ｂ・・やフローティングゲート２７ａ，２７
ｂが隣接する記憶素子間で分断されて素子分離されてい
るため、隣り合う動作層２４ｔ同士が素子分離層２４ｓ
で繋がっていても素子分離層２４ｓにチャネルは形成さ
れず、隣り合う記憶素子は相互干渉しないので、独立し
たトランジスタとして動作する。動作層２４ｔと素子分
離層２４ｓとが同じ不純物濃度の場合も上記の理由で、
独立したトランジスタとして動作するが、素子分離層２
４ｓ近くに外部から電荷が侵入した場合や、素子分離層
２４ｓの界面準位の状態によっては素子分離層２４ｓの
表面が空乏化する虞がある。従って、この実施の形態で
は、図２（ｂ）及び図３（ｂ）に示すように、これらの
電荷の影響を受けないように、素子分離層２４ｓに予め
高濃度のｐ型不純物を導入し、素子分離層２４ｓを動作
層２４ｔに比較してｐ型不純物濃度の高いｐ型高濃度不
純物層としている。これにより、素子間分離を確実に行
なうことができる。

【００２６】以上のように、この発明の第１の実施の形
態である半導体記憶装置においては、シリコン基体２１
上に複数の帯状のシリコン層２４ａ，２４ｂ・・を間隔
を置いて列方向に並行して配置し、かつシリコン層２４
ａ，２４ｂ・・と交差するように間隔を置いて行方向に
並行して複数の帯状のコントロールゲート３０ａ，３０
ｂ・・を配置することにより、個々の記憶素子を行と列
に配置している。そして、隣り合うコントロールゲート
３０ａ，３０ｂ・・の間の領域でフローティングゲート
２７ａ，２７ｂを分断することで個々の記憶素子を分離
している。即ち、個々の記憶素子間のシリコン層２４ｓ
は残し、半導体基体２１表面も平坦である。このため、
凹凸が少ない構造となっているので、多層の積層膜を形
成するのに適している。

【００２７】また、フローティングゲート２７ａ，２７
ｂ及びコントロールゲート３０ａ，３０ｂ・・を分断す
ることで素子間分離を行なっているため、隣接する動作
層２４ｔ同士は干渉し合わず、独立したトランジスタと
して動作するが、この実施の形態ではさらに素子分離層
２４ｓに動作層２４ｔの不純物濃度よりも高濃度のｐ型
不純物を導入しているので、素子間分離をより確実に行
なうことができる。

【００２８】（２）第２の実施の形態 次に、図４乃至図８を参照して上記半導体記憶装置の製
造方法について説明する。図４乃至図８は、この発明の
第１の実施の形態である半導体記憶装置の製造方法を示
す断面図である。その断面は図２（ａ）のＩ−Ｉa−Ｉb
−Ｉ線に沿う断面に相当する。

【００２９】ここでは、複数のトランジスタを行と列に
配置する場合について説明する。まず、図４（ａ）に示
すように、ｐ型（一導電型）のシリコン基体２１上にシ
リコン基体２１よりも低濃度のｐ型シリコン層２４をエ
ピタキシャル成長等により形成する。続いて、膜厚約１
００ｎｍのシリコン酸化膜２５を熱酸化により形成す
る。

【００３０】次いで、図４（ｂ）に示すように、シリコ
ン酸化膜２５上にレジスト膜を形成した後、レジスト膜
をパターニングし、並行する帯状のソース／ドレイン領
域を形成すべき領域に開口部を有するレジストマスク２
６を形成する。続いて、レジストマスク２６に基づい
て、シリコン酸化膜２５をエッチングし、さらにシリコ
ン層２４をエッチングする。これにより、並行する帯状
のシリコン酸化膜２５ａからなるイオン注入のマスクが
形成されるとともに、その下に並行する帯状のシリコン
層２４ａが形成される。

【００３１】次に、レジストマスク２６を除去した後、
図４（ｃ）に示すように、熱酸化によりシリコン層２４
ａの側面にイオン注入のマスクとなる膜厚２０〜３０ｎ
ｍのシリコン酸化膜２８ｂを形成する。このとき、シリ
コン基体２１の表面には同じく膜厚２０〜３０ｎｍのシ
リコン酸化膜２８ａが形成される。次いで、図４（ｃ）
に示すように、シリコン酸化膜２５ａ及び２８ｂをマス
クとし、シリコン基体２１の表面のシリコン酸化膜２８
ａを通して、ｎ型（反対導電型）の導電型不純物をイオ
ン注入する。このとき、イオン流は基体２１表面にほぼ
垂直であるため、シリコン層２４ａの側面のシリコン酸
化膜２８ｂをイオンが透過せず、シリコン基体２１の表
面のシリコン酸化膜２８ａを透過するようなイオン注入
条件を設定する。これにより、シリコン層２４ａを挟ん
で列方向に沿って延びるシリコン基体２１の表層に高濃
度のｎ型（反対導電型）の第１のｎ型領域（第１の反対
導電型領域）２３ａ、及び第２のｎ型領域（第２の反対
導電型領域）２３ｂを形成する。

【００３２】次いで、残存するシリコン酸化膜２５ａ及
び２８ａ、２８ｂを除去した後、図５（ａ）に示すよう
に、熱酸化によりシリコン酸化膜２２を形成する。続い
て、シリコン酸化膜２２上に多結晶シリコン膜２７を形
成する。次いで、図５（ｂ）に示すように、異方性エッ
チングにより多結晶シリコン膜２７をエッチングし、帯
状のシリコン層２４ａの側面にシリコン酸化膜２２を介
して列方向に一連なりの多結晶シリコン膜からなる導電
性側壁（第１及び第２の導電性側壁）２７ａ、２７ｂを
残す。

【００３３】次に、図５（ｃ）に示すように、多結晶シ
リコン膜からなる導電性側壁２７ａ、２７ｂの表面に熱
酸化によりシリコン酸化膜２９を形成する。次いで、図
６（ａ）に示すように、全面に多結晶シリコン膜３０と
シリコン酸化膜３５とを、例えば、化学気相成長法（Ｃ
ＶＤ法）により、順に形成した後、図６（ｂ）に示すよ
うに、フォトリソグラフィ技術により列方向に並行する
帯状のシリコン層２４ａと交差するように間隔を置いて
行方向に並行する複数の帯状のレジストマスク３２を形
成する。続いて、レジストマスク３２に基づいてシリコ
ン酸化膜３５をエッチングし、多結晶シリコン膜３０上
に、列方向に並行する帯状のシリコン層２４ａと交差す
るように間隔を置いて行方向に並行する複数の帯状のシ
リコン酸化膜３５を形成する。帯状のシリコン酸化膜３
５とその上の帯状のレジストマスク３２が耐エッチング
性マスクを構成する。

【００３４】次に、耐エッチング性マスクに基づいて、
多結晶シリコン膜３０をエッチングし、列方向に並行す
る帯状のシリコン層２４ａと交差し、間隔を置いて行方
向に並行する複数の帯状のコントロールゲート３０ａを
形成する。エッチングの条件として、例えばＣｌ₂＋Ｏ₂
を含む混合ガスを用い、シリコン酸化膜に対する多結晶
シリコンのエッチングの選択比が３０以上となるような
ガスの種類やガス流量比を選択する。

【００３５】さらに、図６（ｃ）に示すように、上記耐
エッチング性マスクに基づいて、イオン注入によりシリ
コン層２４ａにｐ型不純物を導入する。これにより、コ
ントロールゲート３０ａ下のシリコン層２４ａが低濃度
のｐ型不純物を有する動作層２４ｔとなり、耐エッチン
グ性マスクで被覆されていないシリコン層２４ａが動作
層２４ｔよりも高濃度のｐ型不純物を有する素子分離層
（一導電型高濃度不純物層）２４ｓとなる。各動作層２
４ｔには、図１に示す半導体記憶素子Ｔｒij、Ｔｒij+
1、・・、Ｔｒi+1j、Ｔｒi+1j+1、・・のチャネル領域
が形成される。

【００３６】続いて、上記耐エッチング性マスクに基づ
いて、耐エッチング性マスクで被覆されていないシリコ
ン基体２１、シリコン層２４ａ及び導電性側壁２７ａ、
２７ｂ上のシリコン酸化膜２２、２９をエッチングによ
り除去する。エッチングの条件として、例えばＣ₄Ｆ₈＋
ＣＨ₂Ｆ₂＋Ａｒを含む混合ガスを用い、シリコンに対す
るシリコン酸化膜のエッチングの選択比が３０以上とな
るようなガスの種類やガス流量比を選択する。

【００３７】次いで、耐エッチング性マスクのうちレジ
ストマスク３２を除去した後、図７（ａ）に示すよう
に、減圧化学気相成長法（ＬＰＣＶＤ）により、全面に
膜厚約５０ｎｍのシリコン窒化膜（耐酸化性膜）３３を
形成する。次に、図７（ｂ）に示すように、ＣＨ₂Ｆ₂＋
Ａｒを含むエッチングガスによりシリコン窒化膜３３を
異方性エッチングして導電性側壁２７ａ、２７ｂの表面
にシリコン窒化膜３３ａ、３３ｂを残す。このとき、シ
リコン基体２１及びシリコン層２４ａの表面が露出して
いる。なお、コントロールゲート３０ａの側面にもシリ
コン窒化膜３３ｃが残る。

【００３８】次いで、図７（ｃ）に示すように、シリコ
ン窒化膜３３ａ、３３ｂ、３３ｃをマスクとして、熱酸
化法により温度７５０℃、Ｈ₂＋Ｏ₂の混合ガス中で、露
出しているシリコン基体２１及びシリコン層２４ａの上
面を選択的に酸化し、膜厚約１３０ｎｍのシリコン酸化
膜３４を形成する。このとき、シリコン窒化膜３３ａ、
３３ｂ、３３ｃとその下のシリコン基体２１との間を酸
化種であるＯ₂やＯＨが横方向に拡散して、シリコン窒
化膜３３ａ、３３ｂ、３３ｃの下のシリコン基体２１の
表面が酸化されることを利用する。即ち、シリコン窒化
膜３３ａ、３３ｂ、３３ｃ下のシリコン基体２１表面に
も選択酸化に特有のシリコン酸化膜３４が形成されて、
シリコン基体２１の表面は隙間なくシリコン酸化膜２
２、３４で覆われることになる。

【００３９】次に、図８に示すように、ＣＨＦ₃＋ＣＦ₄
＋Ａｒを含む混合ガスを用いたエッチングにより、シリ
コン酸化膜３４、３５をマスクとしてシリコン窒化膜３
３ａ、３３ｂ、３３ｃを除去した後、同じくシリコン酸
化膜３４、３５をマスクとしてコントロールゲート３０
ａで被覆されず、露出している導電性側壁２７ａ、２７
ｂをエッチングにより除去する。エッチングの条件とし
て、例えばＣｌ₂＋Ｏ₂を含む混合ガスを用い、シリコン
酸化膜に対する多結晶シリコンのエッチングの選択比が
３０以上となるようなガスの種類やガス流量比を選択す
る。これにより、図１に示すコントロールゲート３０
ａ、３０ｂ下に半導体記憶素子Ｔｒij、Ｔｒij+1、・
・、Ｔｒi+1j、Ｔｒi+1j+1、・・の第１および第２のフ
ローティングゲート２７ａ、２７ｂが形成されるととも
に、フローティングゲート２７ａ、２７ｂは半導体記憶
素子Ｔｒij、Ｔｒij+1、・・、Ｔｒi+1j、Ｔｒi+1j+1、
・・間で分断される。

【００４０】その後、通常の工程を経て半導体記憶装置
が完成する。以上、図２（ａ）のＩ−Ｉa−Ｉb−Ｉ線に
沿う断面の範囲に限定して半導体記憶装置の製造方法を
説明したが、半導体記憶素子が形成される全範囲に適用
することができることはいうまでもない。上記のよう
に、この発明の実施の形態である半導体記憶装置の製造
方法においては、相互に間隔を置いて行方向に並行して
延びる複数の帯状のコントロールゲート３０ａ、３０
ｂ、・・を形成した後に、隣り合うコントロールゲート
３０ａ、３０ｂ、・・の間の領域のシリコン層２４ａ、
２４ｂ、・・ の上面及びシリコン基体２１上に選択酸
化法を用いて耐エッチング性マスクとなるシリコン酸化
膜３４を形成し、その後、フローティングゲート２７
ａ、２７ｂを形成するために隣り合うコントロールゲー
ト３０ａ、３０ｂ、・・の間の領域の不要な第１及び第
２の導電性側壁２７ａ、２７ｂを除去している。

【００４１】隣り合うコントロールゲート３０ａ、３０
ｂ、・・の間の領域のシリコン層２４ａ、２４ｂ、・・
やシリコン基体２１はシリコン酸化膜３４により被覆さ
れているので、エッチングされずに済む。また、コント
ロールゲート３０ａ、３０ｂ、・・を形成した後に、隣
り合うコントロールゲート３０ａ、３０ｂ、・・の間の
素子間分離層２４ｓとなるシリコン層２４ａ、２４ｂ、
・・に、コントロールゲート３０ａ、３０ｂ、・・下の
動作層２４ｔとなるシリコン層２４ａ、２４ｂ、・・の
ｐ型不純物濃度よりも高濃度のｐ型不純物を導入して、
隣り合う記憶素子の動作層２４ｔの間にｐ型高濃度不純
物層２４ｓを形成している。この層２４ｓにより素子間
分離をより確実に行なうことができる。

【００４２】（３）上記した半導体記憶装置の駆動方法
の説明 次に、上記図１乃至図３の半導体記憶装置を用い、図９
乃至図１１を参照して半導体記憶装置の駆動方法につい
て説明する。図９はその駆動方法のうち書き込み動作の
際におけるフローティングゲート２７ａ、２７ｂの周辺
部の電荷の生成や移動の様子を示す断面図である。

【００４３】書き込み動作を行なうため、第１のｎ型領
域２３ａに電圧を印加し、第１のｎ型領域２３ａとシリ
コン基板２１とで形成されるｐｎ接合でアバランシェ降
伏を起こさせてホットエレクトロンを生じさせる。ホッ
トエレクトロンは第１のフローティングゲート２７ａに
注入されて絶縁膜２２ａ、２９のポテンシャル障壁によ
り第１のフローティングゲート２７ａ内に蓄積される。

【００４４】図９のようにして書き込み動作を行なうこ
とにより、図１０（ａ）、（ｂ）、図１１（ａ）、
（ｂ）に示すような４値状態を形成し得る。図１０
（ａ）、（ｂ）、図１１（ａ）、（ｂ）はそれぞれ４つ
のバイナリ値を組み合わせて生成される４つの異なる状
態を示す断面図である。図中、実線で示す検出電流の方
向を順方向とし、点線で示す検出電流の方向を逆方向と
する。

【００４５】図１０（ａ）は、第１及び第２のフローテ
ィングゲート２７ａ、２７ｂにともに電荷蓄積していな
い状態を示す。即ち、第１ビットに第２のバイナリ値が
設定され、第２ビットに第４のバイナリ値が設定された
状態を示す。読み出し動作において検出電流ｉｄは順方
向、逆方向ともに大きい値となる。図１０（ｂ）は、第
１のフローティングゲート２７ａのみに電荷蓄積してい
る状態を示す。即ち、第１ビットに第１のバイナリ値が
設定され、第２ビットに第４のバイナリ値が設定された
状態を示す。読み出し動作において検出電流ｉｄは順方
向で小さい値となり、逆方向で大きい値となる。

【００４６】図１１（ａ）は、第２のフローティングゲ
ート２７ｂのみに電荷蓄積している状態を示す。即ち、
第１ビットに第２のバイナリ値が設定され、第２ビット
に第３のバイナリ値が設定された状態を示す。読み出し
動作において検出電流ｉｄは順方向で大きい値となり、
逆方向で小さい値となる。図１１（ｂ）は、第１及び第
２のフローティングゲート２７ａ、２７ｂにともに電荷
蓄積している状態を示す。即ち、第１ビットに第１のバ
イナリ値が設定され、第２ビットに第３のバイナリ値が
設定された状態を示す。読み出し動作において検出電流
ｉｄは順方向、逆方向ともに小さい値となる。

【００４７】次に、書き込まれた情報を読み出すには、
まず、コントロールゲート３０ａに読み出し電圧を印加
し、ドレイン領域としての第２のｎ型領域２３ｂに読み
出し電圧を印加し、ソース領域としての第１のｎ型領域
２３ａを接地する。このとき、第１のｎ型領域２３ａと
第２のｎ型領域２３ｂの間に電流（順方向）が流れるの
で、その電流ｉｄを検出する。

【００４８】続いて、コントロールゲート３０ａに読み
出し電圧を印加し、ドレイン領域としての第１のｎ型領
域２３ａに読み出し電圧を印加し、ソース領域としての
第２のｎ型領域２３ｂを接地する。このとき、第１のｎ
型領域１７ａと第２のｎ型領域１７ｂの間に電流（逆方
向）が流れるので、その電流ｉｄを検出する。次いで、
上記のように、順方向及び逆方向の電流値の大小の組み
合わせを特定することにより、第１ビット及び第２ビッ
トを読み取る。

【００４９】以上のように、第１及び第２のフローティ
ングゲート２７ａ、２７ｂで一素子当たり２ビットを形
成し、第１のフローティングゲート２７ａへの電荷蓄積
の有無と、第２のフローティングゲート２７ｂへの電荷
蓄積の有無との組み合わせにより一素子当たり計４値状
態を表示することができる。次に、上記のようにして書
き込まれた情報を読み出した後、書き込まれた情報を消
去する。消去の為に、例えばコントロールゲート３０
ａ、３０ｂ・・を０Ｖにし、ソース領域及びドレイン領
域２３ａ、２３ｂ双方を昇圧（Ｖｅｅ＝８Ｖ）する。

【００５０】この場合、ソース領域及びドレイン領域２
３ａ、２３ｂとフローティングゲート２７ａ、２７ｂと
の間の重なり領域の面積を大きくすることができるた
め、両フローティングゲート２７ａ、２７ｂに蓄積され
た電子は、その重なり領域の膜厚（例えば、凡そ５ｎ
ｍ）の薄いシリコン酸化膜２２ａ、２２ｂを通してファ
ウラ−ノルドファイムトンネル電流（Ｆ−Ｎ電流）によ
りソース領域及びドレイン領域２３ａ、２３ｂにより一
層抜き取られ易くなる。

【００５１】通常のフラッシュメモリでは、基板を昇圧
するため、データ消去についてはチップ消去になるが、
ＶＲＯＭの場合、基板と独立して選択されたソース／ド
レイン単位でデータ消去できるので、チップ消去だけで
なくブロック単位での消去が可能になる。以上、実施の
形態によりこの発明を詳細に説明したが、この発明の範
囲は上記実施の形態に具体的に示した例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の上記実施
の形態の変更はこの発明の範囲に含まれる。

【００５２】上記第２の実施の形態では、図６（ｂ）の
工程で、多結晶シリコン膜３０をパターニングするため
のマスクとして、また図８の工程で、シリコン窒化膜３
３ａ、３３ｂ、３３ｃを除去するためのマスクとして、
さらに隣り合うコントロールゲート３０ａ、３０ｂの間
の第１及び第２の導電性側壁２７ａ、２７ｂを除去する
ためのマスクとしてシリコン酸化膜３５を用いている。
しかし、別の方法として、図６（ａ）の工程の後、多結
晶シリコン膜３０上に直にレジストマスク３２を形成
し、図６（ｂ）の工程で、レジストマスク３２に基づい
て多結晶シリコン膜３０をパターニングし、また、図７
（ｂ）の工程で、選択酸化によりシリコン酸化膜３４を
形成すると同時にコントロールゲート３０ａ、３０ｂ表
面にもシリコン酸化膜を形成し、さらに図８の工程で、
シリコン窒化膜３３ａ、３３ｂ、３３ｃを除去するため
のマスクとして、さらに隣り合うコントロールゲート３
０ａ、３０ｂの間の第１及び第２の導電性側壁２７ａ、
２７ｂを除去するためのマスクとして、選択酸化により
コントロールゲート３０ａ、３０ｂ表面に形成したシリ
コン酸化膜を用いることも可能である。

【００５３】

【発明の効果】以上説明したように、この発明の半導体
記憶装置においては、相互に間隔を置いて行方向に並行
して延びる複数の帯状のコントロールゲートを形成した
後に、選択酸化法を用いて隣り合うコントロールゲート
の間の領域の半導体層上面及び半導体基体上に耐エッチ
ング性マスクとなる酸化膜を形成し、その後、フローテ
ィングゲートを形成するために隣り合うコントロールゲ
ートの間の領域の不要な第１及び第２の導電性側壁を除
去している。従って、隣り合うコントロールゲートの間
の領域の半導体層や半導体基体はエッチングされずに済
む。

【００５４】また、コントロールゲートを形成した後
に、隣り合うコントロールゲートの間の半導体層にチャ
ネルが形成される半導体層の不純物濃度よりも高濃度の
一導電型不純物を導入して、隣り合う記憶素子の間に一
導電型高濃度不純物層を形成することにより、素子間分
離をより確実に行なうことができる。上記構造の半導体
記憶装置の駆動方法においては、第１のフローティング
ゲートへの電荷蓄積の有無と、第２のフローティングゲ
ートへの電荷蓄積の有無とで合わせて４つのバイナリ値
を設定することにより一素子当たり２ビットを形成する
ことが可能である。また、２ビットの読み出しは以下の
ように行なうことができる。即ち、第１のフローティン
グゲート又は第２のフローティングゲートへの電荷蓄積
により、当該フローティングゲートに隣接するチャネル
領域のポテンシャルを変化させることができる。従っ
て、チャネル領域を挟む２つの反対導電型領域をソース
又はドレインとして交互に入れ換えて動作させ、チャネ
ルを流れる電流の方向を変えてそれぞれの電流値を読み
取ることにより、電流の方向と電流の大きさの組み合わ
せにより４値状態を読み取ることができる。さらに、記
憶情報の消去に際しては、フローティングゲートとソー
ス領域又はドレイン領域となる反対導電型領域との重な
り領域が大きいため、フローティングゲートに蓄積され
た電荷を反対導電型領域に排出することが容易である。
即ち、基板と独立して選択された一素子のソース／ドレ
イン単位で記憶情報が消去できるので、チップ消去だけ
でなく一素子単位（ブロック単位）での消去が可能にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である半導体記憶装
置の平面図である。

【図２】（ａ）は、本発明の第１の実施の形態である半
導体記憶装置の図１の部分平面図であり、（ｂ）は、
（ａ）のＩ−Ｉa−Ｉb−Ｉ線に沿う断面図である。

【図３】（ａ）は、本発明の第１の実施の形態である半
導体記憶装置の図１の部分平面図であり、（ｂ）は、
（ａ）のII−II線に沿う断面図である。

【図４】（ａ）乃至（ｃ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その１）である。

【図５】（ａ）乃至（ｃ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その２）である。

【図６】（ａ）乃至（ｃ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その３）である。

【図７】（ａ）乃至（ｃ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その４）である。

【図８】本発明の第２の実施の形態である半導体記憶装
置の製造方法について示す断面図（その５）である。

【図９】図１乃至図３の半導体記憶装置を用いた駆動方
法のうち書き込み方法を示す断面図である。

【図１０】（ａ）、（ｂ）は、同じく図１乃至図３の半
導体記憶装置を用いた読出し方法を示す断面図（その
１）である。

【図１１】（ａ）、（ｂ）は、同じく図１乃至図３の半
導体記憶装置を用いた読出し方法を示す断面図（その
２）である。

【符号の説明】

２１ シリコン基体（半導体基体） ２２ 第１のゲート絶縁膜 ２２ａ 第２のゲート絶縁膜 ２２ｂ 第３のゲート絶縁膜 ２３ａ 第１のｎ型領域（第１の反対導電型領域） ２３ｂ 第２のｎ型領域（第２の反対導電型領域） ２３ｃ 第３のｎ型領域（第３の反対導電型領域） ２４ａ、２４ｂ シリコン層（半導体層） ２４ｓ 素子分離層（一導電型高濃度不純物層） ２４ｔ 動作層 ２７ａ 第１のフローティングゲート（第１の導電性側
壁） ２７ｂ 第２のフローティングゲート（第２の導電性側
壁） ２８ａ、２８ｂ、２９ シリコン酸化膜（絶縁膜） ３０ａ、３０ｂ コントロールゲート ３２ レジストマスク（耐エッチング性マスク） ３５ シリコン酸化膜（絶縁膜，耐エッチング性マス
ク）

フロントページの続き (56)参考文献 特開 平11−26730（ＪＰ，Ａ) 特開 平11−17037（ＪＰ，Ａ) 特開 平９−326445（ＪＰ，Ａ) 特開 平９−116119（ＪＰ，Ａ) 特開 昭62−25459（ＪＰ，Ａ) 特許3249811（ＪＰ，Ｂ１)

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板に複数の半導体記憶素子が行
   と列に配置された半導体記憶装置であって、 一導電型の半導体基板上に突出した前記列方向に延びる
   複数の一導電型の帯状半導体層が相互に間隔を置いて前
   記列方向に並行して形成された前記半導体基板と、 各々の前記帯状半導体層間の半導体基板表層に前記列方
   向に延びるように形成された複数の帯状反対導電型領域
   と、 前記帯状半導体層に交差して前記行方向に延びるように
   相互に間隔を置いて並行する複数の行方向帯状領域に選
   択的に形成され、かつ前記帯状半導体層の一方の側面側
   の前記反対導電型領域上から前記帯状半導体層の一方の
   側面にかけて絶縁膜を介して形成され、これにより一つ
   の前記帯状半導体層について前記列方向に前記複数の行
   方向帯状領域に対応して間隔を置いて複数設けられた第
   １のフローティングゲートと、 前記複数の行方向帯状領域に選択的に形成され、かつ前
   記帯状半導体層の他方の側面側の前記反対導電型領域上
   から前記帯状半導体層の他方の側面にかけて絶縁膜を介
   して形成され、これにより一つの前記帯状半導体層につ
   いて前記列方向に前記複数の行方向帯状領域に対応して
   間隔を置いて複数設けられた第２のフローティングゲー
   トと、 絶縁膜を介して前記第１及び第２のフローティングゲー
   ト上を通り、各前記行方向帯状領域に形成された、相互
   に間隔を置いて並行する複数の帯状コントロールゲート
   とを有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記帯状半導体層の一方の側面側の反対
   導電型領域がソース領域又はドレイン領域となり、かつ
   前記帯状半導体層の他方の側面側の反対導電型領域がド
   レイン領域又はソース領域となり、前記コントロールゲ
   ート下であって、前記帯状半導体層の一方の側面側の反
   対導電型領域の端部から前記帯状半導体層の一方の側
   面、上面及び他方の側面を経て前記帯状半導体層の他方
   の側面側の反対導電型領域の端部に至る領域がチャネル
   領域となり、前記第１及び第２のフローティングゲート
   が高エネルギキャリアの電荷蓄積部となり、 前記第１及び第２のフローティングゲートで一素子当た
   り２ビットを形成し、前記第１のフローティングゲート
   への電荷蓄積の有無と、前記第２のフローティングゲー
   トへの電荷蓄積の有無との組み合わせにより、４値状態
   を形成し得ることを特徴とする請求項１記載の半導体記
   憶装置。
3. 【請求項３】 隣り合う前記行方向帯状領域間の帯状半
   導体層の一導電型不純物濃度は前記行方向帯状領域と重
   なる帯状半導体層の一導電型不純物濃度よりも高くなっ
   ていることを特徴とする請求項１又は２記載の半導体記
   憶装置。
4. 【請求項４】 半導体基板に複数の半導体記憶素子が行
   と列に配置された半導体記憶装置の製造方法であって、 （ｉ）一導電型の半導体基板上に突出した複数の一導電
   型の帯状半導体層が相互に間隔を置いて前記列方向に並
   行して形成された前記半導体基板と、各々の前記帯状半
   導体層間の半導体基板表層に前記列方向に延びるように
   形成された複数の帯状反対導電型領域と、前記帯状半導
   体層の一方の側面側の前記反対導電型領域上から前記帯
   状半導体層の一方の側面にかけて絶縁膜を介して形成さ
   れた前記列方向に一連なりの第１の導電性側壁と、前記
   帯状半導体層の他方の側面側の前記反対導電型領域上か
   ら前記帯状半導体層の他方の側面にかけて絶縁膜を介し
   て形成された前記列方向に一連なりの第２の導電性側壁
   と、前記第１及び第２の導電性側壁上の絶縁膜とを形成
   する工程と、 （ii）全面に導電膜を形成する工程と、 （iii）相互に間隔を置いて前記行方向に並行し、前記
   帯状半導体層に交差するように複数の帯状の耐エッチン
   グ性マスクを形成する工程と、 （iv）前記耐エッチング性マスクに基づいて導電膜をエ
   ッチングして前記第１の導電性側壁上から前記帯状半導
   体層上面を経て前記第２の導電性側壁上を通り、相互に
   間隔を置いて前記行方向に並行する複数の帯状のコント
   ロールゲートを形成する工程と、 （ｖ）隣り合う前記帯状のコントロールゲートの間に露
   出する絶縁膜を除去して前記第１及び第２の導電性側壁
   の表面及び前記半導体基板の表面を露出させる工程と、 （vi）前記隣り合うコントロールゲートの間に露出する
   前記第１の導電性側壁及び前記第２の導電性側壁の表面
   を耐酸化性膜で覆う工程と、 （vii）前記耐酸化性膜をマスクとして用いた選択酸化
   により、前記隣り合うコントロールゲートの間に露出す
   る前記半導体基板の表面に絶縁膜を形成するとともに、
   前記耐酸化性膜の下の半導体基板の表面にも絶縁膜を形
   成する工程と、（viii）前記耐酸化性膜を選択的に除去
   する工程と、 （ix）前記選択酸化により形成した絶縁膜をマスクとし
   て、前記耐酸化性膜を除去した後の前記隣り合うコント
   ロールゲートの間に露出する前記第１の導電性側壁及び
   前記第２の導電性側壁を除去する工程とを有することを
   特徴とする半導体記憶装置の製造方法。
5. 【請求項５】 前記耐エッチング性マスクは、レジスト
   マスク単体、シリコン酸化膜単体からなるマスク、又は
   シリコン酸化膜と該シリコン酸化膜上のレジストマスク
   とからなるマスクのうち少なくとも何れかであることを
   特徴とする請求項４記載の半導体記憶装置の製造方法。
6. 【請求項６】 前記耐エッチング性マスクは、前記シリ
   コン酸化膜と該シリコン酸化膜上のレジストマスクとか
   らなるマスクであり、前記（vi）の工程の前に、前記耐
   エッチング性マスクのうち前記シリコン酸化膜だけを残
   し、前記（viii）の工程、及び前記（ix）の工程におい
   て、前記シリコン酸化膜をマスクとして用いることを特
   徴とする請求項５記載の半導体記憶装置の製造方法。
7. 【請求項７】 請求項４の（vi）の工程である前記隣り
   合うコントロールゲートの間に露出する前記第１の導電
   性側壁及び前記第２の導電性側壁の表面を耐酸化性膜で
   覆う工程は、 前記耐酸化性膜を全面に形成した後に、前記耐酸化性膜
   を異方性エッチングして、前記隣り合うコントロールゲ
   ートの間の前記第１の導電性側壁及び前記第２の導電性
   側壁の表面を耐酸化性膜で覆う工程であることを特徴と
   する請求項４乃至６の何れか一に記載の半導体記憶装置
   の製造方法。
8. 【請求項８】 請求項４の（vii）の工程の前記耐酸化
   性膜の下の半導体基板の表面にも絶縁膜を形成する方法
   は、前記選択酸化の時に前記耐酸化性膜とその下の半導
   体基板との間を酸化種が横方向に拡散して、前記耐酸化
   性膜の下の半導体基板表面を酸化させることを利用した
   ことを特徴とする請求項４乃至７の何れか一に記載の半
   導体記憶装置の製造方法。
9. 【請求項９】 請求項４の（iv）の工程の前記複数の帯
   状のコントロールゲートを形成する工程の後に、 前記隣り合うコントロールゲートの間の帯状半導体層に
   一導電型不純物を導入して、前記隣り合うコントロール
   ゲートの間の帯状半導体層に該コントロールゲート下の
   帯状半導体層の一導電型不純物濃度よりも高い一導電型
   高濃度不純物層を介在させる工程を有することを特徴と
   する請求項４乃至８の何れか一に記載の半導体記憶装置
   の製造方法。
10. 【請求項１０】 請求項１乃至３の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記一方の反対導電型領域と前記半導体基板との間、及
    び前記コントロールゲートと前記半導体基板との間に電
    圧を印加することにより、前記半導体基板にキャリアを
    発生させ、該発生したキャリアを前記第１のフローティ
    ングゲートと前記帯状半導体層及び該帯状半導体層両側
    の半導体基板との間に挟まれた絶縁膜を介して前記第１
    のフローティングゲートに注入し、蓄積して、前記チャ
    ネル領域の閾値を制御することを特徴とする半導体記憶
    装置の駆動方法。
11. 【請求項１１】 前記半導体基板に発生したキャリア
    は、前記一方の反対導電型領域と前記半導体基板との間
    のｐｎ接合から広がる空乏層中でアバランシェブレーク
    ダウンを起こさせることにより発生したキャリアである
    ことを特徴とする請求項１０記載の半導体記憶装置の駆
    動方法。
12. 【請求項１２】 前記第１のフローティングゲートと前
    記帯状半導体層及び該帯状半導体層の両側の半導体基板
    との間に挟まれた絶縁膜を介して前記半導体基板に発生
    したキャリアを第１のフローティングゲートに注入し、
    蓄積して、閾値を制御した後、 前記一方の反対導電型領域をソース領域とし、前記他方
    の反対導電型領域をドレイン領域として、前記半導体記
    憶装置を駆動することを特徴とする請求項１０又は１１
    記載の半導体記憶装置の駆動方法。
13. 【請求項１３】 請求項１乃至３の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記他方の反対導電型領域と前記半導体基板との間、及
    び前記コントロールゲートと前記半導体基板との間に電
    圧を印加することにより前記半導体基板にキャリアを発
    生させ、該発生したキャリアを、前記第２のフローティ
    ングゲートと前記帯状半導体層及び該帯状半導体層の両
    側の半導体基板との間に挟まれた絶縁膜を介して前記第
    ２のフローティングゲートに注入し、蓄積して、前記チ
    ャネル領域の閾値を制御することを特徴とする半導体記
    憶装置の駆動方法。
14. 【請求項１４】 前記半導体基板に発生したキャリア
    は、前記他方の反対導電型領域と前記半導体基板との間
    のｐｎ接合から広がる空乏層中でアバランシェブレーク
    ダウンを起こさせることにより発生するキャリアである
    ことを特徴とする請求項１３記載の半導体記憶装置の駆
    動方法。
15. 【請求項１５】 前記第２のフローティングゲートと前
    記帯状半導体層及び該帯状半導体層の両側の半導体基板
    との間に挟まれた絶縁膜を介して前記半導体基板に発生
    したキャリアを第２のフローティングゲートに注入し、
    蓄積して、閾値を制御した後、 前記一方の反対導電型領域をドレイン領域とし、前記他
    方の反対導電型領域をソース領域として、前記半導体記
    憶装置を駆動することを特徴とする請求項１３又は１４
    記載の半導体記憶装置の駆動方法。
16. 【請求項１６】 請求項１乃至３の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記コントロールゲート、一方の反対導電型領域にプロ
    グラム電圧を印加して前記第１のフローティングゲート
    にキャリアを注入し、蓄積した状態を第１ビットの第１
    のバイナリ値とし、前記第１のフローティングゲートに
    キャリアを蓄積しない状態を第１ビットの第２のバイナ
    リ値として、前記第１のバイナリ値又は第２のバイナリ
    値のうち何れか一からなる前記第１ビットを設定し、 前記コントロールゲート、他方の反対導電型領域にプロ
    グラム電圧を印加して前記第２のフローティングゲート
    にキャリアを注入し、蓄積した状態を第２ビットの第３
    のバイナリ値とし、前記第２のフローティングゲートに
    キャリアを蓄積しない状態を第２ビットの第４のバイナ
    リ値として、前記第３のバイナリ値又は第４のバイナリ
    値のうち何れか一からなる前記第２ビットを設定するこ
    とを特徴とする半導体記憶装置の駆動方法。
17. 【請求項１７】 前記第１ビット及び第２ビットを設定
    した後に、 前記コントロールゲート、他方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域に流れる電流を検出することによ
    り、第１の電流値に対応する前記第１のバイナリ値、又
    は前記第１の電流値よりも大きい第２の電流値に対応す
    る前記第２のバイナリ値のうち何れか一からなる第１ビ
    ットを読み取り、 前記コントロールゲート、一方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域との間に流れる電流を検出すること
    により、第３の電流値に対応する前記第３のバイナリ
    値、又は前記第３の電流値よりも大きい第４の電流値に
    対応する前記第４のバイナリ値のうち何れか一からなる
    第２ビットを読み取ることを特徴とする請求項１６記載
    の半導体記憶装置の駆動方法。
18. 【請求項１８】 前記第１ビット及び第２ビットを読み
    取った後に、 前記コントロールゲートに対して、両方の前記反対導電
    型領域又は前記半導体基板の少なくとも何れか一に消去
    電圧を印加して前記第１又は第２のフローティングゲー
    トの少なくとも何れか一に蓄積された電荷を前記２つの
    反対導電型領域又は前記半導体基板の少なくとも何れか
    一に排出し、記憶情報を消去することを特徴とする請求
    項１７記載の半導体記憶装置の駆動方法。