JP3283872B1 - 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 - Google Patents

半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法

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JP3283872B1
JP3283872B1 JP2001114291A JP2001114291A JP3283872B1 JP 3283872 B1 JP3283872 B1 JP 3283872B1 JP 2001114291 A JP2001114291 A JP 2001114291A JP 2001114291 A JP2001114291 A JP 2001114291A JP 3283872 B1 JP3283872 B1 JP 3283872B1
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Abstract

【要約】 【課題】 一素子当たりの多値化を図ることが可能な、
素子構造上、製造方法上さらに改良された半導体記憶装
置の製造方法を提供する。 【解決手段】 相互に間隔を置いて行方向に並行して延
びる複数の帯状のコントロールゲート30a、30b、
・・を形成した後に、隣り合うコントロールゲート30
a、30b、・・の間の領域の半導体層24s上面及び
半導体基体21上に選択酸化法を用いて耐エッチング性
マスクとなる絶縁膜34を形成し、その後、絶縁膜34
をマスクとしてフローティングゲート27a、27bを
形成するためにコントロールゲート30a、30b、・
・の間の領域の不要な第1及び第2の導電性側壁を除去
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置、
その製造方法及び半導体記憶装置の駆動方法に関し、よ
り詳しくは、電気的に書き込み可能な2ビットメモリ、
その製造方法及びその駆動方法に関する。
【0002】
【従来の技術】フラッシュメモリにおいては、低コスト
化のため、一素子当たりの多値化を図る技術が注目さ
れ、米国特許(USP6,011,725、USP5,949,711)に一素子
当たりの多値化を図ることが可能な不揮発性メモリの構
造が開示されている。この構造によれば4値状態、即ち
2ビットを安定的に得ることができると期待される。
【0003】
【発明が解決しようとする課題】ところで、本件出願人
も、特願平2000−342616号において、上記米
国特許と異なる構造を提案した。その米国特許に比べ
て、微細化が可能であり、またフローティングゲートと
凸状のシリコン層及びn型領域(ソース領域及びドレイ
ン領域)との間の静電容量値を増やして、コントロール
ゲートへの印加電圧をコントロールゲートとフローティ
ングゲートの間の絶縁膜と、フローティングゲートとシ
リコン層及びn型領域との間の絶縁膜に適度に分割する
ことが可能である。
【0004】その特徴は、半導体基板表面に複数の半導
体記憶素子を行と列に配置し、列方向に並ぶ凸状の複数
の半導体層を挟んで両側の半導体基体の表層に列方向に
一連なりとなっている帯状の反対導電型領域を配置し、
一方の反対導電型領域端部から半導体層の一方の側面、
上面及び他方の側面を経て他方の反対導電型領域の端部
に至る領域にチャネル領域を形成するようにしたことで
ある。素子間分離は、隣り合う記憶素子間で半導体層及
びフローティングゲートを分断することにより行なって
いる。
【0005】上記構造を作成するため、列方向に延びる
帯状の半導体層を形成し、さらに半導体層の側壁にフロ
ーティングゲートとなるポリシリコン膜を形成する。そ
の後、レジストマスクに基づいて行方向に相互に並行し
て延びる複数の帯状のコントロールゲートを形成した
後、同じレジストマスクに基づいて隣り合うコントロー
ルゲートの間の部分の半導体層及び半導体層側壁のポリ
シリコン膜を除去することにより、隣り合う半導体記憶
素子の間を分離している。
【0006】提案した素子構造及び製造方法は有意なも
のと考えられるが、素子構造上、製造方法上なお改良す
る余地がある。本発明は、上記従来技術の問題点に鑑み
て創作されたものであり、一素子当たりの多値化を図る
ことが可能な、素子構造上、製造方法上さらに改良され
た半導体記憶装置、その製造方法及び半導体記憶装置の
駆動方法を提供するものである。
【0007】
【課題を解決するための手段】上記課題を解決するた
め、請求項1記載の発明は、半導体記憶装置に係り、半
導体基板に複数の半導体記憶素子が行と列に配置された
半導体記憶装置であって、一導電型の半導体基板上に突
出した複数の一導電型の帯状半導体層が相互に間隔を置
いて前記列方向に並行して形成された前記半導体基板
と、各々の前記帯状半導体層間の半導体基板表層に前記
列方向に延びるように形成された複数の帯状反対導電型
領域と、前記帯状半導体層に交差して前記行方向に延び
るように相互に間隔を置いて並行する複数の行方向帯状
領域に選択的に形成され、前記帯状半導体層の一方の側
面側の前記反対導電型領域上から前記帯状半導体層の一
方の側面にかけて絶縁膜を介して形成され、これにより
一つの前記帯状半導体層について前記列方向に前記複数
の行方向帯状領域に対応して間隔を置いて複数設けられ
た第1のフローティングゲートと、前記複数の行方向帯
状領域に選択的に形成され、前記帯状半導体層の他方の
側面側の前記反対導電型領域上から前記帯状半導体層の
他方の側面にかけて絶縁膜を介して形成され、これによ
り一つの前記帯状半導体層について前記列方向に前記複
数の行方向帯状領域に対応して間隔を置いて複数設けら
れた第2のフローティングゲートと、絶縁膜を介して前
記第1及び第2のフローティングゲート上を通り、各前
記行方向帯状領域に形成された、相互に間隔を置いて並
行する複数の帯状コントロールゲートとを有することを
特徴とし、請求項2記載の発明は、請求項1記載の半導
体記憶装置に係り、前記帯状半導体層の一方の側面側の
反対導電型領域がソース領域又はドレイン領域となり、
かつ前記帯状半導体層の他方の側面側の反対導電型領域
がドレイン領域又はソース領域となり、前記コントロー
ルゲート下であって、前記帯状半導体層の一方の側面側
の反対導電型領域の端部から前記帯状半導体層の一方の
側面、上面及び他方の側面を経て前記帯状半導体層の他
方の側面側の反対導電型領域の端部に至る領域がチャネ
ル領域となり、前記第1及び第2のフローティングゲー
トが高エネルギキャリアの電荷蓄積部となり、前記第1
及び第2のフローティングゲートで一素子当たり2ビッ
トを形成し、前記第1のフローティングゲートへの電荷
蓄積の有無と、前記第2のフローティングゲートへの電
荷蓄積の有無との組み合わせにより、4値状態を形成し
得ることを特徴とし、請求項3記載の発明は、請求項1
又は2記載の半導体記憶装置に係り、隣り合う前記行方
向帯状領域間の帯状半導体層の一導電型不純物濃度は前
記行方向帯状領域と重なる帯状半導体層の一導電型不純
物濃度よりも高くなっていることを特徴とし、請求項4
記載の発明は、半導体記憶装置の製造方法に係り、半導
体基板に複数の半導体記憶素子が行と列に配置された半
導体記憶装置の製造方法であって、(i)一導電型の半
導体基板上に突出した複数の一導電型の帯状半導体層が
相互に間隔を置いて前記列方向に並行して形成された前
記半導体基板と、各々の前記帯状半導体層間の半導体基
板表層に前記列方向に延びるように形成された複数の帯
状反対導電型領域と、前記帯状半導体層の一方の側面側
の前記反対導電型領域上から前記帯状半導体層の一方の
側面にかけて絶縁膜を介して形成された前記列方向に一
連なりの第1の導電性側壁と、前記帯状半導体層の他方
の側面側の前記反対導電型領域上から前記帯状半導体層
の他方の側面にかけて絶縁膜を介して形成された前記列
方向に一連なりの第2の導電性側壁と、前記第1及び第
2の導電性側壁上の絶縁膜とを形成する工程と、(ii)
全面に導電膜を形成する工程と、(iii)相互に間隔を
置いて前記行方向に並行し、前記帯状半導体層に交差す
るように複数の帯状の耐エッチング性マスクを形成する
工程と、(iv)前記耐エッチング性マスクに基づいて導
電膜をエッチングして前記第1の導電性側壁上から前記
帯状半導体層上面を経て前記第2の導電性側壁上を通
り、相互に間隔を置いて前記行方向に並行する複数の帯
状のコントロールゲートを形成する工程と、(v)隣り
合う前記帯状のコントロールゲートの間に露出する絶縁
膜を除去して前記第1及び第2の導電性側壁の表面及び
前記半導体基板の表面を露出させる工程と、(vi)前記
隣り合うコントロールゲートの間に露出する前記第1の
導電性側壁及び前記第2の導電性側壁の表面を耐酸化性
膜で覆う工程と、(vii)前記耐酸化性膜をマスクとし
て用いた選択酸化により、前記隣り合うコントロールゲ
ートの間に露出する前記半導体基板の表面に絶縁膜を形
成するとともに、前記耐酸化性膜の下の半導体基板の表
面にも絶縁膜を形成する工程と、(viii)前記耐酸化性
膜を選択的に除去する工程と、(ix)前記選択酸化によ
り形成した絶縁膜をマスクとして、前記耐酸化性膜を除
去した後の前記隣り合うコントロールゲートの間に露出
する前記第1の導電性側壁及び前記第2の導電性側壁を
除去する工程とを有することを特徴とし、請求項5記載
の発明は、請求項4記載の半導体記憶装置の製造方法に
係り、前記耐エッチング性マスクは、レジストマスク単
体、シリコン酸化膜単体からなるマスク、又はシリコン
酸化膜と該シリコン酸化膜上のレジストマスクとからな
るマスクのうち少なくとも何れかであることを特徴と
し、請求項6記載の発明は、請求項5記載の半導体記憶
装置の製造方法に係り、前記耐エッチング性マスクは、
前記シリコン酸化膜と該シリコン酸化膜上のレジストマ
スクとからなるマスクであり、前記(vi)の工程の前
に、前記耐エッチング性マスクのうち前記シリコン酸化
膜だけを残し、前記(viii)の工程、及び前記(ix)の
工程において、前記シリコン酸化膜をマスクとして用い
ることを特徴とし、請求項7記載の発明は、請求項4乃
至6の何れか一に記載の半導体記憶装置の製造方法に係
り、請求項4の(vi)の工程である前記隣り合うコント
ロールゲートの間に露出する前記第1の導電性側壁及び
前記第2の導電性側壁の表面を耐酸化性膜で覆う工程
は、前記耐酸化性膜を全面に形成した後に、前記耐酸化
性膜を異方性エッチングして、前記隣り合うコントロー
ルゲートの間の前記第1の導電性側壁及び前記第2の導
電性側壁の表面を耐酸化性膜で覆う工程であることを特
徴とし、請求項8記載の発明は、請求項4乃至7の何れ
か一に記載の半導体記憶装置の製造方法に係り、請求項
4の(vii)の工程の前記耐酸化性膜の下の半導体基板
の表面にも絶縁膜を形成する方法は、前記選択酸化の時
に前記耐酸化性膜とその下の半導体基板との間を酸化種
が横方向に拡散して、前記耐酸化性膜の下の半導体基板
表面を酸化させることを利用したことを特徴とし、請求
項9記載の発明は、請求項4乃至8の何れか一に記載の
半導体記憶装置の製造方法に係り、請求項4の(iv)の
工程の前記複数の帯状のコントロールゲートを形成する
工程の後に、前記隣り合うコントロールゲートの間の帯
状半導体層に一導電型不純物を導入して、前記隣り合う
コントロールゲートの間の帯状半導体層に該コントロー
ルゲート下の帯状半導体層の一導電型不純物濃度よりも
高い一導電型高濃度不純物層を介在させる工程を有する
ことを特徴とする。請求項10記載の発明は、半導体記
憶装置の駆動方法に係り、請求項1乃至3の何れか一に
記載の半導体記憶装置を駆動する半導体記憶装置の駆動
方法であって、前記一方の反対導電型領域と前記半導体
基板との間、及び前記コントロールゲートと前記半導体
基板との間に電圧を印加することにより、前記半導体基
板にキャリアを発生させ、該発生したキャリアを前記第
1のフローティングゲートと前記帯状半導体層及び該帯
状半導体層両側の半導体基板との間に挟まれた絶縁膜を
介して前記第1のフローティングゲートに注入し、蓄積
して、前記チャネル領域の閾値を制御することを特徴と
し、請求項11記載の発明は、請求項10記載の半導体
記憶装置の駆動方法に係り、前記半導体基板に発生した
キャリアは、前記一方の反対導電型領域と前記半導体基
板との間のpn接合から広がる空乏層中でアバランシェ
ブレークダウンを起こさせることにより発生したキャリ
アであることを特徴とし、請求項12記載の発明は、請
求項10又は11記載の半導体記憶装置の駆動方法に係
り、前記第1のフローティングゲートと前記帯状半導体
層及び該帯状半導体層の両側の半導体基板との間に挟ま
れた絶縁膜を介して前記半導体基板に発生したキャリア
を第1のフローティングゲートに注入し、蓄積して、閾
値を制御した後、前記一方の反対導電型領域をソース領
域とし、前記他方の反対導電型領域をドレイン領域とし
て、前記半導体記憶装置を駆動することを特徴とし、請
求項13記載の発明は、半導体記憶装置の駆動方法に係
り、請求項1乃至3の何れか一に記載の半導体記憶装置
を駆動する半導体記憶装置の駆動方法であって、前記他
方の反対導電型領域と前記半導体基板との間、及び前記
コントロールゲートと前記半導体基板との間に電圧を印
加することにより前記半導体基板にキャリアを発生さ
せ、該発生したキャリアを、前記第2のフローティング
ゲートと前記帯状半導体層及び該帯状半導体層の両側の
半導体基板との間に挟まれた絶縁膜を介して前記第2の
フローティングゲートに注入し、蓄積して、前記チャネ
ル領域の閾値を制御することを特徴とし、請求項14記
載の発明は、請求項13記載の半導体記憶装置の駆動方
法に係り、前記半導体基板に発生したキャリアは、前記
他方の反対導電型領域と前記半導体基板との間のpn接
合から広がる空乏層中でアバランシェブレークダウンを
起こさせることにより発生するキャリアであることを特
徴とし、請求項15記載の発明は、請求項13又は14
記載の半導体記憶装置の駆動方法に係り、前記第2のフ
ローティングゲートと前記帯状半導体層及び該帯状半導
体層の両側の半導体基板との間に挟まれた絶縁膜を介し
て前記半導体基板に発生したキャリアを第2のフローテ
ィングゲートに注入し、蓄積して、閾値を制御した後、
前記一方の反対導電型領域をドレイン領域とし、前記他
方の反対導電型領域をソース領域として、前記半導体記
憶装置を駆動することを特徴とし、請求項16記載の発
明は、半導体記憶装置の駆動方法に係り、請求項1乃至
3の何れか一に記載の半導体記憶装置を駆動する半導体
記憶装置の駆動方法であって、前記コントロールゲー
ト、一方の反対導電型領域にプログラム電圧を印加して
前記第1のフローティングゲートにキャリアを注入し、
蓄積した状態を第1ビットの第1のバイナリ値とし、前
記第1のフローティングゲートにキャリアを蓄積しない
状態を第1ビットの第2のバイナリ値として、前記第1
のバイナリ値又は第2のバイナリ値のうち何れか一から
なる前記第1ビットを設定し、前記コントロールゲー
ト、他方の反対導電型領域にプログラム電圧を印加して
前記第2のフローティングゲートにキャリアを注入し、
蓄積した状態を第2ビットの第3のバイナリ値とし、前
記第2のフローティングゲートにキャリアを蓄積しない
状態を第2ビットの第4のバイナリ値として、前記第3
のバイナリ値又は第4のバイナリ値のうち何れか一から
なる前記第2ビットを設定することを特徴とし、請求項
17記載の発明は、請求項16記載の半導体記憶装置の
駆動方法に係り、前記第1ビット及び第2ビットを設定
した後に、前記コントロールゲート、他方の反対導電型
領域に読み出し電圧を印加して前記一方の反対導電型領
域と前記他方の反対導電型領域に流れる電流を検出する
ことにより、第1の電流値に対応する前記第1のバイナ
リ値、又は前記第1の電流値よりも大きい第2の電流値
に対応する前記第2のバイナリ値のうち何れか一からな
る第1ビットを読み取り、前記コントロールゲート、一
方の反対導電型領域に読み出し電圧を印加して前記一方
の反対導電型領域と前記他方の反対導電型領域との間に
流れる電流を検出することにより、第3の電流値に対応
する前記第3のバイナリ値、又は前記第3の電流値より
も大きい第4の電流値に対応する前記第4のバイナリ値
のうち何れか一からなる第2ビットを読み取ることを特
徴とし、請求項18記載の発明は、請求項17記載の半
導体記憶装置の駆動方法に係り、前記第1ビット及び第
2ビットを読み取った後に、前記コントロールゲートに
対して、両方の前記反対導電型領域又は前記半導体基板
の少なくとも何れか一に消去電圧を印加して前記第1又
は第2のフローティングゲートの少なくとも何れか一に
蓄積された電荷を前記2つの反対導電型領域又は前記半
導体基板の少なくとも何れか一に排出し、記憶情報を消
去することを特徴としている。
【0008】以下に、上記構成に基づく、この発明の作
用、効果を説明する。この発明の半導体記憶装置におい
ては、半導体基板表面に突出した帯状半導体層が間隔を
置いて列方向に並行して複数設けられ、帯状半導体層と
交差し、相互に間隔を置いて行方向に並行する複数の行
方向帯状領域であって、帯状半導体層の両側面に第1及
び第2のフローティングゲートが設けられている。これ
により、第1及び第2のフローティングゲートが、一つ
の帯状半導体層について列方向に複数の行方向帯状領域
に対応して間隔を置いて複数設けられている。さらに、
第1及び第2のフローティングゲート上にコントロール
ゲートが設けられている。このようにして、行方向に並
ぶ複数の帯状コントロールゲートと列方向に並ぶ複数の
帯状半導体層との交差領域に半導体記憶素子が配置され
るようにしている。このような構成では、一つの列方向
に延びる帯状半導体層には、半導体記憶素子が形成され
た動作層と素子分離層とが交互に配置されることにな
る。
【0009】言い換えれば、一つの列方向に並ぶ隣り合
う記憶素子の間の半導体層は素子分離層として残しつ
つ、一つの列方向に並ぶ隣接する記憶素子間でフローテ
ィングゲート及びコントロールゲートを分断すること
で、個々の記憶素子を分離している。フローティングゲ
ート及びコントロールゲートを分断することで素子分離
を行っているため、隣り合う動作層の間が同じ動作層と
半導体層により繋がっていても、相互に隣り合う記憶素
子間で相互干渉が生じない。これにより、記憶素子は独
立のトランジスタとして動作する。この場合、素子間分
離をより確実に行うためには、好ましくは、素子分離層
の一導電型不純物濃度を動作層の一導電型不純物濃度よ
りも高くするとよい。
【0010】ところで、本件出願人が提案した特願平2
000−342616号においては、フローティングゲ
ートを形成するために半導体層側面のポリシリコン膜を
除去する際に、相互に隣り合うコントロールゲートの間
の領域の半導体層や半導体基体もエッチングされてしま
う。このため、表面の凹凸が増えてその上に膜を形成す
るときなど、所謂膜切れ等が生じる虞や、半導体基体に
欠陥等が導入される虞などがあり、好ましくない。
【0011】この発明の半導体記憶装置の製造方法にお
いては、相互に間隔を置いて行方向に並行して延びる複
数の帯状のコントロールゲートを形成した後に、選択酸
化法を用いて隣り合うコントロールゲートの間の領域の
半導体層上面及び半導体基体上に耐エッチング性マスク
となる絶縁膜を形成し、その後、フローティングゲート
を形成するためにその選択酸化法による絶縁膜をマスク
として、隣り合うコントロールゲートの間の領域の不要
な第1及び第2の導電性側壁を除去している。
【0012】従って、隣り合うコントロールゲートの間
の領域の半導体層や半導体基体はエッチングされずに済
む。また、コントロールゲートを形成した後に、隣り合
うコントロールゲートの間の半導体層に、コントロール
ゲート下のチャネル領域が形成される半導体層の不純物
濃度よりも高濃度の一導電型不純物を導入して、隣り合
う記憶素子の間に一導電型高濃度不純物層を形成するこ
とにより、この層により素子間分離をより確実に行なう
ことができる。上記構造の半導体記憶装置においては、
図10(a)、(b)及び図11(a)、(b)に示す
ように、第1のフローティングゲート27aへの電荷蓄
積の有無と、第2のフローティングゲート27bへの電
荷蓄積の有無とで合わせて4つのバイナリ値を設定する
ことにより一素子当たり2ビットを形成することが可能
である。その駆動方法においては、情報の書き込み、記
憶情報の読み出し及び書き込まれた記憶情報の消去とい
う一連の動作を行なわせることができる。情報の書き込
みは、例えば、2つの反対導電型領域のうち少なくとも
何れか一に電圧を印加して反対導電型領域から広がる空
乏層中でアバランシェブレークダウンを起こさせ、これ
により高エネルギキャリアを発生させてフローティング
ゲートに電荷を注入し、蓄積することにより行なう。ま
た、2ビットの読み出しは以下の方法により行なうこと
ができる。即ち、第1のフローティングゲート27a、
又は第2のフローティングゲート27bへの電荷蓄積に
より、当該フローティングゲート27a、又は27bに
隣接するチャネル領域のポテンシャルを変化させること
ができる。特に、電荷が蓄積されたフローティングゲー
ト27a又は27b側の反対導電型領域23a又は23
bをソース領域とする場合、蓄積電荷はチャネルが閉じ
るような電界を生じさせるため、トランジスタを流れる
電流が小さくなる。逆に、当該フローティングゲート2
7a又は27b側の反対導電型領域23a又は23bを
ドレイン領域とする場合、チャネルが閉じるような電界
を生じさせることとなるのは変わらないが、ソース領域
と比べてドレイン領域にはコントロールゲート30aと
同程度の大きい電圧が印加されて、蓄積電荷による電界
が相殺された上にさらにそれ以上の電圧がコントロール
ゲート30aにかかるため、チャネルポテンシャルに与
える影響は少なくなり、トランジスタを流れる電流が大
きくなる。また、フローティングゲート27a又は27
bへの電荷蓄積が行なわれていない場合には、フローテ
ィングゲート27a又は27bの電位はコントロールゲ
ート30aに印加されたゲート電圧により近くなる。こ
のため、チャネルは開かれた状態が維持され、両方向と
もに電流値が大きくなる。このように、ソース領域とド
レイン領域とを入れ換えて電流を検出するような上記方
法でトランジスタに流れる電流の値を検出することによ
り、4つのバイナリ値を読み出すことが可能である。さ
らに、記憶情報の消去に際しては、フローティングゲー
トとソース領域又はドレイン領域となる反対導電型領域
との重なり領域が大きいため、フローティングゲートに
蓄積された電荷を反対導電型領域に排出することが容易
である。即ち、基板と独立して選択された一素子のソー
ス/ドレイン単位で記憶情報が消去できるので、チップ
消去だけでなく一素子単位(ブロック単位)での消去が
可能になる。
【0013】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 (1)第1の実施の形態 図1は、本発明の第1の実施の形態に係る半導体記憶装
置の構造について示す平面図である。図2(a)は同じ
く図1の部分平面図であり、図2(b)は、図2(a)
のI−Ia−Ib−I線に沿う断面を示す。また、図3
(a)は同じく図1の部分平面図であり、図3(b)は
図3(a)のII−II線に沿う断面を示す。
【0014】その半導体記憶装置では、図1、図2
(a)及び図3(a)に示すように、p型のシリコン基
体(一導電型の半導体基体)21上に複数の帯状のp型
のシリコン層(一導電型の半導体層)24a、24b、
・・が列方向に相互に間隔を置いて並行して配置されて
いる。上記半導体記憶装置の断面構成においては、図2
(b)に示すように、シリコン基体21の表面に断面が
直方体形状のシリコン層24a、24b、・・が突出し
ているような基板構造を有する。
【0015】このシリコン層24a、24b、・・を挟
んでシリコン基体21の表層にそれぞれ第1のn型領域
(第1の反対導電型領域)23a、第2のn型領域(第
2の反対導電型領域)23b及び第3のn型領域(第3
の反対導電型領域)23cが形成されている。n型領域
23a、23b及び23cは、それぞれ帯状を有し、第
1のn型領域23a及び第2のn型領域23bはシリコ
ン層24aの対向する一対の側面に沿って相互に並行
し、第2のn型領域23b及び第3のn型領域23cは
シリコン層24bの対向する一対の側面に沿って相互に
並行している。列方向で隣接するトランジスタTrij、
Tri+1j、・・間で、第1のn型領域23aが相互に接
続され、かつ第2のn型領域23bが相互に接続され、
また、別の列方向で隣接するトランジスタTrij+1、T
ri+1j+1、・・間で、第3のn型領域23cが相互に接
続されて、一列にわたって一つの帯状のn型領域が形成
される。
【0016】第1のn型領域23aは情報の読み出しの
際にソース領域として、又はドレイン領域として交互に
入れ換えて用いられる。これに伴い、第2のn型領域2
3bは、第1のn型領域23aがソース領域として用い
られるときドレイン領域として用いられ、第1のn型領
域23aがドレイン領域として用いられるときソース領
域として用いられる。第2のn型領域23b及び第3の
n型領域23cの間にも上記と同様な関係があり、上記
と同様に用いられる。n型領域23a、23b、23c
はビットライン(BL)として機能する。
【0017】複数の帯状のコントロールゲート30a、
30bは相互に間隔を置いて行方向に並行して配置され
ている。各帯状のコントロールゲート30a、30bの
配置領域を行方向帯状領域という。コントロールゲート
30a、30bは、行方向に延びる帯状のポリシリコン
膜(導電膜)を行毎に形成し、かつ一行にわたって一体
的に形成してなる。コントロールゲート30a、30b
はワードライン(WL)として機能する。なお、図2
(b)、図3(b)中の符号35は、コントロールゲー
ト30a、30b上に形成されたシリコン酸化膜であ
る。
【0018】コントロールゲート30a、30bと交差
する領域のシリコン層24a,24b・・が動作層24
tとなり、隣り合う動作層24tの間には同じシリコン
層24a,24b・・である素子分離層24sを介在さ
せている。この様子を図3(b)に示す。動作層24t
に半導体記憶素子Trij、Trij+1、・・、Tri+1j、
Tri+1j+1、・・のチャネル領域が形成されて、複数の
半導体記憶素子Trij、Trij+1、・・、Tri+1j、T
ri+1j+1、・・が行と列に配置されることになる。
【0019】図2(b)に示すように、チャネル領域は
第1のn型領域23aと第2のn型領域23bの間の領
域であって、シリコン層24aの一方の側面から上面を
経て反対側の側面に至る領域に形成される。即ち、チャ
ネル長は第1のn型領域23aの端部から第2のn型領
域23bの端部に至るシリコン層24aの沿面距離とほ
ぼ等しくなる。また、図1に示すように、チャネル幅は
コントロールゲート30a,30b・・と重なっている
動作層24tの線幅とほぼ等しくなる。第2のn型領域
23bと第3のn型領域23cの間の領域についても同
様である。
【0020】さらに、図1及び図2(b)に示すよう
に、行方向帯状領域であって、第1のn型領域23aに
面するシリコン層24aの側面から第1のn型領域23
a上にかけて、絶縁膜22aを介して第1のフローティ
ングゲート27aが形成されている。また、行方向帯状
領域であって、第2のn型領域23bに面するシリコン
層24aの側面から第2のn型領域23b上にかけて、
絶縁膜22bを介して第2のフローティングゲート27
bが形成されている。また、同様に、第2のn型領域2
3bに面するシリコン層24bの側面から第2のn型領
域23b上にかけて、絶縁膜22bを介して第2のフロ
ーティングゲート27bが形成されている。第3のn型
領域23cに面するシリコン層24bの側面から第3の
n型領域23c上にかけて、絶縁膜22aを介して第1
のフローティングゲート27aが形成されている。
【0021】さらに、シリコン層24a,24b,・・
の上部表面に絶縁膜22が形成され、第1のフローティ
ングゲート27aの表面と第2のフローティングゲート
27bの表面にはそれぞれ絶縁膜29が形成されてい
る。コントロールゲート30a,30bは、これらの絶
縁膜22、29を介して、第1のフローティングゲート
27aからシリコン層24aを経て第2のフローティン
グゲート27b上を通り、さらに第2のフローティング
ゲート27bからシリコン層24bを経て第1のフロー
ティングゲート27a上を通る。
【0022】コントロールゲート30aとシリコン層2
4aとの間に挟まれた絶縁膜22が第1のゲート絶縁膜
となり、第1のフローティングゲート27aとシリコン
層24a,24b・・との間に挟まれた絶縁膜22aが
第2のゲート絶縁膜となり、第2のフローティングゲー
ト27bとシリコン層24a,24b・・との間に挟ま
れた絶縁膜22bが第3のゲート絶縁膜となる。
【0023】第2及び第3のゲート絶縁膜22a、22
bは、シリコン層24a近くの第1のn型領域23a、
第2のn型領域23b及び第3のn型領域23cとシリ
コン基体21との間に形成されるpn接合付近でアバラ
ンシェ降伏により生じたホットキャリア(高エネルギキ
ャリア)が絶縁膜22a、22bのポテンシャルを超え
得るような膜厚を有している。
【0024】第2のゲート絶縁膜22a及び第3のゲー
ト絶縁膜22bの膜厚は蓄積電荷のリークをできるだけ
小さくするため5nm以上が好ましく、また蓄積電荷か
らの電界がチャネル領域に十分な影響を及ぼすように1
00nm以下が好ましい。なお、第1のゲート絶縁膜2
2は、第2及び第3のゲート絶縁膜22a、22bと同
じ膜厚で形成されてもよいし、異なっていてもよい。
【0025】上記した構造では、コントロールゲート3
0a,30b・・やフローティングゲート27a,27
bが隣接する記憶素子間で分断されて素子分離されてい
るため、隣り合う動作層24t同士が素子分離層24s
で繋がっていても素子分離層24sにチャネルは形成さ
れず、隣り合う記憶素子は相互干渉しないので、独立し
たトランジスタとして動作する。動作層24tと素子分
離層24sとが同じ不純物濃度の場合も上記の理由で、
独立したトランジスタとして動作するが、素子分離層2
4s近くに外部から電荷が侵入した場合や、素子分離層
24sの界面準位の状態によっては素子分離層24sの
表面が空乏化する虞がある。従って、この実施の形態で
は、図2(b)及び図3(b)に示すように、これらの
電荷の影響を受けないように、素子分離層24sに予め
高濃度のp型不純物を導入し、素子分離層24sを動作
層24tに比較してp型不純物濃度の高いp型高濃度不
純物層としている。これにより、素子間分離を確実に行
なうことができる。
【0026】以上のように、この発明の第1の実施の形
態である半導体記憶装置においては、シリコン基体21
上に複数の帯状のシリコン層24a,24b・・を間隔
を置いて列方向に並行して配置し、かつシリコン層24
a,24b・・と交差するように間隔を置いて行方向に
並行して複数の帯状のコントロールゲート30a,30
b・・を配置することにより、個々の記憶素子を行と列
に配置している。そして、隣り合うコントロールゲート
30a,30b・・の間の領域でフローティングゲート
27a,27bを分断することで個々の記憶素子を分離
している。即ち、個々の記憶素子間のシリコン層24s
は残し、半導体基体21表面も平坦である。このため、
凹凸が少ない構造となっているので、多層の積層膜を形
成するのに適している。
【0027】また、フローティングゲート27a,27
b及びコントロールゲート30a,30b・・を分断す
ることで素子間分離を行なっているため、隣接する動作
層24t同士は干渉し合わず、独立したトランジスタと
して動作するが、この実施の形態ではさらに素子分離層
24sに動作層24tの不純物濃度よりも高濃度のp型
不純物を導入しているので、素子間分離をより確実に行
なうことができる。
【0028】(2)第2の実施の形態 次に、図4乃至図8を参照して上記半導体記憶装置の製
造方法について説明する。図4乃至図8は、この発明の
第1の実施の形態である半導体記憶装置の製造方法を示
す断面図である。その断面は図2(a)のI−Ia−Ib
−I線に沿う断面に相当する。
【0029】ここでは、複数のトランジスタを行と列に
配置する場合について説明する。まず、図4(a)に示
すように、p型(一導電型)のシリコン基体21上にシ
リコン基体21よりも低濃度のp型シリコン層24をエ
ピタキシャル成長等により形成する。続いて、膜厚約1
00nmのシリコン酸化膜25を熱酸化により形成す
る。
【0030】次いで、図4(b)に示すように、シリコ
ン酸化膜25上にレジスト膜を形成した後、レジスト膜
をパターニングし、並行する帯状のソース/ドレイン領
域を形成すべき領域に開口部を有するレジストマスク2
6を形成する。続いて、レジストマスク26に基づい
て、シリコン酸化膜25をエッチングし、さらにシリコ
ン層24をエッチングする。これにより、並行する帯状
のシリコン酸化膜25aからなるイオン注入のマスクが
形成されるとともに、その下に並行する帯状のシリコン
層24aが形成される。
【0031】次に、レジストマスク26を除去した後、
図4(c)に示すように、熱酸化によりシリコン層24
aの側面にイオン注入のマスクとなる膜厚20〜30n
mのシリコン酸化膜28bを形成する。このとき、シリ
コン基体21の表面には同じく膜厚20〜30nmのシ
リコン酸化膜28aが形成される。次いで、図4(c)
に示すように、シリコン酸化膜25a及び28bをマス
クとし、シリコン基体21の表面のシリコン酸化膜28
aを通して、n型(反対導電型)の導電型不純物をイオ
ン注入する。このとき、イオン流は基体21表面にほぼ
垂直であるため、シリコン層24aの側面のシリコン酸
化膜28bをイオンが透過せず、シリコン基体21の表
面のシリコン酸化膜28aを透過するようなイオン注入
条件を設定する。これにより、シリコン層24aを挟ん
で列方向に沿って延びるシリコン基体21の表層に高濃
度のn型(反対導電型)の第1のn型領域(第1の反対
導電型領域)23a、及び第2のn型領域(第2の反対
導電型領域)23bを形成する。
【0032】次いで、残存するシリコン酸化膜25a及
び28a、28bを除去した後、図5(a)に示すよう
に、熱酸化によりシリコン酸化膜22を形成する。続い
て、シリコン酸化膜22上に多結晶シリコン膜27を形
成する。次いで、図5(b)に示すように、異方性エッ
チングにより多結晶シリコン膜27をエッチングし、帯
状のシリコン層24aの側面にシリコン酸化膜22を介
して列方向に一連なりの多結晶シリコン膜からなる導電
性側壁(第1及び第2の導電性側壁)27a、27bを
残す。
【0033】次に、図5(c)に示すように、多結晶シ
リコン膜からなる導電性側壁27a、27bの表面に熱
酸化によりシリコン酸化膜29を形成する。次いで、図
6(a)に示すように、全面に多結晶シリコン膜30と
シリコン酸化膜35とを、例えば、化学気相成長法(C
VD法)により、順に形成した後、図6(b)に示すよ
うに、フォトリソグラフィ技術により列方向に並行する
帯状のシリコン層24aと交差するように間隔を置いて
行方向に並行する複数の帯状のレジストマスク32を形
成する。続いて、レジストマスク32に基づいてシリコ
ン酸化膜35をエッチングし、多結晶シリコン膜30上
に、列方向に並行する帯状のシリコン層24aと交差す
るように間隔を置いて行方向に並行する複数の帯状のシ
リコン酸化膜35を形成する。帯状のシリコン酸化膜3
5とその上の帯状のレジストマスク32が耐エッチング
性マスクを構成する。
【0034】次に、耐エッチング性マスクに基づいて、
多結晶シリコン膜30をエッチングし、列方向に並行す
る帯状のシリコン層24aと交差し、間隔を置いて行方
向に並行する複数の帯状のコントロールゲート30aを
形成する。エッチングの条件として、例えばCl2+O2
を含む混合ガスを用い、シリコン酸化膜に対する多結晶
シリコンのエッチングの選択比が30以上となるような
ガスの種類やガス流量比を選択する。
【0035】さらに、図6(c)に示すように、上記耐
エッチング性マスクに基づいて、イオン注入によりシリ
コン層24aにp型不純物を導入する。これにより、コ
ントロールゲート30a下のシリコン層24aが低濃度
のp型不純物を有する動作層24tとなり、耐エッチン
グ性マスクで被覆されていないシリコン層24aが動作
層24tよりも高濃度のp型不純物を有する素子分離層
(一導電型高濃度不純物層)24sとなる。各動作層2
4tには、図1に示す半導体記憶素子Trij、Trij+
1、・・、Tri+1j、Tri+1j+1、・・のチャネル領域
が形成される。
【0036】続いて、上記耐エッチング性マスクに基づ
いて、耐エッチング性マスクで被覆されていないシリコ
ン基体21、シリコン層24a及び導電性側壁27a、
27b上のシリコン酸化膜22、29をエッチングによ
り除去する。エッチングの条件として、例えばC48
CH22+Arを含む混合ガスを用い、シリコンに対す
るシリコン酸化膜のエッチングの選択比が30以上とな
るようなガスの種類やガス流量比を選択する。
【0037】次いで、耐エッチング性マスクのうちレジ
ストマスク32を除去した後、図7(a)に示すよう
に、減圧化学気相成長法(LPCVD)により、全面に
膜厚約50nmのシリコン窒化膜(耐酸化性膜)33を
形成する。次に、図7(b)に示すように、CH22
Arを含むエッチングガスによりシリコン窒化膜33を
異方性エッチングして導電性側壁27a、27bの表面
にシリコン窒化膜33a、33bを残す。このとき、シ
リコン基体21及びシリコン層24aの表面が露出して
いる。なお、コントロールゲート30aの側面にもシリ
コン窒化膜33cが残る。
【0038】次いで、図7(c)に示すように、シリコ
ン窒化膜33a、33b、33cをマスクとして、熱酸
化法により温度750℃、H2+O2の混合ガス中で、露
出しているシリコン基体21及びシリコン層24aの上
面を選択的に酸化し、膜厚約130nmのシリコン酸化
膜34を形成する。このとき、シリコン窒化膜33a、
33b、33cとその下のシリコン基体21との間を酸
化種であるO2やOHが横方向に拡散して、シリコン窒
化膜33a、33b、33cの下のシリコン基体21の
表面が酸化されることを利用する。即ち、シリコン窒化
膜33a、33b、33c下のシリコン基体21表面に
も選択酸化に特有のシリコン酸化膜34が形成されて、
シリコン基体21の表面は隙間なくシリコン酸化膜2
2、34で覆われることになる。
【0039】次に、図8に示すように、CHF3+CF4
+Arを含む混合ガスを用いたエッチングにより、シリ
コン酸化膜34、35をマスクとしてシリコン窒化膜3
3a、33b、33cを除去した後、同じくシリコン酸
化膜34、35をマスクとしてコントロールゲート30
aで被覆されず、露出している導電性側壁27a、27
bをエッチングにより除去する。エッチングの条件とし
て、例えばCl2+O2を含む混合ガスを用い、シリコン
酸化膜に対する多結晶シリコンのエッチングの選択比が
30以上となるようなガスの種類やガス流量比を選択す
る。これにより、図1に示すコントロールゲート30
a、30b下に半導体記憶素子Trij、Trij+1、・
・、Tri+1j、Tri+1j+1、・・の第1および第2のフ
ローティングゲート27a、27bが形成されるととも
に、フローティングゲート27a、27bは半導体記憶
素子Trij、Trij+1、・・、Tri+1j、Tri+1j+1、
・・間で分断される。
【0040】その後、通常の工程を経て半導体記憶装置
が完成する。以上、図2(a)のI−Ia−Ib−I線に
沿う断面の範囲に限定して半導体記憶装置の製造方法を
説明したが、半導体記憶素子が形成される全範囲に適用
することができることはいうまでもない。上記のよう
に、この発明の実施の形態である半導体記憶装置の製造
方法においては、相互に間隔を置いて行方向に並行して
延びる複数の帯状のコントロールゲート30a、30
b、・・を形成した後に、隣り合うコントロールゲート
30a、30b、・・の間の領域のシリコン層24a、
24b、・・ の上面及びシリコン基体21上に選択酸
化法を用いて耐エッチング性マスクとなるシリコン酸化
膜34を形成し、その後、フローティングゲート27
a、27bを形成するために隣り合うコントロールゲー
ト30a、30b、・・の間の領域の不要な第1及び第
2の導電性側壁27a、27bを除去している。
【0041】隣り合うコントロールゲート30a、30
b、・・の間の領域のシリコン層24a、24b、・・
やシリコン基体21はシリコン酸化膜34により被覆さ
れているので、エッチングされずに済む。また、コント
ロールゲート30a、30b、・・を形成した後に、隣
り合うコントロールゲート30a、30b、・・の間の
素子間分離層24sとなるシリコン層24a、24b、
・・に、コントロールゲート30a、30b、・・下の
動作層24tとなるシリコン層24a、24b、・・の
p型不純物濃度よりも高濃度のp型不純物を導入して、
隣り合う記憶素子の動作層24tの間にp型高濃度不純
物層24sを形成している。この層24sにより素子間
分離をより確実に行なうことができる。
【0042】(3)上記した半導体記憶装置の駆動方法
の説明 次に、上記図1乃至図3の半導体記憶装置を用い、図9
乃至図11を参照して半導体記憶装置の駆動方法につい
て説明する。図9はその駆動方法のうち書き込み動作の
際におけるフローティングゲート27a、27bの周辺
部の電荷の生成や移動の様子を示す断面図である。
【0043】書き込み動作を行なうため、第1のn型領
域23aに電圧を印加し、第1のn型領域23aとシリ
コン基板21とで形成されるpn接合でアバランシェ降
伏を起こさせてホットエレクトロンを生じさせる。ホッ
トエレクトロンは第1のフローティングゲート27aに
注入されて絶縁膜22a、29のポテンシャル障壁によ
り第1のフローティングゲート27a内に蓄積される。
【0044】図9のようにして書き込み動作を行なうこ
とにより、図10(a)、(b)、図11(a)、
(b)に示すような4値状態を形成し得る。図10
(a)、(b)、図11(a)、(b)はそれぞれ4つ
のバイナリ値を組み合わせて生成される4つの異なる状
態を示す断面図である。図中、実線で示す検出電流の方
向を順方向とし、点線で示す検出電流の方向を逆方向と
する。
【0045】図10(a)は、第1及び第2のフローテ
ィングゲート27a、27bにともに電荷蓄積していな
い状態を示す。即ち、第1ビットに第2のバイナリ値が
設定され、第2ビットに第4のバイナリ値が設定された
状態を示す。読み出し動作において検出電流idは順方
向、逆方向ともに大きい値となる。図10(b)は、第
1のフローティングゲート27aのみに電荷蓄積してい
る状態を示す。即ち、第1ビットに第1のバイナリ値が
設定され、第2ビットに第4のバイナリ値が設定された
状態を示す。読み出し動作において検出電流idは順方
向で小さい値となり、逆方向で大きい値となる。
【0046】図11(a)は、第2のフローティングゲ
ート27bのみに電荷蓄積している状態を示す。即ち、
第1ビットに第2のバイナリ値が設定され、第2ビット
に第3のバイナリ値が設定された状態を示す。読み出し
動作において検出電流idは順方向で大きい値となり、
逆方向で小さい値となる。図11(b)は、第1及び第
2のフローティングゲート27a、27bにともに電荷
蓄積している状態を示す。即ち、第1ビットに第1のバ
イナリ値が設定され、第2ビットに第3のバイナリ値が
設定された状態を示す。読み出し動作において検出電流
idは順方向、逆方向ともに小さい値となる。
【0047】次に、書き込まれた情報を読み出すには、
まず、コントロールゲート30aに読み出し電圧を印加
し、ドレイン領域としての第2のn型領域23bに読み
出し電圧を印加し、ソース領域としての第1のn型領域
23aを接地する。このとき、第1のn型領域23aと
第2のn型領域23bの間に電流(順方向)が流れるの
で、その電流idを検出する。
【0048】続いて、コントロールゲート30aに読み
出し電圧を印加し、ドレイン領域としての第1のn型領
域23aに読み出し電圧を印加し、ソース領域としての
第2のn型領域23bを接地する。このとき、第1のn
型領域17aと第2のn型領域17bの間に電流(逆方
向)が流れるので、その電流idを検出する。次いで、
上記のように、順方向及び逆方向の電流値の大小の組み
合わせを特定することにより、第1ビット及び第2ビッ
トを読み取る。
【0049】以上のように、第1及び第2のフローティ
ングゲート27a、27bで一素子当たり2ビットを形
成し、第1のフローティングゲート27aへの電荷蓄積
の有無と、第2のフローティングゲート27bへの電荷
蓄積の有無との組み合わせにより一素子当たり計4値状
態を表示することができる。次に、上記のようにして書
き込まれた情報を読み出した後、書き込まれた情報を消
去する。消去の為に、例えばコントロールゲート30
a、30b・・を0Vにし、ソース領域及びドレイン領
域23a、23b双方を昇圧(Vee=8V)する。
【0050】この場合、ソース領域及びドレイン領域2
3a、23bとフローティングゲート27a、27bと
の間の重なり領域の面積を大きくすることができるた
め、両フローティングゲート27a、27bに蓄積され
た電子は、その重なり領域の膜厚(例えば、凡そ5n
m)の薄いシリコン酸化膜22a、22bを通してファ
ウラ−ノルドファイムトンネル電流(F−N電流)によ
りソース領域及びドレイン領域23a、23bにより一
層抜き取られ易くなる。
【0051】通常のフラッシュメモリでは、基板を昇圧
するため、データ消去についてはチップ消去になるが、
VROMの場合、基板と独立して選択されたソース/ド
レイン単位でデータ消去できるので、チップ消去だけで
なくブロック単位での消去が可能になる。以上、実施の
形態によりこの発明を詳細に説明したが、この発明の範
囲は上記実施の形態に具体的に示した例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の上記実施
の形態の変更はこの発明の範囲に含まれる。
【0052】上記第2の実施の形態では、図6(b)の
工程で、多結晶シリコン膜30をパターニングするため
のマスクとして、また図8の工程で、シリコン窒化膜3
3a、33b、33cを除去するためのマスクとして、
さらに隣り合うコントロールゲート30a、30bの間
の第1及び第2の導電性側壁27a、27bを除去する
ためのマスクとしてシリコン酸化膜35を用いている。
しかし、別の方法として、図6(a)の工程の後、多結
晶シリコン膜30上に直にレジストマスク32を形成
し、図6(b)の工程で、レジストマスク32に基づい
て多結晶シリコン膜30をパターニングし、また、図7
(b)の工程で、選択酸化によりシリコン酸化膜34を
形成すると同時にコントロールゲート30a、30b表
面にもシリコン酸化膜を形成し、さらに図8の工程で、
シリコン窒化膜33a、33b、33cを除去するため
のマスクとして、さらに隣り合うコントロールゲート3
0a、30bの間の第1及び第2の導電性側壁27a、
27bを除去するためのマスクとして、選択酸化により
コントロールゲート30a、30b表面に形成したシリ
コン酸化膜を用いることも可能である。
【0053】
【発明の効果】以上説明したように、この発明の半導体
記憶装置においては、相互に間隔を置いて行方向に並行
して延びる複数の帯状のコントロールゲートを形成した
後に、選択酸化法を用いて隣り合うコントロールゲート
の間の領域の半導体層上面及び半導体基体上に耐エッチ
ング性マスクとなる酸化膜を形成し、その後、フローテ
ィングゲートを形成するために隣り合うコントロールゲ
ートの間の領域の不要な第1及び第2の導電性側壁を除
去している。従って、隣り合うコントロールゲートの間
の領域の半導体層や半導体基体はエッチングされずに済
む。
【0054】また、コントロールゲートを形成した後
に、隣り合うコントロールゲートの間の半導体層にチャ
ネルが形成される半導体層の不純物濃度よりも高濃度の
一導電型不純物を導入して、隣り合う記憶素子の間に一
導電型高濃度不純物層を形成することにより、素子間分
離をより確実に行なうことができる。上記構造の半導体
記憶装置の駆動方法においては、第1のフローティング
ゲートへの電荷蓄積の有無と、第2のフローティングゲ
ートへの電荷蓄積の有無とで合わせて4つのバイナリ値
を設定することにより一素子当たり2ビットを形成する
ことが可能である。また、2ビットの読み出しは以下の
ように行なうことができる。即ち、第1のフローティン
グゲート又は第2のフローティングゲートへの電荷蓄積
により、当該フローティングゲートに隣接するチャネル
領域のポテンシャルを変化させることができる。従っ
て、チャネル領域を挟む2つの反対導電型領域をソース
又はドレインとして交互に入れ換えて動作させ、チャネ
ルを流れる電流の方向を変えてそれぞれの電流値を読み
取ることにより、電流の方向と電流の大きさの組み合わ
せにより4値状態を読み取ることができる。さらに、記
憶情報の消去に際しては、フローティングゲートとソー
ス領域又はドレイン領域となる反対導電型領域との重な
り領域が大きいため、フローティングゲートに蓄積され
た電荷を反対導電型領域に排出することが容易である。
即ち、基板と独立して選択された一素子のソース/ドレ
イン単位で記憶情報が消去できるので、チップ消去だけ
でなく一素子単位(ブロック単位)での消去が可能にな
る。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態である半導体記憶装
置の平面図である。
【図2】(a)は、本発明の第1の実施の形態である半
導体記憶装置の図1の部分平面図であり、(b)は、
(a)のI−Ia−Ib−I線に沿う断面図である。
【図3】(a)は、本発明の第1の実施の形態である半
導体記憶装置の図1の部分平面図であり、(b)は、
(a)のII−II線に沿う断面図である。
【図4】(a)乃至(c)は、本発明の第2の実施の形
態である半導体記憶装置の製造方法について示す断面図
(その1)である。
【図5】(a)乃至(c)は、本発明の第2の実施の形
態である半導体記憶装置の製造方法について示す断面図
(その2)である。
【図6】(a)乃至(c)は、本発明の第2の実施の形
態である半導体記憶装置の製造方法について示す断面図
(その3)である。
【図7】(a)乃至(c)は、本発明の第2の実施の形
態である半導体記憶装置の製造方法について示す断面図
(その4)である。
【図8】本発明の第2の実施の形態である半導体記憶装
置の製造方法について示す断面図(その5)である。
【図9】図1乃至図3の半導体記憶装置を用いた駆動方
法のうち書き込み方法を示す断面図である。
【図10】(a)、(b)は、同じく図1乃至図3の半
導体記憶装置を用いた読出し方法を示す断面図(その
1)である。
【図11】(a)、(b)は、同じく図1乃至図3の半
導体記憶装置を用いた読出し方法を示す断面図(その
2)である。
【符号の説明】
21 シリコン基体(半導体基体) 22 第1のゲート絶縁膜 22a 第2のゲート絶縁膜 22b 第3のゲート絶縁膜 23a 第1のn型領域(第1の反対導電型領域) 23b 第2のn型領域(第2の反対導電型領域) 23c 第3のn型領域(第3の反対導電型領域) 24a、24b シリコン層(半導体層) 24s 素子分離層(一導電型高濃度不純物層) 24t 動作層 27a 第1のフローティングゲート(第1の導電性側
壁) 27b 第2のフローティングゲート(第2の導電性側
壁) 28a、28b、29 シリコン酸化膜(絶縁膜) 30a、30b コントロールゲート 32 レジストマスク(耐エッチング性マスク) 35 シリコン酸化膜(絶縁膜,耐エッチング性マス
ク)
フロントページの続き (56)参考文献 特開 平11−26730(JP,A) 特開 平11−17037(JP,A) 特開 平9−326445(JP,A) 特開 平9−116119(JP,A) 特開 昭62−25459(JP,A) 特許3249811(JP,B1)

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板に複数の半導体記憶素子が行
    と列に配置された半導体記憶装置であって、 一導電型の半導体基板上に突出した前記列方向に延びる
    複数の一導電型の帯状半導体層が相互に間隔を置いて前
    記列方向に並行して形成された前記半導体基板と、 各々の前記帯状半導体層間の半導体基板表層に前記列方
    向に延びるように形成された複数の帯状反対導電型領域
    と、 前記帯状半導体層に交差して前記行方向に延びるように
    相互に間隔を置いて並行する複数の行方向帯状領域に選
    択的に形成され、かつ前記帯状半導体層の一方の側面側
    の前記反対導電型領域上から前記帯状半導体層の一方の
    側面にかけて絶縁膜を介して形成され、これにより一つ
    の前記帯状半導体層について前記列方向に前記複数の行
    方向帯状領域に対応して間隔を置いて複数設けられた第
    1のフローティングゲートと、 前記複数の行方向帯状領域に選択的に形成され、かつ前
    記帯状半導体層の他方の側面側の前記反対導電型領域上
    から前記帯状半導体層の他方の側面にかけて絶縁膜を介
    して形成され、これにより一つの前記帯状半導体層につ
    いて前記列方向に前記複数の行方向帯状領域に対応して
    間隔を置いて複数設けられた第2のフローティングゲー
    トと、 絶縁膜を介して前記第1及び第2のフローティングゲー
    ト上を通り、各前記行方向帯状領域に形成された、相互
    に間隔を置いて並行する複数の帯状コントロールゲート
    とを有することを特徴とする半導体記憶装置。
  2. 【請求項2】 前記帯状半導体層の一方の側面側の反対
    導電型領域がソース領域又はドレイン領域となり、かつ
    前記帯状半導体層の他方の側面側の反対導電型領域がド
    レイン領域又はソース領域となり、前記コントロールゲ
    ート下であって、前記帯状半導体層の一方の側面側の反
    対導電型領域の端部から前記帯状半導体層の一方の側
    面、上面及び他方の側面を経て前記帯状半導体層の他方
    の側面側の反対導電型領域の端部に至る領域がチャネル
    領域となり、前記第1及び第2のフローティングゲート
    が高エネルギキャリアの電荷蓄積部となり、 前記第1及び第2のフローティングゲートで一素子当た
    り2ビットを形成し、前記第1のフローティングゲート
    への電荷蓄積の有無と、前記第2のフローティングゲー
    トへの電荷蓄積の有無との組み合わせにより、4値状態
    を形成し得ることを特徴とする請求項1記載の半導体記
    憶装置。
  3. 【請求項3】 隣り合う前記行方向帯状領域間の帯状半
    導体層の一導電型不純物濃度は前記行方向帯状領域と重
    なる帯状半導体層の一導電型不純物濃度よりも高くなっ
    ていることを特徴とする請求項1又は2記載の半導体記
    憶装置。
  4. 【請求項4】 半導体基板に複数の半導体記憶素子が行
    と列に配置された半導体記憶装置の製造方法であって、 (i)一導電型の半導体基板上に突出した複数の一導電
    型の帯状半導体層が相互に間隔を置いて前記列方向に並
    行して形成された前記半導体基板と、各々の前記帯状半
    導体層間の半導体基板表層に前記列方向に延びるように
    形成された複数の帯状反対導電型領域と、前記帯状半導
    体層の一方の側面側の前記反対導電型領域上から前記帯
    状半導体層の一方の側面にかけて絶縁膜を介して形成さ
    れた前記列方向に一連なりの第1の導電性側壁と、前記
    帯状半導体層の他方の側面側の前記反対導電型領域上か
    ら前記帯状半導体層の他方の側面にかけて絶縁膜を介し
    て形成された前記列方向に一連なりの第2の導電性側壁
    と、前記第1及び第2の導電性側壁上の絶縁膜とを形成
    する工程と、 (ii)全面に導電膜を形成する工程と、 (iii)相互に間隔を置いて前記行方向に並行し、前記
    帯状半導体層に交差するように複数の帯状の耐エッチン
    グ性マスクを形成する工程と、 (iv)前記耐エッチング性マスクに基づいて導電膜をエ
    ッチングして前記第1の導電性側壁上から前記帯状半導
    体層上面を経て前記第2の導電性側壁上を通り、相互に
    間隔を置いて前記行方向に並行する複数の帯状のコント
    ロールゲートを形成する工程と、 (v)隣り合う前記帯状のコントロールゲートの間に露
    出する絶縁膜を除去して前記第1及び第2の導電性側壁
    の表面及び前記半導体基板の表面を露出させる工程と、 (vi)前記隣り合うコントロールゲートの間に露出する
    前記第1の導電性側壁及び前記第2の導電性側壁の表面
    を耐酸化性膜で覆う工程と、 (vii)前記耐酸化性膜をマスクとして用いた選択酸化
    により、前記隣り合うコントロールゲートの間に露出す
    る前記半導体基板の表面に絶縁膜を形成するとともに、
    前記耐酸化性膜の下の半導体基板の表面にも絶縁膜を形
    成する工程と、(viii)前記耐酸化性膜を選択的に除去
    する工程と、 (ix)前記選択酸化により形成した絶縁膜をマスクとし
    て、前記耐酸化性膜を除去した後の前記隣り合うコント
    ロールゲートの間に露出する前記第1の導電性側壁及び
    前記第2の導電性側壁を除去する工程とを有することを
    特徴とする半導体記憶装置の製造方法。
  5. 【請求項5】 前記耐エッチング性マスクは、レジスト
    マスク単体、シリコン酸化膜単体からなるマスク、又は
    シリコン酸化膜と該シリコン酸化膜上のレジストマスク
    とからなるマスクのうち少なくとも何れかであることを
    特徴とする請求項4記載の半導体記憶装置の製造方法。
  6. 【請求項6】 前記耐エッチング性マスクは、前記シリ
    コン酸化膜と該シリコン酸化膜上のレジストマスクとか
    らなるマスクであり、前記(vi)の工程の前に、前記耐
    エッチング性マスクのうち前記シリコン酸化膜だけを残
    し、前記(viii)の工程、及び前記(ix)の工程におい
    て、前記シリコン酸化膜をマスクとして用いることを特
    徴とする請求項5記載の半導体記憶装置の製造方法。
  7. 【請求項7】 請求項4の(vi)の工程である前記隣り
    合うコントロールゲートの間に露出する前記第1の導電
    性側壁及び前記第2の導電性側壁の表面を耐酸化性膜で
    覆う工程は、 前記耐酸化性膜を全面に形成した後に、前記耐酸化性膜
    を異方性エッチングして、前記隣り合うコントロールゲ
    ートの間の前記第1の導電性側壁及び前記第2の導電性
    側壁の表面を耐酸化性膜で覆う工程であることを特徴と
    する請求項4乃至6の何れか一に記載の半導体記憶装置
    の製造方法。
  8. 【請求項8】 請求項4の(vii)の工程の前記耐酸化
    性膜の下の半導体基板の表面にも絶縁膜を形成する方法
    は、前記選択酸化の時に前記耐酸化性膜とその下の半導
    体基板との間を酸化種が横方向に拡散して、前記耐酸化
    性膜の下の半導体基板表面を酸化させることを利用した
    ことを特徴とする請求項4乃至7の何れか一に記載の半
    導体記憶装置の製造方法。
  9. 【請求項9】 請求項4の(iv)の工程の前記複数の帯
    状のコントロールゲートを形成する工程の後に、 前記隣り合うコントロールゲートの間の帯状半導体層に
    一導電型不純物を導入して、前記隣り合うコントロール
    ゲートの間の帯状半導体層に該コントロールゲート下の
    帯状半導体層の一導電型不純物濃度よりも高い一導電型
    高濃度不純物層を介在させる工程を有することを特徴と
    する請求項4乃至8の何れか一に記載の半導体記憶装置
    の製造方法。
  10. 【請求項10】 請求項1乃至3の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記一方の反対導電型領域と前記半導体基板との間、及
    び前記コントロールゲートと前記半導体基板との間に電
    圧を印加することにより、前記半導体基板にキャリアを
    発生させ、該発生したキャリアを前記第1のフローティ
    ングゲートと前記帯状半導体層及び該帯状半導体層両側
    の半導体基板との間に挟まれた絶縁膜を介して前記第1
    のフローティングゲートに注入し、蓄積して、前記チャ
    ネル領域の閾値を制御することを特徴とする半導体記憶
    装置の駆動方法。
  11. 【請求項11】 前記半導体基板に発生したキャリア
    は、前記一方の反対導電型領域と前記半導体基板との間
    のpn接合から広がる空乏層中でアバランシェブレーク
    ダウンを起こさせることにより発生したキャリアである
    ことを特徴とする請求項10記載の半導体記憶装置の駆
    動方法。
  12. 【請求項12】 前記第1のフローティングゲートと前
    記帯状半導体層及び該帯状半導体層の両側の半導体基板
    との間に挟まれた絶縁膜を介して前記半導体基板に発生
    したキャリアを第1のフローティングゲートに注入し、
    蓄積して、閾値を制御した後、 前記一方の反対導電型領域をソース領域とし、前記他方
    の反対導電型領域をドレイン領域として、前記半導体記
    憶装置を駆動することを特徴とする請求項10又は11
    記載の半導体記憶装置の駆動方法。
  13. 【請求項13】 請求項1乃至3の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記他方の反対導電型領域と前記半導体基板との間、及
    び前記コントロールゲートと前記半導体基板との間に電
    圧を印加することにより前記半導体基板にキャリアを発
    生させ、該発生したキャリアを、前記第2のフローティ
    ングゲートと前記帯状半導体層及び該帯状半導体層の両
    側の半導体基板との間に挟まれた絶縁膜を介して前記第
    2のフローティングゲートに注入し、蓄積して、前記チ
    ャネル領域の閾値を制御することを特徴とする半導体記
    憶装置の駆動方法。
  14. 【請求項14】 前記半導体基板に発生したキャリア
    は、前記他方の反対導電型領域と前記半導体基板との間
    のpn接合から広がる空乏層中でアバランシェブレーク
    ダウンを起こさせることにより発生するキャリアである
    ことを特徴とする請求項13記載の半導体記憶装置の駆
    動方法。
  15. 【請求項15】 前記第2のフローティングゲートと前
    記帯状半導体層及び該帯状半導体層の両側の半導体基板
    との間に挟まれた絶縁膜を介して前記半導体基板に発生
    したキャリアを第2のフローティングゲートに注入し、
    蓄積して、閾値を制御した後、 前記一方の反対導電型領域をドレイン領域とし、前記他
    方の反対導電型領域をソース領域として、前記半導体記
    憶装置を駆動することを特徴とする請求項13又は14
    記載の半導体記憶装置の駆動方法。
  16. 【請求項16】 請求項1乃至3の何れか一に記載の半
    導体記憶装置を駆動する半導体記憶装置の駆動方法であ
    って、 前記コントロールゲート、一方の反対導電型領域にプロ
    グラム電圧を印加して前記第1のフローティングゲート
    にキャリアを注入し、蓄積した状態を第1ビットの第1
    のバイナリ値とし、前記第1のフローティングゲートに
    キャリアを蓄積しない状態を第1ビットの第2のバイナ
    リ値として、前記第1のバイナリ値又は第2のバイナリ
    値のうち何れか一からなる前記第1ビットを設定し、 前記コントロールゲート、他方の反対導電型領域にプロ
    グラム電圧を印加して前記第2のフローティングゲート
    にキャリアを注入し、蓄積した状態を第2ビットの第3
    のバイナリ値とし、前記第2のフローティングゲートに
    キャリアを蓄積しない状態を第2ビットの第4のバイナ
    リ値として、前記第3のバイナリ値又は第4のバイナリ
    値のうち何れか一からなる前記第2ビットを設定するこ
    とを特徴とする半導体記憶装置の駆動方法。
  17. 【請求項17】 前記第1ビット及び第2ビットを設定
    した後に、 前記コントロールゲート、他方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域に流れる電流を検出することによ
    り、第1の電流値に対応する前記第1のバイナリ値、又
    は前記第1の電流値よりも大きい第2の電流値に対応す
    る前記第2のバイナリ値のうち何れか一からなる第1ビ
    ットを読み取り、 前記コントロールゲート、一方の反対導電型領域に読み
    出し電圧を印加して前記一方の反対導電型領域と前記他
    方の反対導電型領域との間に流れる電流を検出すること
    により、第3の電流値に対応する前記第3のバイナリ
    値、又は前記第3の電流値よりも大きい第4の電流値に
    対応する前記第4のバイナリ値のうち何れか一からなる
    第2ビットを読み取ることを特徴とする請求項16記載
    の半導体記憶装置の駆動方法。
  18. 【請求項18】 前記第1ビット及び第2ビットを読み
    取った後に、 前記コントロールゲートに対して、両方の前記反対導電
    型領域又は前記半導体基板の少なくとも何れか一に消去
    電圧を印加して前記第1又は第2のフローティングゲー
    トの少なくとも何れか一に蓄積された電荷を前記2つの
    反対導電型領域又は前記半導体基板の少なくとも何れか
    一に排出し、記憶情報を消去することを特徴とする請求
    項17記載の半導体記憶装置の駆動方法。
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* Cited by examiner, † Cited by third party
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US6812518B2 (en) 2001-11-01 2004-11-02 Innotech Corporation Semiconductor memory having storage cells storing multiple bits and a method of manufacturing the same
US6937525B2 (en) 2001-11-22 2005-08-30 Innotech Corporation Semiconductor memory having storage cells storing multiple bits and a method of driving the same
US6944062B2 (en) 2001-11-22 2005-09-13 Innotech Corporation Transistor and semiconductor memory using the same
US6984863B2 (en) 2002-03-27 2006-01-10 Innotech Corporation Semiconductor decive and semiconductor memory using the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812518B2 (en) 2001-11-01 2004-11-02 Innotech Corporation Semiconductor memory having storage cells storing multiple bits and a method of manufacturing the same
US7037782B2 (en) 2001-11-01 2006-05-02 Innotech Corporation Semiconductor memory having storage cells storing multiple bits and a method of manufacturing the same
US6937525B2 (en) 2001-11-22 2005-08-30 Innotech Corporation Semiconductor memory having storage cells storing multiple bits and a method of driving the same
US6944062B2 (en) 2001-11-22 2005-09-13 Innotech Corporation Transistor and semiconductor memory using the same
US6984863B2 (en) 2002-03-27 2006-01-10 Innotech Corporation Semiconductor decive and semiconductor memory using the same
US7221029B2 (en) 2002-03-27 2007-05-22 Innotech Corporation Semiconductor device and semiconductor memory using the same

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