KR0161114B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 제1도전형의 반도체기판 내에 소정 간격으로 불순물이 고농도로 도핑되어 형성된 제2도전형의 소오스/드레인영역과, 상기 반도체기판 상에 형성된 제1게이트절연막과, 상기 제1게이트절연막 상의 상기 소오스/드레인영역 사이에 상기 소오스/드레인영역과 소정 부분 겹치도록 형성된 제1 및 제2플로팅게이트와, 상기 제1 및 제2플로팅게이트의 표면에 형성된 제2게이트절연막과, 상기 제1 및 제2게이트 절연막 상에 형성된 컨트롤게이트를 포함한다. 따라서, 비휘발성 반도체 메모리에 있어서 메모리 용량을 증가시킬 수 있어 논리 멀티스테이트를 추구하였으며, 또한, 기존의 스플리트게이트 형식인 컨트롤게이트를 채용하고 있어 오버 이레이즈에 의한 데이터 교란 현상을 방지할 수 있다.
Description
제1도는 종래의 반도체 메모리 소자의 레이아웃과 단면도.
제2도는 본 발명의 반도체 메모리 소자의 레이아웃과 단면도.
제3도는 본 발명의 반도체 메모리 소자의 동작을 설명하는 도면.
제4도는 본 발명의 반도체 메모리 소자를 제조하는 각 단계를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 반도체기판 11,21 : 소오스/드레인영역
12,22 : 제1게이트산화막 13,23 : 플로팅게이트
14,24 : 제2게이트산화막 15,25 : 컨트롤게이트
16,26 : 제1절연막 17,27 : 이레이즈게이트
18,28 : 필드산화막 21-1 : 제1비트라인
21-2 : 제2비트라인 23-1 : 제1플로팅게이트
23-2 : 제2플로팅게이트
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 비휘발성 반도체 메모리 소자에 있어서 논리 스테이트의 멀티화 및 소자의 고집적화에 적당하도록 한 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
종래의 반도체 메모리 소자 중 비휘발성 메모리 소자는 한 쌍의 비트라인 사이에 형성된 하나의 컨트롤 게이트와 하나의 플로팅게이트를 단위로 비트라인을 따라 연착적으로 형성시키고, 이에 별도의 이레이즈게이트를 가지는 구조로 이루어져 있었다.
제1a도는 종래 반도체 메모리 소자이의 레이아웃이고, 제1b도의 종래 반도체 메모리 소자의 구조에 있어서, 비트라인과 플로팅게이트의 상대적 구조가 잘 나타나는 소정 부위를 절단한 부분인 A-A'의 단면도이다.
제1a도 및 제1b도와 같이, 종래의 반도체 메모리 소자는 반도체기판(10) 내부에 소정 간격을 가지고 연차적으로 형성되어 있는 소오스/드레인영역(비트라인 : 11)과; 이 소오스/드레인영역(11) 및 기판(10) 상부에 형성된 제1게이트산화막(12)과; 제1게이트산화막(12) 상부에 다결정실리콘으로 형성되며, 소오스/드레인영역(11)의 일부와 소정 부분 겹치도록 소오스/드레인영역(11) 사이에 소자 넓이와 소정 두께로 형성된 플로팅게이트(13)와; 플로팅게이트(13)의 상면과 측면에 얇게 형성된 제2게이트산화막(14)과; 제1 및 제2게이트산화막(12)(14)의 상부에 소정 두께의 폴리실리콘으로 형성된 컨트롤게이트(15)와; 컨트롤게이트(15)의 상부에 소정 두께로 형성된 제1절연막(16)과; 제1절연막(16)의 상부에 소정 두께로 형성된 이레이즈게이트(17)를 포함하여 이루어진다.
종래의 이러한 반도체 메모리 소자는 플로그래밍은 캐널 핫 캐리어 인젝션(channel hot carrier injection) 방식을 이용하고, 소거는 F-N터널링(Fowler Nordheim tunneling) 방식을 이용한다.
이와 같은, 일반적인 스플리트게이트 방식의 종래의 반도체 메모리 소자는 논리 멀티화를 위해서는 프로그래밍시 컨트롤게이트 또는 비트라인의 전위를 변경하여 이중 전위를 적용하는 프로그래밍 방법이 필요한 데, 정확한 프로그래밍이 이루어지지 않았으며, 또한 프로그래밍 후에도 데이터가 리드되지 않거나 오버이레이즈가 되는 등의 논리스테이트를 명확하게 하지 못하는 문제점을 가지고 있었다.
따라서, 본 발명의 목적은 논리 스테이트의 멀티화를 구현함에 있어서 정확한 논리 스테이트를 구현할 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 제1도전형의 반도체기판 내에 소정 간격으로 불순물이 고농도로 도핑되어 형성된 제2도전형의 소오스/드레인영역과, 상기 반도체기판 상에 형성된 제1게이트절연막과, 상기 제1게이트절연막 상의 상기 소오스/드레인영역 사이에 상기 소오스/드레인영역과 소정부분 겹치도록 형성된 제1 및 제2플로팅게이트와, 상기 제1 및 제2플로팅게이트의 표면에 형성된 제2게이트절연막과, 상기 제1 및 제2게이트절연막 상에 형성된 컨트롤게이트를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 제1도전형의 반도체기판 내에 소정 간격으로 불순물을 고농도로 도핑하여 제2도 전형의 소오스/드레인영역을 형성하는 공정과, 상기 반도체기판 상에 제1게이트절연막을 형성하는 공정과, 상기 제2게이트절연막의 상기 소오스/드레인영역 사이에 소정 부분 겹치도록 제1 및 제2플로팅게이트를 형성하는 공정과, 상기 제1 및 제2플로팅게이트의 표면에 제2게이트절연막을 형성하는 공정과, 상기 제1 및 제2게이트절연막 상에 컨트롤게이트를 형성하는 공정을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명의 반도체 메모리 소자를 도시한 것으로 제2a도는 본 발명의 반도체 메모리 소자의 레이아웃이고 제2b도는 본 발명의 반도체 메모리 소자에 있어서 비트라인과 플로팅게이트의 상대적 구조가 잘 나타나는 소정 부위를 B-B'선으로 절단한 단면도이다.
제2a도 및 제2b도 와 같이, 본 발명의 반도체 메모리 소자는 반도체기판(20) 내부에 소정 간격을 가지고 소오스/드레인영역(21-1, 21-2)(이하, 편의상 제1 및 제2비트라인으로 구분하여 명명한다.)이 형성되고, 이 제1 및 제2비트라인(21-1)(21-2) 사이에서 제1비트라인(21-1)의 일부와 소정 부분 겹치도록 형성된 제1플로팅게이트(23-1)와 제2비트라인(21-2)의 일부와 소정 부분 겹치도록 형성된 제2플로팅게이트(23-2)가 있다.
제1 및 제2플로팅게이트(23-1)(23-2)의 상면과 측면에 제2게이트산화막(24)이 형성되며, 제1 및 제2게이트산화막(22)(24)의 상부에는 제1절연막(26)이 형성되며, 제1절연막(26)의 상부에 이레이즈게이트(27)가 형성된다.
도면에는 도시되지 않았지만 이레이즈게이트(27)의 상부에는 다시 절연층이 형성되고 콘택 형성 및 메탈배선이 된 구조를 가진다.
한편, 단면도를 예시하지 않았으나, 제2a도의 레이아웃을 토대로 B-B' 절단선에 수직하게 일 플로이팅게이트를 따라 절단한 수직적 구조를 살펴보면, 반도체 기판 상의 최하부에 필드산화막(28)이 형성되어 있고, 그 양 측부에 필드산화막(28)과 소정 부분이 겹치도록 플로이팅게이트(23)가 형성되고, 플로팅게이트의 상부에는 제2게이트산화막(24)이 형성되어 있다.
제2게이트산화막(24)의 상면에는 컨트롤게이트(25)가 형성되어 있고, 컨트롤게이트의 상부에는 제1절연막(26)이 형성되어 있고, 각 단위 소자 간의 플로팅게이트와 제2게이트산화막과 컨트롤게이트 및 제1절연막을 통하여 접촉홀이 형성되어 이레이즈게이트(27)가 필드산화막(28)까지 접촉홀 내부를 충진하여 형성된다.
이러한 본 발명의 반도체 메모리 소자는 제3a도와 같이 등가회로를 표현할 수 있다. 제3a도에서 WL은 워로라인이고, BL은 비트라인이며, EL은 이레이즈게이트 구동라인이다.
상기 등가회로에서 본 발명의 반도체 메모리 소자의 동작은 먼저, 프로그래밍 동작시, 채널 핫 캐리어 인젝션 방식을 이용하는 데, 제1비트라인에 전압을 인가하고 제2비트라인을 접지시키면서 컨트롤게이트에 전압을 인가하면 제2플로팅게이트로 전하가 저장되고, 반대로, 제2비트라인에 전압을 인가하고, 제1비트라인을 접지시키면서 컨트롤게이트에 전압을 인가하면 제1플로팅게이트로 전하가 저장된다. 이와 같은 방법으로 제3b도와 같이, 제1 및 제2플로팅게이트의 저장 상태에 따라 4가지 저장 상태를 얻으 수 있다. 한편, 제1 및 제2플로팅게이트에 선택적으로 저하를 저장시키기 위하여 비트라인에 인가하는 전압을 변화시켜 논리스테이트를 멀티화할 수도 있다.
이와 같은 본 발명의 반도체 메모리 소자는 읽기 동작시, 제3c도의 전압-전류그래프와 같이 제1비트라인에 전압을 인가하여 읽기 작업을 하는 경우 4가지 문턱전압의 상태가 발생되어 논리 스테이트의 멀티화를 이룰 수 있다.
즉, 제1 및 제2플로팅게이트가 모두 이레이즈 된 경우에는 문턱전압이 제3c도에 도시된 그래프에서의 '0'의 경우와 같이 작게(Vth1)나타나고, 제1플로팅게이트가 이레이즈되고, 제2플로팅게이트가 프로그래밍된 상태에서는 I의 전류-전압 특성 곡선(Cth2)을 가지며, 제1플로팅게이트가 프로그래밍되고, 제2플로팅게이트가 이레이즈된 상태에서는 II의 전류-전압 특성 곡선(Vth3)을 가지고, 끝으로 두 플로팅게이트가 프로그래밍된 상태에서는 큰 문턱전압(Vth4)이 발생되어 III과 같은 전류-전압 특성곡선을 나타낸다.
또한, 본 발명에 따른 반도체 메모리 소자의 소거 동작은 종래와 같이 F-N 터널링 방식을 이용하여 일괄 소거한다.
제4도는 본 발명에 따른 반도체 메모리 소자를 제조하는 각 단계를 도시한 공정도이다.
제4a도와 같이 반도체기판(20)의 소정 부분에 N+의 소오스/드레인영역(21)을 형성하고, 도면에는 도시하지 않았지만 LOCOS 또는 CVD 산화막으로 분리영역을 형성한다. 상기에서 N+의 소오스/드레인영역(21)을 먼저 분리영역을 형성하고 형성할 수도 있다. 이어서, 제1게이트산화막(22)을 열산화하여 100-500Å 정도의 두께로 형성한다.
다음으로, 제4b도와 같이, 제1게이트산화막(22)의 상부에 다결정실리콘을 CVD 방법으로 1000~4000Å 정도의 두께로 증착하고 포토리쏘그래피 방법으로 패터닝하여 플로팅게이트(23)을 형성한다. 이어서, 플로팅게이트(23)의 표면에 제2게이트산화막(24)을 100-500Å 정도의 두께로 형성한다. 상기에서 제2게이트산화막(24)을 열산화방법 또는 CVD 방법으로 형성할 수 있으며, 또한, 열산화방법 및 CVD 방법의 조합에 의해 형성할 수도 있다.
다음으로, 제4c도와 같이, 제1 및 제2게이트산화막(22)(24)의 상부에 다결정실리콘을 CVD 방법으로 1000~4000Å 정도의 두께로 증착하고 포토리쏘그래피 방법으로 패터닝하여 컨트롤게이트(25)을 형성한다.
이어서, 제4d도와 같이, 컨트롤게이트(25)의 상부에 절연물질을 CVD 방법으로 100-500Å 정도의 두께로 증착하여 제1절연막(26)을 형성한다. 그리고, 제1절연막(26) 상에 다결정실리콘을 CVD 방법으로 1000-4000Å 정도의 두께로 증착하고 포토리쏘그래피 방법으로 패터닝하여 이레이즈게이트(27)을 형성한다.
이 후, 도면에 도시되지 않았지만, 이레이즈게이트 상부에 다시 절연층을 형성하고 콘택 형성 및 메틸배선을 하여 소자를 제조한다.
따라서, 본 발명은 비휘발성 반도체 메모리에 있어어 메모리 용량을 증가시킬 수 있어 논리 멀티스테이트를 추구하였으며, 또한, 기존의 스플리트게이트 형식인 컨트롤게이트를 채용하고 있어 오버 이레이즈에 의한 데이터 교란 현상을 방지할 수 있다.
Claims (3)
- 제1도전형의 반도체기판 내에 소정 간격으로 불순물이 고농도로 도핑되어 형성된 제2도전형의 소오스/드레인영역과, 상기 반도체기판 상에 형성된 제1게이트절연막과, 상기 제1게이트절연막 상의 상기 소오스/드레인영역 사이에 상기 소오스/드레인영역과 소정 부분 겹치도록 형성된 제1 및 제2플로팅게이트와, 상기 제1 및 제2플로팅게이트의 표면에 형성된 제2게이트절연막과, 상기 제1 및 제2게이트절연막 상에 형성된 컨트롤게이트를 포함하는 반도체 메모리 소자.
- 제1도전형의 반도체기판 내에 소정간격으로 불순물을 고농도로 도핑하여 제2도전형의 소오스/드레인영역을 형성하는 공정과, 상기 반도체기판 상에 제1게이트절연막을 형성하는 공정과, 상기 제2게이트절연막의 상기 소오스/드레인영역 사이에 소정 부분 겹치도록 제 1 및 제2플로팅게이트를 형성하는 공정과, 상기 제1 및 제2플로팅게이트의 표면에 제2게이트절연막을 형성하는 공정과, 상기 제1 및 제2게이트절연막 상에 컨트롤게이트를 형성하는 공정을 포함하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 제2게이트절연막을 열산화방법, CVD 방법 또는 열산화방법과 CVD 방법의 조합 중 하나를 선택하여 형성하는 반도체 메모리 소자의 제조방법.
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