KR100241523B1 - 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법에 관한 것으로, 트리플 웰 구조를 갖는 실리콘 기판 상에 네 개의 메모리 셀이 하나의 소오스 영역 또는 드레인 영역을 공유하여 콘택 홀이 차지하는 면적을 감소시키고, 플로팅 게이트의 크기를 증가시켜 소자의 집적도 및 동작 특성을 향상시킬 수 있는 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법이 제시된다.
Description
본 발명은 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법에 관한 것으로, 특히, 적층형 플래쉬 이이피롬(EEPROM)의 집적도를 향상시키기 위하여 네 개의 메모리 셀이 하나의 소스 영역 또는 드레인 영역을 공유할 수 있도록 한 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법에 관한 것이다.
일반적으로 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가지는 플래쉬(Flash) 메모리 장치는 주변 회로와 메모리 셀 어레이(Memory Cell Array)로 구성된다. 메모리 셀 어레이는 워드 라인(Word Line) 및 비트 라인(Bit Line) 신호에 의해 각각 선택되는 다수개의 메모리 셀(Memory Cell)로 이루어지는데, 메모리 셀에 데이터를 기억시키기 위한 프로그램 동작은 플로팅 게이트(Floating Gate)로 핫 일렉트론(Hot Electron)이 주입(Injection)되도록 하는 것에 의해 이루어진다. 그리고, 기억된 정보를 소거시키기 위한 소거 동작은 플로팅 게이트에 주입된 전자가 소실(Discharge)되도록 하는 것에 의해 이루어진다. 또한 이러한 메모리 셀은 게이트 전극의 형태에 따라 적층 게이트형(Stack Gate Type)과 스플릿 게이트형(Split Gate Type)으로 나누어지는데, 적층 게이트형 메모리 셀로 이루어진 플래쉬 메모리 소자는 제1도에 도시하였다.
종래의 적층 게이트형 메모리 셀은 실리콘 기판의 소자분리 영역에 필드 산화막(1)이 각각 형성되며 실리콘 기판의 채널영역 상부에는 터널 산화막에 의해 실리콘 기판과 플로팅 게이트가 전기적으로 분리된다. 플로팅 게이트(2)는 필드 산화막(1)의 상단부 및 하단부와 일부 중첩되게 형성된다. 그리고 필드 산화막(1) 및 필드 산화막(1)과 교차되는 방향으로 형성된 플로팅 게이트(2)를 포함하는 상부에는 유전체막에 의해 플로팅 게이트(2)와 전기적으로 분리되는 콘트롤 게이트(3)가 형성된다. 또한 필드 산화막(1)의 양측부와 각각 교차되는 콘트롤 게이트(3) 내측부의 실리콘 기판에는 드레인 영역(6)이 형성되며 필드 산화막(1)의 양측부와 각각 교차되는 콘트롤 게이트(3) 외측부의 실리콘 기판에는 소스 영역(5)이 형성된다. 그리고 드레인 영역(6)에는 콘트롤 게이트(3)와 교차되도록 형성된 비트 라인과의 접속을 위한 콘택부(4)가 형성된다.
상기와 같이 구성된 플래쉬 메모리 소자는 두개의 비트(Bit), 즉 두개의 메모리 셀의 드레인 영역(6)이 공통으로 접속되며 공통으로 접속된 드레인 영역(6)의 콘택부(4)에 형성되는 콘택 홀을 통해 드레인 영역(6)이 비트 라인과 접속된다. 그러나 소자의 크기는 콘택 홀의 크기와 콘택 홀이 차지하는 면적에 따라 결정되기 때문에 상기와 같은 레이아웃을 이용하는 경우 소자의 집적도를 향상시키기 어려우며 콘트롤 게이트(3)와 콘택부(4), 그리고 콘택부(4)와 필드 산화막(1)간의 거리를 적절하게 유지시키는데 어려운 문제가 발생된다.
따라서, 본 발명은 트리플 웰(Triple Well) 구조를 갖는 실리콘 기판상에 네개의 메모리 셀이 하나의 소스 영역 또는 드레인 영역을 공유할 수 있는 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자는 트리플 웰 구조를 갖는 실리콘 기판과, 상기 실리콘 기판의 소자분리 영역에 형성된 필드 산화막과, 서로 인접하는 상기 필드 산화막 사이의 상기 실리콘 기판 상에 형성되며 상기 필드 산화막과 일부 중첩되고 터널 산화막에 의해 상기 실리콘 기판과 전기적으로 분리되도록 형성된 플로팅 게이트와, 수평 방향으로 인접하게 형성된 상기 플로팅 게이트를 포함하도록 상기 플로팅 게이트와 동일한 폭으로 형성되고 상기 플로팅 게이트를 따라 라인 형태로 형성되며 유전체막에 의해 상기 플로팅 게이트와 전기적으로 분리되도록 형성된 콘트롤 게이트와, 인접하는 네개의 상기 필드 산화막 및 플로팅 게이트와 콘트롤 게이트가 적층된 영역에 의해 둘러싸여진 부분의 상기 실리콘 기판에 형성되며 소스 콘택부를 갖는 소스 영역과, 상기 소스 영역과 인접된 상기 플로팅 게이트와 콘트롤 게이트의 적층 영역의 다른 일측부에 인접하는 상기 실리콘 기판에 형성되며 드레인 콘택부를 갖는 드레인 영역으로 이루어지는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 프로그램 방법은 선택된 워드 라인에는 VPG(8 내지 20V) 전압을 인가하며 비선택된 워드 라인에는 0V의 전압을 인가하고, 선택된 비트 라인에는 VPD(3 내지 10V) 전압을 인가하며 선택된 비트라인 이전의 비트라인에는 0V를 인가하고 그리고 선택된 비트라인 이후의 비트 라인에는 VPD의 전압을 인가하므로써 선택된 메모리 셀에 데이터를 프로그램 한다.
본 발명에 따른 플래쉬 메모리 소자의 소거 방법은 메모리 셀에 프로그램된 데이터를 소거시키기 위해서 선택된 워드 라인에는 VEG(-8 내지 -20V) 전압을 인가하고, P-웰에는 VWELL(1 내지 10V) 전압을 인가하고, 그리고 비선택된 워드 라인에는 0V의 전압을 인가하고, 모든 비트 라인에는 VWELL의 전압이 인가되도록 하거나 플로팅시켜 메모리 셀들을 소거한다.
마지막으로 메모리 셀에 프로그램된 데이터를 독출하기 위해서 선택된 워드 라인에는 VREF(3 내지 6V)의 전압을 인가하며 비선택된 워드 라인에는 0V의 전압을 인가하고, 선택된 비트 라인에는 VREAD(0.5 내지 2V)의 전압을 인가하며 선택된 비트 라인 이전의 비트 라인에는 0V를 인가하고 그리고 선택된 비트 라인 이후의 비트 라인에는 VREAD의 전압을 인가하므로써 선택된 메모리 셀에 프로그램된 데이터를 독출한다.
제1도는 종래 플래쉬 메모리 소자를 설명하기 위한 레이아웃도.
제2도는 본 발명에 따른 플래쉬 메모리 소자를 설명하기 위한 레이아웃도.
제3(a)도는 트리플 웰 구조를 갖는 실리콘 기판의 단면도.
제3(b)도 내지 제3(d)도는 제2도의 각 부분에 따라 절취한 상태의 단면도.
제4도는 본 발명에 따른 메모리 셀 어레이의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 필드 산화막 2 및 12 : 플로팅 게이트
3 및 13 : 콘트롤 게이트 4 : 콘택부
5 및 15 : 소스 영역 6 및 16 : 드레인 영역
14A : 드레인 콘택부 14B : 소스 콘택부
20 : 실리콘 기판 20A : N-웰
20B : P-웰 21 : 터널 산화막
22 : 유전체막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 플래쉬 메모리 소자를 설명하기 위한 레이아웃도로서 실리콘 기판의 소자분리 영역에 서로 대향하는 면의 길이가 동일하고 이웃하는 면의 길이가 다른 8각형으로 이루어진 필드 산화막(11)이 각각 형성되며, 각 필드 산화막(11)은 인접하는 다른 필드 산화막(11)과 엇갈리게 배치된다. 필드 산화막(11)을 형성하기 위해서는 트리플 웰 구조를 갖는 실리콘 기판상에 패드 산화막을 대략 100 내지 200Å의 두께로 형성한다. 그 위에 질화막을 증착하고 필드 산화막(11)이 형성될 부분의 질화막을 식각한 후 열산화 공정으로 3000 내지 10000Å의 두께를 갖는 필드 산화막(11)을 형성한다.
다음으로 서로 인접하는 필드 산화막(11) 사이의 실리콘 기판상에는 상단부 및 하단부가 필드 산화막(11)과 일부 중첩되고 터널 산화막에 의해 실리콘 기판과 전기적으로 분리되는 플로팅 게이트(12)가 형성된다. 플로팅 게이트(12)는 제2도에 도시된 바와 같이 6각형으로 형성된다. 따라서 플로팅 게이트(12)는 콘트롤 게이트(13)와의 접촉 면적이 넓어져서 캐패시터 커플링비가 증가함을 알 수 있다.
다음으로 수평 방향으로 인접되게 형성된 플로팅 게이트(12)를 포함하는 필드 산화막(11)의 상부에는 콘트롤 게이트(13)가 플로팅 게이트(12)와 동일한 폭으로 형성되고 플로팅 게이트(12) 및 콘트롤 게이트(13)는 유전체막에 의해 전기적으로 분리된다. 또한 인접하는 네개의 필드 산화막(11)과 플로팅 게이트(12)에 의해 둘러쌓여진 부분의 실리콘 기판에는 소스 콘택부(14B)를 갖는 소스 영역(15)이 형성되며 일측부가 소스 영역(15)과 인접된 플로팅 게이트(12)의 다른 일측부에 인접하는 실리콘 기판에는 드레인 콘택부(14A)를 갖는 드레인 영역(16)이 형성된다.
다음은 본 발명의 플래쉬 메모리 소자의 이해를 쉽게하기 의해 플래쉬 메모리 소자의 각 부분을 제3(b)도 내지 제3(d)도를 참조하여 설명하기로 한다.
이에 앞서 소자의 소스, 드레인 및 채널영역은 실리콘 기판 내의 P-웰에 형성되는 것이 일반적이나 본 발명에서는 제3(a)도에 도시된 바와 같이 트리플 웰 구조를 가지므로써 N-웰(20A) 내의 P-웰(20B)에 바이어스를 인가하여 채널 소거방식을 채택할 수 있다. 이러한 트리플 웰 구조를 가지는 실리콘 기판을 형성하기 위해서는 실리콘 기판상에 250 내지 350Å의 두께를 갖는 산화막(도시안됨)을 성장시킨 후 N형 불순물 이온을 주입하고 열공정에 의해 확산시키므로써 N-웰(20A)을 형성한다. 다음으로 N-웰(20A)내에 P형 불순물 이온을 주입하고 열공정에 의해 확산시키므로써 P-웰(20B)을 형성한다. 이는 결과적으로 P-웰(20B)을 N-웰(20A)이 둘러싸고, N-웰(20A)은 P형 실리콘 기판(20)에 의해 둘러쌓이게 되므로 트리플 웰 구조를 갖게 하므로써 채널 소거방식이 가능하게 한다.
제3(b)도는 제2도에 도시된 플래쉬 메모리 소자의 A1-A2 부분을 따라 절취한 상태의 단면도로서, 인접하는 필드 산화막(11) 사이의 실리콘 기판(20)에 소스 영역(15)이 형성된 상태를 도시한다.
제3(c)도는 제2도에 도시된 플래쉬 메모리 소자의 B1-B2 부분을 따라 절취한 상태의 단면도로서, 인접하는 필드 산화막(11) 사이의 실리콘 기판(20)상에 터널 산화막(21), 플로팅 게이트(12), 유전체막(22) 및 콘트롤 게이트(13)가 적층되어 게이트 전극을 이루는 상태를 도시한다.
제3(d)도는 제2도에 도시된 플래쉬 메모리 소자의 C1-C2 부분을 따라 절취한 상태의 단면도로서, 소스 영역(15) 및 드레인 영역(16) 사이의 실리콘 기판(20)상에 터널 산화막(21), 플로팅 게이트(12), 유전체막(22) 및 콘트롤 게이트(13)가 적층되어 게이트 전극을 이루는 상태를 도시한다.
상기와 같이 이루어진 플래쉬 메모리 소자는 네개의 비트, 즉 네개의 메모리 셀이 하나의 소스 영역(15) 또는 드레인 영역(16)을 공유하며 이 소스 및 드레인 영역(15 및 16)의 소스 콘택부(14B) 또는 드레인 콘택부(14A)에 콘택홀이 각각 형성된다. 그러므로 전체적으로 콘택홀이 차지하는 면적이 종래보다 감소되기 때문에 소자의 크기가 감소된다. 반면에 필드 산화막(11) 및 플로팅 게이트(12)의 크기는 종래보다 증가되기 때문에 소자간의 전기적 절연도 및 동작 특성이 향상된다.
또한, 상기와 같이 이루어진 플래쉬 메모리 소자는 제4도와 같은 회로도로 표시되는데, 그러면 상기 제4도에 도시된 A 부분의 메모리 셀에 소정의 데이터를 프로그램시키거나 소거 및 독출하기 위한 동작방법을 설명하면 다음과 같다.
첫째, 프로그램 동작시 제3 워드 라인(WL3)에는 VPG(8 내지 20V) 그리고 다른 워드 라인에는 0V의 전압이 인가되도록 하며 제3 비트 라인(BL3)에는 VPD(3 내지 10V), 제1 및 제2 비트 라인(BL1 및 BL2)에는 0V, 그리고 제4 및 제5 비트 라인(BL4 및 BL5)에는 VPD의 전압이 각각 인가되도록 한다. 즉, n번째의 비트 라인(BLn)이 선택된 경우 i(i〈n) 번째까지의 비트 라인에는 0V의 전압이 인가되며 j(j〉n) 번째부터의 비트 라인에는 VPD의 전압이 인가되도록 한다.
둘때, 소거 동작시 제3 워드 라인(WL3)에는 VEG(-8 내지 -20V)의 전압이 인가되도록 하고, P-웰에는 VWELL(1 내지 10V)의 전압이 인가되도록 한다. 이때, 비트 라인에는 VWELL(1 내지 10V)의 전압이 인가되도록 하거나 플로팅시킨다.
셋째, 독출 동작시 제3 워드 라인(WL3)에는 VREF(3 내지 6V), 그리고 다른 워드 라인에는 0V의 전압이 인가되도록 하며, 제3 비트 라인(BL3)에는 VREAD(0.5 내지 2V), 제1 및 제2 비트 라인(BL1 및 BL2)에는 0V, 그리고 제4 및 제5 비트 라인(BL4 및 BL5)에는 VREAD의 전압이 각각 인가되도록 한다. 즉, n번째의 비트 라인(BLn)이 선택된 경우 i(i〈n) 번째까지의 비트 라인에는 0V의 전압이 인가되며 j(j〉n) 번째부터의 비트 라인에는 VREAD의 전압이 인가되도록 한다.
상술한 바와 같이 본 발명에 의하면 트리플 웰 구조를 갖는 실리콘 기판 상에 네 개의 메모리 셀이 하나의 소스 영역 또는 드레인 영역을 공유하며 콘택 홀이 차지하는 면적을 감소시키고, 또한 플로팅 게이트를 6각형으로 형성하여 플로팅 게이트의 크기를 증가시키므로써 소자의 집적도 및 동작 특성을 향상시킬 수 있다.
Claims (9)
- 플래쉬 메모리 소자에 있어서, 트리플 웰 구조를 갖는 실리콘 기판과, 상기 실리콘 기판의 소자분리 영역에 형성된 필드 산화막과, 서로 인접하는 상기 필드 산화막 사이의 실리콘 기판 상에 형성되며 상기 필드 산화막과 일부 중첩되고 터널 산화막에 의해 상기 실리콘 기판과 전기적으로 분리되도록 형성된 플로팅 게이트와, 수평 방향으로 인접하게 형성된 상기 플로팅 게이트를 포함하도록 상기 플로팅 게이트와 동일한 폭으로 형성되고 상기 플로팅 게이트를 따라 라인 형태로 형성되며 유전체막에 의해 상치 플로팅 게이트와 전기적으로 분리되도록 형성된 콘트롤 게이트와, 인접하는 네개의 상기 필드 산화막 및 플로팅 게이트와 콘트롤 게이트가 적층된 영역에 의해 둘러쌓여진 부분의 상기 실리콘 기판에 형성되며 소스 콘택부를 갖는 소스 영역과, 상기 소스 영역과 인접된 상기 플로팅 게이트와 콘트롤 게이트의 적층 영역의 다른 일측부에 인접하는 상기 실리콘 기판에 형성되며 드레인 콘택부를 갖는 드레인 영역으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제1항에 있어서, 상기 트리플 웰은 P형 실리콘 기판 내에 형성된 N-웰과, N-웰 내에 형성된 P-웰로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제1항에 있어서, 상기 필드 산화막은 3000 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제1항 또는 제3항에 있어서, 상기 필드 산화막은 8각형 구조로 형성된 것을 특징으로 하는 플래쉬 메모리 소자.
- 제1항 또는 제3항에 있어서, 상기 필드 산화막은 인접하는 다른 필드 산화막과 엇갈리게 배치된 것을 특징으로 하는 플래쉬 메모리 소자.
- 제1항에 있어서, 상기 플로팅 게이트는 6각형 구조로 형성된 것을 특징으로 하는 플래쉬 메모리 소자.
- 플래쉬 메모리 소자의 프로그램 방법에 있어서, 선택된 워드 라인에는 8 내지 20V의 전압을 인가하며 비선택된 워드 라인에는 0V의 전압을 인가하고, 선택된 비트 라인에는 3 내지 10V의 전압을 인가하며 선택된 비트라인 이전의 비트라인에는 0V를 인가하고 그리고 선택된 비트라인 이후의 비트 라인에는 3 내지 10V의 전압을 인가하므로써 선택된 메모리 셀에 데이터를 프로그램 하는 것을 특징으로 하는 플래쉬 메모리 소자의 프로그램 방법.
- 플래쉬 메모리 소자의 소거 방법에 있어서, 선택된 워드 라인에는 -8 내지 -20V의 전압을 인가하고, P-웰에는 1 내지 10V의 전압을 인가하고, 그리고 비선택된 워드 라인에는 0V의 전압을 인가하고, 모든 비트 라인에는 1 내지 10V의 전압이 인가되도록 하거나 플로팅시켜 메모리 셀들을 소거하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거방법.
- 플래쉬 메모리 소자의 독출 방법에 있어서, 선택된 워드 라인에는 3 내지 6V의 전압을 인가하며 비선택된 워드 라인에는 0V의 전압을 인가하고, 선택된 비트 라인에는 0.5 내지 2V의 전압을 인가하며 선택된 비트 라인 이전의 비트 라인에는 0V를 인가하고 그리고 선택된 비트 라인 이후의 비트 라인에는 0.5 내지 2V의 전압을 인가하므로써 선택된 메모리 셀에 기억된 데이터를 독출하는 것을 특징으로 하는 플래쉬 메모리 소자의 독출방법.
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