KR0144909B1 - 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법 - Google Patents
비휘발성 메모리 장치의 셀 어레이 레이아웃 방법Info
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Abstract
셀어레이 바이어스를 가하는 액티브 콘택의 레이아웃을 변경함으로써 콘택공정을 용이하게 하고, 칩크기를 줄일 수 있는 비휘발성 메모리 장치의 셀어레이 레이아웃 방법에 관하여 개시한다. 본 발명에 의한 비휘발성 메모리장치의 셀어레이 레이아웃방법은 제1선택트트렌지스터의 드레인에 연결되는 복수의 비트라인들과, 상기 비트라인들과 수직이고 상기 메모리셀들의 조절게이트로 사용되는 복수의 워드 라인들과, 제2 선택트렌지스터의 소오스와 연결되고, 상기 워드라인과는 평행한 소오스라인과, 상기 소오스라인과 연결되는 메인 소오스라인과, 상기 메모리셀들의 소오스, 드레인 및 채널을 포함하면서 상기 비트라인과 평행하고 그 하부에 위치하는 복수의 제1 액티브라인과, 상기 제1 액티브라인과 평행하고 그 각각의 사이에 위치하는 제1 필드분리라인과, 상기 소오스 라인과 수직으로 연결되고 메인 소오스라인의 하부에 위치하는 제2 액티브 라인과, 상기 복수의 제1 액티브라인과 제2 액티브 라인사이에서 평행하게 형성된 제2 필드분리라인을 표함한다. 본 발명에 의하면, 제2 액티브 라인의 도입으로 전체적인 셀의 액티브 폭을 일정하게 유지함으로서 커플링 비의 변화에 의한 셀의 오동작을 방지할 수 있다.
Description
제1도는 종래의 플래쉬 ERRROM장치의 셀어레이을 도시한 개략도이다.
제2도 내지 제4도는 종래기술에 의한 ERRROM의 셀어레이 레이아웃 방법을 설명하기 위하여 도시한 도면들이다.
제5도 내지 제7도는 본 발명에 의한 비휘발성 메모리장치의 셀어레이 레이아웃 방법을 설명하기 위하여 도시한 도면들이다.
본 발명은 비휘발성 메모리 장치의 셀어레이 레이아웃 방법에 관한 것으로, 보다 상세하게는 셀어레이 바이어스를 가하는 액티브 콘택의 레이아웃을 변경함으로써 콘택공정을 용이하게 하고, 칩크기를 줄일 수 있는 비휘발성 메모리 장치의 셀어레이 레이아웃 방법에 관한 것이다.
데이타처리 시스템에 있어서 정보를 저장하기 위하여 기억장치는 대단한 중요성을 가지고 있다. 반도체 메모리 장치는 전원공급이 중단되면 메모리 내용을 손실하는 휘발성(Volation) 메모리 장치와 계속 저장하는 비휘발성(Nonvolatile) 메모리장치가 있다. 상기 비휘발성 메모리 장치는 입력된 데이타를 읽기만 할 수 있는 ROM(read only memory)과 입력된 데이타를 전기적 방법을 이용하여 수정 할 수 있는 ERRROM(Electically Erasable ＆ Programmable Read Only Memory)으로 크게 분류할 수 있으며, 상기 ERRROM의 하나로 일괄적인 소거기능을 가진 플래쉬 ERRROM 장치가 있다.
한편, 상기 비휘발성 메모리 장치로써 ERRROM은 일반적으로 MOS 부유게이트(Flating gate electrode) 및 조절 게이트(control gate electrode)를 채용한 구조가 널리 사용되고 있다. 이러한 MOS 부유게이트 및 조절 게이트를 채용한 비휘발성 메모리 장치는 반도체 기판과 전기적으로 절연시킨 전도성 물질로 된 부유게이트를 사용하며, 또 이 부유게이트는 반도체 기판과 용량결합이 되어 있으므로 하전상태를 감지하는 MOS트랜지스터의 역할을 하게 된다. 따라서, 부유게이트의 전하의 존재여부에 따라, 이 MOS트랜지스터는 전도상태(ON) 또는 비전도상태(OFF)로 있게 되어 데이타 1 또는 0을 저장하게 된다. 상기 부유게이트에 전하를 주입시키고 제거시키는 메카니즘으로는 애벌런치 항복(Avalanche breakeown)에 의해 생성되는 열전자(Hot-electron) 및 터널링(Tunneling)효과등이 사용된다.
제1도는 종래의 플래쉬 ERRROM 장치의 셀어레이을 도신한 개략도이다.
구체적으로, 종래의 EEOROM장치의 셀어레이는 상하부에 스트링 선택트렌지스터(SSL1, SSL2) 및 그라운드 선택트렌지스터(GSL1, GSL2)가 일정방향(가로 방향)으로 구성되어 있으며, 상기 선택트렌지스터(SSL1, SSL2, GSL1 및 GSL2)로 평행하게 워드 라인들(W/L1~W/Ln)이 구성되어 있다. 상기 선택트렌지스터를(SSL1, GSL1) 사이에는 부유 게이트를 가진 메모리 셀들이 직렬 연결되어 하나의 스트링을 구성한다(이를 통상 낸드형 플래쉬 EEPROM이라 부른다). 상기 워드라인들 (W/L1~W/Ln)과 수직하게 비트라인들 (B/L1~B/L3)이 구성되어 있으며, 상기 비트라인들 (B/L1~B/L3)은 스트링 선택트렌지스터(SSL1, SSL2)과 비트라인 콘택(3)을 통해 연결되며, 상기 그라운드 선택트렌지스터들(GSL1, GSL2)사이에 공통 소오스 라인(C/S) 및 공통 소오스 콘택(5)이 구성된다.
종래의 내드형 플래쉬 EEPROM은 셀(7)를 프로그램하고자 한다면, 셀A(7)의 조절게이트에 프로그램 전압(Vpgm)을 약 20V 인가하고 나머지 선택되지 않은 셀의 조절게이트에는 패싱 전압(Vpass)을 약 10V 인가하는데 이는 선택된 셀과 같은 조절게이트에 연결되어 있는 선택되지 않은 셀들의 프로그램을 방지하기 위해서이다. 즉 선택된 셀(7)가 있는 셀 스트링의 비트라인(데이타라인, B/L2)에는 0V를 가하고, 나머지 비트라인(B/L1, B/L3)에는 Vcc 전압을 가하며, 셀(7)이 속해있는 조절게이트인 W/Ln 에는 프로그램 전압(약 20V)를 인가하고 나머지 선택되지 않은 조절게이트(W/L1~WLn-1)에는 패싱전압(Vpass, 약 10V)를 인가하며 셀스트링의 비트라인 콘택과 마주보는 반대쪽 단자는 공통으로 묶어 그라운드 또는 Vcc 전압을 인가한다.
다음에, 종래 기술에 의한 메모리 셀어레이의 레이아웃 방법을 설명한다.
제2도 내지 제4도는 종래기술에 의한 EEPROM의 셀어레이 레이아웃 방법을 설명하기 위하여 도시한 도면들로써, 제2도는 종래 EEPROM 셀어레이의 레이아웃도이며, 제3도는 상기 제2도의 aa'에 따른 단면도이며, 제4도는 제2도의 bb'에 따른 단면도이다. 제2도 내지 제4도에서, 상기 제1도와 동일한 참조번호는 동일한 부재를 나타낸다.
제2도 내지 제4도에서, 종래의 EEPROM의 셀어레이 레이아웃은 상하부에 스트링 선택트렌지스터(SSL1, SSL2) 및 그라운드 선택트렌지스터(GSL1, GSL2)가 각각 일정방향(가로 방향)으로 구성되어 있고, 상기 선택트렌지스터(SSL1, SSL2, GSL1 및 GSL2)에 평행하게 워드 라인들 (W/L1~W/Ln) 및 부유 게이트들(9)이 구성되어 있다. 상기 선택트렌지스터(SSL1, SSL2) 사이에 비트라인 콘택(11)이 구성되며, 상기 워드 라인들(W/L1~W/Ln)가 평행하게 액티브 소오스 라인(13)이 구성되며, 상기 액티브 소오스 라인(13)과 수직하게 액티브 라인(15)이 구성된다. 또한, 규칙적인 셀 스프링사이에서 공통 소오스 콘택(17)이 구성되어 상기 액티브 라인(15)가 연결된다.
부유게이트과 조절게이트를 갖는 종래의 낸드형 메모셀은 셀어레이가 위치한 기판에 전압을 가하기 위한 공통 소오스 콘택(17)이 필요하며, 상기 공통 소오스 콘택(17)은 규칙적인 셀 스트링이 반복이 끝나고 또다른 셀 스트링이 시작하는 부근에서 형성되는 데, 실제로 EEPROM 적용할 때 다음과 같은 문제점이 발생한다.
첫째로, 일반적으로 넓은 면적의 실리콘 표면을 산화시키는 것이 상대적으로 작은 면적의 실리콘 표면을 산화하는 것보다 산화막의 성장속도가 증가하게 되므로, 넓은 영역에 형성되는 필드산화막(19)의 두께는 셀스트링과 이 셀스트링과 인접한 가장 가까운 셀스트링 사이에 형성되는 필드산화막(20)의 두께보다 두꺼워진다. 상기 넓은 영역에 두껍게 형성된 필드산화막(19) 위헤 부유게이트(21), 유전막(23) 및 워드라인(25)으로 구성된 그라운드 선택트렌지스터(29)가 형성되어 콘택어스펙트 비가 높아지기 때문에, 상기 제4도에 도시한 바와 같이 워드라인들(25)간의 간격은 t1 만큼 어느정도 유지해야만 한다. 따라서, 종래의 셀 레이아웃 방법은 칩크기를 줄이는 한계가 있다.
둘째로, 종래의 레이아웃 방법에서 공통 소오스 콘택(7)을 사이에 두고 형성되는 액티브 라인들(15)은 제2도 내지 제4도에 도시된 바와 같이 일정간격 이상 떨어져 형성되어 있다. 따라서, 활성영여과 비활성영역을 정의하는 LOCOS공정의 액티브 식각시, 마이크로 로딩효과에 의한 식각율의 차이로 인해 공통 소오스 콘택(17)을 사이에 두고 서로 떨어져 있는 두개의 셀 스트링의 실리콘질화막의 폭이 셀 스트링과 셀 스트링이 서로 이웃하여 있는 다른 실리콘질화막의 폭보다 크게 형성된다. 다시 말하면, 제3도에 도시한 바와 같이 W2와 W3의 크기기 W1및 W4의 크기에 비해 크게 형성된다. 이러한 마이크로 로딩효과는 넓은 필드산화막과 서로 인접한 접경 액티브 라인에 형성되는 셀은 액티브의 폭을 다른 액티브 라인에 형성되는 셀의 액티브 폭에 비해 크게 만들게 되므로, 다른 셀과의 커플링 비가 달라 프로그램시 프로그램이 잘안되는등의 오동작을 할 가능성이 매우 높아지게 된다.
따라서, 본 발명의 목적은 상기 문제점을 개선하기 위하혀 셀어레이 또는 웰에 바이어싱을 하기 위한 액티브 콘택 레이아웃을 변경함으로써 콘택공정을 용이하게 하고, 액티브 콘태과 이웃한 셀스트링에서의 셀의 오동작을 방지할 수 있으며, 칩 크기를 줄일 수 있는ㄴ 비휘발성 메모리 장치의 셀어레이 레이아웃 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 부유 게이트를 가진 메모리셀들이 모여서 구성되는 비휘발성 메모리장치의 셀어레이 레이아웃방법에 있어서,
상기 메모리셀들의 드레인에 연결되는 복수의 비트라인들과;
상기 비트라인들과 수직이고 상기 메모리셀들의 조절게이트로 사용되는 복수의 워드 라인들과;
상기 메모리셀들의 소오스와 연결되고 상기 워드라인과는 평행한 소오스라인과;
상기 메모리셀들의 소오스, 드레인 및 채널을 포함하면서 상기 비트라인과 평행하는 복수의 제1 액티브 라인;
상기 제1 액티브라인과 평행하고 그 각각의 사이에 위치하는 제1 필드분리라인;
상기 소오스 라인과 수직으로 연결되고 상기 제1 액티브라인과 평행하는 제2 액티브 라인; 및
상기 복수의 제1 액티브 라인과 제2 액티브 라인사이에서 평행하게 형성된 제2 필드분리라인을 배치하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법을 제공한다.
상기 워드라인 아래의 상기 제1 필드분리라인과 제2 필드분리하면서 폭은 동일하게 구성하며, 상기 메모리셀의 소오스를 연결하는 소오스 라인을 액티브 영역상의 불순물 확산층 또는 폴리실리콘이나 폴리실리콘과 실리사이드가 적층된 도전체층으로 구성할 수 있다.
본 발명의 다른 예에 의하면, 본 발명은 제1 및 제2 선택트렌지스터와, 상기 제1 및 제2 선택트렌지스터 사이에 위치하고 부유 게이트를 가진 메모리셀들이 직렬 연결되어 하나의 스트링을 구성하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법에 있어서,
상기 제1 선택트렌지스터의 드레인에 연결되는 복수의 비트라인들과;
상기 비트라인들과 수직이고 상기 메모리 셀들의 조절게이트로 사용되는 복수의 워드 라인들과;
상기 워드라인들과 평행하게 구성되어 상기 제1 선택트렌지스터의 게이트로 사용되는 제1 선택라인과;
상기 제2 선택트렌지스터의 소오스와 연결되고 상기 워드라인과는 평행한 소오스라인과;
상기 워드라인들과 평행하게 구성되어 상기 제2 선택트렌지스터의 게이트로 사용되는 제2 선택라인과;
상기 메모리셀과 선택트렌지스터의 소오스, 드레인 및 채널을 포함하면서 상기 비트라인과 평행하고 그 하부에 위치하는 보수의 제1 액티브 라인;
상기 제1 액티브라인과 평행하고 각각의 사이에 위치한 제1 필드분리라인;
상기 소오스 라인과 수직으로 연결되고 상기 제1 액티브라인과 평행하는 제2 액티브 라인; 및
상기 제1 액티브 라인과 제2 액티브 상기 제1 액트비라인과 평행하는 제2 액티브 라인; 및
상기 제1 액티브 라인과 제2 액티브 라인사이에서 평행하게 형성되는 제2 필드분리라인을 배치하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법을 제공한다.
상기 복수의 워드라인 아래에 상기 제1 필드분리라인과 제2 필드분리라인의 폭은 동일하게 구성하며, 상기 제2 선택트렌지스터의 소오스를 연결하는 소오스 라인을 액티브 영역위의 불순물 확산층 또는 폴리실리콘이나 폴리실리콘과 실리사이드가 적층된 도전체층으로 구성할 수 있다.
본 발명에 의하면, 제2 액티브 라인의 도입으로 전체적인 셀의 액티브 폭을 일정하게 유지함으로써 커플링 비의 변화에 의한 셀의 오동작을 방지할 수 있다.
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
제5도 내지 제7도는 본 발명에 의한 비휘발성 메모리장층의 셀어레이 레이아웃 방법을 설명하기 위하여 도시한 도면들이다. 구체적으로, 제5도는 본 발명에 의한 비휘발성 메모리 장치의 셀어레이 레이아웃을 도시한 도면이고, 제6도는 상기 제5도의 aa' 에 따른 단면도이고, 제7도는 상기 제5도의 bb'에 따른 단면도이다.
제5도 내지 제7도에서, 본 발명에 의한 비휘발성 메모리장치의 셀어레이 레이아웃은 상하부에 스트링 선택 트렌지스터(ssl1, ssl2) 및 그라운드 선택 트렌지스터(GSL1, GSL2)가 일정방향(가로 방향)으로 구성되어 있고, 상기 선택트렌지스터들(SSL1, SSL2, GSL1 및 GSL20에 평행하게 워드 라인들(W/L1 ~ W/Ln) 및 부유 게이트들(31)이 구성되어 있다. 상기 선택트렌지스터(SSL1, SSL2) 사이에 비트라인 콘택(33)이 구성되며, 상기 워드 라인들(W/L1~W/Ln)과 평행하게 소오스 라인(35)이 구성되며, 상기 소오스 라인(35)과 수직하게 형성되고 공통소오스 콘택(39)을 통해 연결되는 메인 소오스 라인(도시 안됨)이 구성된다. 또한, 규칙적인 셀 스트링사이에서 공통 소오스 콘택(액티브 콘택:39)이 구성되어 상기 소오스 라인(35)과 연결된다. 제6도 및 제7도에서, 참조번호 43, 45 및 47은 각각 부유게이트, 유전막 및 워드라인을 나타낸다.
특히 본 발명은 상기 소오스라인(35)과 공통 소오스 콘택(39)을 통해 연결하는 메인 소오스 라인과, 메모리셀과 선택트렌지스터의 소오스, 드레인 및 채널을 포함하면서 비트라인광 평행하고 그 하부에 위치하는 복수의 제2 액티브 라인(41)과, 상기 제1 액티브라인(41)과 평행하고 각각의 사이에 위치한 제1 필드분리라인(49)와, 상기 소오스 라인(35)과 수직으로 연결되고 메인 소오스 라인과 평행하면서 그 하부에 위치하는 제2 액티브 라인(37)과, 상기 제2 액티브 라인(41)과 제2 액티브 라인(37)사이에서 평행하게 형성되는 제2 필드분리라인(51)을 구비한다.
상기 제5도에 도시한 바와 같이 레이아웃하면, 제6도에 도시한 W2와 W3의 크기를 다른 액티브의 폭과 동일하게 형성할 수 있다. 다시 말하면, 종래의 제3도의 경우에는 W2와 W3의 크기가 W1및 W4의 크기에 비해 크게 형성되나 제6도에 있어서는 W5의 영향으로 W2와 W3의 크기가 다른 액티비의 폭과 동일하게 형성할 수 있다.
또한, 제7도에 도시한 바와 같이 공통 소오스 콘택(53)의 어스펙트비를 줄일 수 있다. 다시 말하면, 종래의 제4도에서는 선택트렌지스터(GSL1 및 GSL2: 29)가 필드 산화막위에 형성되는 관계로 어스펙트 비가 크게 나빠져서 이를 해결하기 위해서 어느정도 이상의 t1길이를 유지하지 않으면 안된다. 그러나 제7도의 본 발명에서 선택트렌지스터(GSL1 및 GSL2: 55)가 액티브위에 형성되기 때문에 t2의 길이는 앞서의 t1의 길이에 비해 작아질 수 있어 칩이 크기를 축소할 수 있으며, 콘택 식각시 습식/건식식각 또는 건식식각 하나만으로도 가능하며 콘택공정을 단순화 할 수 있다.
본 발명은 공통 소오스 콘택을 형성하기 위한 콘택용 액티브 영역을 셀 스트링과 똑같은 제2 액티브 라인을 사용하여 함께 연결하여 모든 셀의 액티브 간격을 일정하게 유지함으로써 액티브 패턴시 마이크로로딩효과에 의한 일부 셀스트리의 액티브 폭의 변화를 방지함과 동시에 이 제2 액티브위에 그라운드 선택트렌지스터(GSL1, GSL2)가 지나가게 함으로써 콘택형성 공정시 어스펙트비를 크게 줄여 공정을 보다 용이하게 할 수 있다.
이상, 본 발명에 의하면 비휘발성 메모리장치의 셀 레이아웃를 구성하는 방법에 있어서 셀 셀어레이 또는 웰에 바이어싱을 하기 위한 액팁 콘택 레이아웃을 개선하여 콘택공정을 용이하게 하고, 상기 액티브 콘택과 그 옆을 지나는 게이트이 거리를 줄여 칩 크기를 줄일 수 있다.
또한, 제2 액티브 라인의 사용으로 마리크로로딩 효과를 감소시켜 전체적인 셀이 액티브 폭을 일정하게 유지함으로써 커플링 비의 변화에 의한 셀의 오동작을 방지할 수 있다.
이상, 본 발명의 실시예를 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 당업자의 통상적인 지식의 범위에서 그 변형이나 개량이 가능하다.
Claims (8)
- 부유 게이트를 가진 메모리셀들이 모여서 구성되는 비휘발성 메모리장치이 셀어레이 레이아웃방법에 있어서, 상기 메모리셀들의 드레인에 연결되는 복수의 비트라인들과; 상기 비트라인들과 수직이고 상기 메모리셀들의 조절게이트로 사용되는 복수의 워드 라인들과; 상기 메모리셀들의 소오스와 연결되고, 상기 워드라인과는 평행한 소오스라인과; 상기 메모리셀들의 소오스, 드레인 및 채널을 포함하면서 상기 비트라인과 평행하는 복수의 제1 액티브 라인; 상기 제2 액티브라인과 평행하고 그 각각의 사이에 위치하는 제1 필드분리라인; 상기 소오스 라인과 수직으로 연결되고 상기 제1 액티브라인과 평행하는 제2 액티브 라인; 및 상기 복수의 제1 액티브 라인과 제2 액티브 라인사이에서 평행하게 형성된 제2 필드분리라인을 배치하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
- 제1항에 있어서, 상기 워드라인 아래의 상기 제1 필드분리라인과 제2 필드 분리라인의 폭은 동일하게 구성하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
- 제1항에 있어서, 상기 메모리셀의 소오스를 연결하는 소오스 라인을 액티브 여역상의 분순물 확산층으로 구성하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
- 제1항에 있어서, 상기 메모리셀의 소오스를 연결하는 소오스 라인을 폴리실리콘이나 폴리실리콘과 실리사이드가 적층된 도전체층으로 구성하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
- 제1 및 제2 선택트렌지스터와, 상기 제1 및 제2 선택트렌지스터 사이에 위치하고 부유 게이트를 가진 메모리셀들이 직렬 연결되어 하나의 스트링을 구성하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법에 있어서, 상기 제1 선택트렌지스터의 드레인에 연결되는 복수의 비트라인들과; 상기 비트라인들과 수직이고 상기 메모리 셀들의 조절게이트로 사용되는 복수의 워드 라인들과; 상기 워드라인들과 평행하게 구성되어 상기 제1 선택트렌지스터의 게이트로 사용되는 제2 선택라인과; 상기 메모리셀과 선택트렌지스터의 소오스, 드레인 및 채널을 포함하면서 상기 비트라인과 평행하고 그 하부에 위치하는 복수의 제1 액티브 라인; 상기 제1 액티브라인과 평행하고 각각의 사이에 위치한 제1 필드분리라인; 상기 소오스 라인과 수직으로 연결되고 상기 제1 액티브라인과 평행하는 제2 액티브 라인; 및 상기 제1 액티브 라인과 제2 액티브 라인사이에서 평행하게 형성되는 제2 필드분리라인을 배치하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법.]
- 제5항에 있어서, 상기 복수이 워드라인 아래의 상기 제1 필드분리라인과 제2 필드 분리라인의 폭을 동일하게 구성하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법.
- 제5항에 있어서, 상기 제2 선택트렌지스터의 소오스를 연결하는 소오스 라인을 액티브 영역위의 불순물 확산층으로 구성하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법.
- 제5항에 있어서, 상기 제2 선택트렌지스터의 소오스를 연결하는 소오스 라인을 폴리실리콘이나 폴리실리콘과 실리사이드가 적층된 도전체층으로 구성하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법.
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