KR100264816B1 - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 그 동작 방법이 개시되어 있다. 상기 장치는 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀; 상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인; 및 상기 소오스 라인과 워드라인의 교차 영역에 형성된 소오스 선택 트랜지스터를 구비하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 선택 트랜지스터와 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리된다. 높은 집직도를 구현하면서 바이트 소거를 실시할 수 있다.

Description

비휘발성 메모리 장치 및 그 동작 방법
본 발명은 비휘발성 메모리 장치(non-volatile memory device) 및 그 동작 방법에 관한 것으로, 보다 상세하게는 고집적도를 구현하면서 바이트 소거(byte erase)를 실시할 수 있는 비휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이 중에서 전기적 방법으로 데이터를 프로그래밍하고 소거(erase)할 수 있는 EEPROM과 플래쉬 메모리 셀에 대한 수요가 증가하고 있는 추세이다.
먼저, 플래쉬 메모리 셀을 회로적 관점에서 살펴보면, n개의 셀들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리한 반면, NOR형은 고속 동작에 유리하다.
기본적인 NOR형 플래쉬 메모리 셀의 구조 및 그 동작 방식이 1985년 Excel사에 의해 발표되었으며, 이를 도면을 참조하여 설명하면 다음과 같다(참조 문헌: IEDM'85, pp.616∼619, "A Single Transistor EPROM Cell And Its Implementation In A 512K CMOS EEPROM").
도 1은 상기 NOR형 플래쉬 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다. 도 2는 도 1에 도시한 메모리 셀 어레이의 등가 회로도이고, 도 3은 단위 셀의 수직 단면도이다. 여기서, 참조 번호 10은 반도체 기판, 11은 액티브 소오스 영역, 14는 터널 산화막, 16은 플로팅 게이트(floating gate), 18은 층간 유전막, 20은 컨트롤 게이트(control gate), 24a 및 24b는 소오스 및 드레인 영역, 그리고 28은 비트라인 콘택을 각각 나타낸다.
도 1 내지 도 3을 참조하면, 일정 간격으로 형성되는 다수의 비트라인(B/L), 워드라인(W/L) 및 소오스 라인(common source line; CSL)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(W/L)과 금속층으로 이루어진 비트라인(B/L)이 직교하는 영역에 플로팅 게이트(16)와 컨트롤 게이트(20)가 적층된 스택형 게이트 구조로 이루어진 단위 셀이 형성된다. 두 개의 셀은 하나의 비트라인 콘택(28)에 의해 비트라인(B/L)과 연결되며, 상기 워드라인(W/L)과 평행한 불순물 확산층으로 이루어진 액티브 소오스 영역(11)을 상기 비트라인(B/L)과 평행한 소오스 라인(CSL)이 수십 비트마다 하나씩 위치하면서 연결한다.
단위 셀의 구조를 살펴보면, 플로팅 게이트(16)와 기판(10) 사이에 터널 산화막(14)이 형성되고, 상기 플로팅 게이트(16)와 워드라인(W/L)으로 제공되는 컨트롤 게이트(20)의 사이에 층간 유전막(18)이 형성된다. 또한, 상기 스택형 게이트에 셀프-얼라인되어 소오스/드레인 영역(24a, 24b)이 형성된다. 상기 플로팅 게이트(16)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(16)와 분리된다. 상기 컨트롤 게이트(20)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(16)를 포함하여 이웃한 셀의 컨트롤 게이트(20)와 연결됨으로써 워드라인(W/L)을 형성한다.
인접한 셀들은 서로 반대 방향으로 형성되어 소오스/드레인 영역(24a, 24b)을 공유한다. 단위 셀의 드레인 영역(24b)은 동일 행의 인접한 셀의 드레인 영역(24b)과 연결되며, 상기 드레인 영역(24b)에는 비트라인 콘택(28)이 형성된다. 동일 행에 형성된 비트라인 콘택(28)들은 워드라인(W/L)에 대해 수직으로 배치되는 비트라인(B/L)에 의해 전기적으로 연결된다. 즉, 두 개의 셀은 하나의 비트라인 콘택(28)에 의해 비트라인(B/L)과 연결된다.
단위 셀의 소오스 영역(24a)은 워드라인(W/L)과 평행한 불순물 확산층으로 이루어진 액티브 소오스 영역(11)을 통해 동일 열의 인접한 셀의 소오스 영역(24a)들과 연결된다. 또한, 소오스 라인의 저항을 감소시키기 위하여 워드라인(W/L)을 따라 평행하게 형성된 액티브 소오스 영역(11)에 복수개의 비트라인(B/L)마다 하나씩 소오스 라인 콘택(29)이 형성되며, 상기 비트라인(B/L)과 평행하게 형성된 소오스 라인(CSL)이 상기 소오스 라인 콘택(29)을 통해 액티브 소오스 영역(11)에 전기적으로 연결된다.
상기한 NOR형 플래쉬 메모리 셀의 동작을 살펴보면, 채널 열전자(channel hot electron; CHE) 주입 방식을 이용하여 프로그래밍하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 소오스나 벌크 기판을 통해 소거한다.
즉, 프로그램 동작은 플로팅 게이트에 전자를 저장하여 셀의 문턱 전압(threshold voltage; Vth)을 초기 Vth 값인 2V 내외에서 7V 정도로 증가시키는 동작이다. 즉, 선택 비트라인에 6∼7V, 선택 워드라인에 10∼12V를 인가하고 소오스 및 벌크 기판에 0V를 인가하면, 채널 열전자 중의 일부가 게이트 전계에 의해 터널 산화막을 통해 플로팅 게이트에 주입됨으로써 프로그램이 이루어진다.
소거 동작은 플로팅 게이트의 전자를 방전시켜 셀의 문턱 전압을 초기 Vth인 2V 내외로 낮추는 동작이다. 즉, 선택 비트라인을 플로팅시키고 소오스에 12∼15V를 인가하고 선택 워드라인에 0V를 인가하면, 플로팅 게이트와 소오스 접합 사이의 전압 차에 의해 100Å 내외의 터널 산화막을 통한 F-N 터널링 방식으로 플로팅 게이트 내의 전자가 소오스 접합으로 방전됨으로써 소거가 이루어진다. 통상적으로 모든 셀의 소오스 접합은 액티브 소오스 영역에 의해 전기적으로 하나로 연결되므로, 칩 전체의 셀을 소거하거나 칩을 비트라인이나 워드라인 방향으로 분리시킨 다수의 블록(block)으로 구성하여 워드라인이나 소오스 전압에 의해 블록 단위로 일괄 소거한다.
판독 동작은 선택 비트라인에 1V 내외의 전압을 인가하고 워드라인에 4∼5V를 인가하여 소거 및 프로그램 셀을 통한 전류 경로의 발생 유·무를 감지한다.
여기서, 상기 소오스 라인(CSL)의 역할은 프로그램 동작시 셀을 통해 발생하는 다량의 전류를 그라운드 노드로 방출시키는 것으로, 채널 열전자 주입 방식을 사용하는 플래쉬 메모리 셀에서는 다량의 전류를 빠른 시간 내에 방출시키기 위하여 수십 비트(bit), 예컨대 16∼32 비트마다 하나씩 소오스 라인(CSL)을 형성한다.
이하, 종래의 EEPROM 장치의 셀 구조에 대하여 설명하고자 한다.
도 4는 종래의 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 등가 회로도이고, 도 5는 단위 셀의 수직 구조를 도시한 단면도이다. 여기서, 참조 부호 50은 반도체 기판, 52는 터널 산화막, 53은 게이트 산화막, 54는 플로팅 게이트, 56은 층간 유전막, 58은 컨트롤 게이트, 그리고 62a 및 62b는 소오스/드레인 영역을 나타낸다.
도 4 및 도 5를 참조하면, 종래의 EEPROM 셀 어레이에서는 워드라인(W/L)과 비트라인(B/L)이 직교하는 영역에 두 개의 트랜지스터로 이루어진 단위 셀이 형성된다. 즉, 상기 단위 셀은 비트라인 콘택과 연결되는 선택 트랜지스터와 액티브 소오스 영역과 연결되는 메모리 셀 트랜지스터로 구성된다.
메모리 셀 트랜지스터는 반도체 기판(50)의 상부에 터널 산화막(52)을 개재하여 형성된 플로팅 게이트(54)와, 상기 플로팅 게이트(54)의 상부에 층간 유전막(56)을 개재하여 형성된 컨트롤 게이트(58)가 적층된 스택형 게이트 구조로 형성된다. 상기 메모리 셀 트랜지스터의 소오스 영역(62a)은 액티브 소오스 영역을 통해 소오스 라인(CSL)에 연결된다.
선택 트랜지스터는 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터이므로, 셀 어레이 내의 필드 영역의 상부에서 버팅 콘택(butting contact)을 통해 플로팅 게이트(54)와 컨트롤 게이트(58)를 금속선으로 연결한다. 따라서, 상기 선택 트랜지스터는 전기적으로는 1층의 게이트(60)를 갖는 모스(MOS) 트랜지스터로서 동작한다. 또한, 선택 트랜지스터의 게이트(60)로 터널링 전류가 흐르는 것을 방지하기 위하여 상기 선택 트랜지스터의 게이트 산화막(53)은 메모리 셀 트랜지스터의 터널 산화막(52)보다 두껍게 형성된다. 상기 선택 트랜지스터의 드레인 영역(62b)은 비트라인 콘택을 통해 비트라인(B/L)과 연결된다.
또한, 상기한 구조의 EEPROM 셀 어레이에서는 비트라인(B/L)과 동일한 방향으로 신장되면서 비트라인(B/L)과 동일한 도전체로 형성되는 바이트 선택 라인(byte select line; S/L1, S/L2, …)이 바이트마다 하나씩 배치되며, 소오스 라인(CSL)은 플래쉬 메모리 셀 어레이와 마찬가지로 수십 비트마다 하나씩 배치되면서 액티브 소오스 영역에 연결된다.
EEPROM 셀은 바이트 단위, 즉 8비트 단위로 소거 동작을 진행하기 위하여 도 4 및 도 5에 도시한 바와 같은 복잡한 구조를 갖게 되는데, 이하 상기 EEPROM 셀의 프로그램, 소거 및 판독 동작을 상세히 설명하고자 한다.
먼저, EEPROM 셀의 소거 동작은 플래쉬 메모리 셀과는 달리 플로팅 게이트에 전자를 저장하여 셀의 문턱 전압(Vth)을 초기 Vth 값인 0V 부근에서 +5V 이상으로 증가시키는 동작이다. 즉, 선택 워드라인과 선택 바이트 라인에 20V를 인가하고 비트라인을 0V로 하면, 선택 바이트 라인의 컨트롤 게이트에만 높은 전압이 인가되어 0V인 비트라인과의 전압차로 인해 터널 산화막을 통한 F-N 터널링이 발생하여 플로팅 게이트 내에 전자들이 주입된다.
프로그램 동작은 플로팅 게이트 내의 전자를 방출하여 셀의 문턱 전압(Vth)을 -5V 이하로 낮추는 동작이다. 즉, 선택 비트라인에 13V 내외의 프로그램 전압을 인가하고 선택 워드라인에 20V의 전압을 인가하며 선택 바이트 라인과 소오스 및 벌크 기판에 0V를 인가하면, 선택 비트라인에 인가된 전압과 컨트롤 게이트에 인가된 0V 전압의 차이에 의해 플로팅 게이트 내의 전자가 비트라인으로 소거된다.
판독 동작은 선택 비트라인과 워드라인에 판독 전압을 인가하고 바이트 라인과 소오스 및 벌크 기판에 0V를 인가함으로써, 컨트롤 게이트에 0V의 전압이 인가되어 셀이 프로그램되어 있을 경우에는 비트라인 전압에 의해 셀 전류가 흐르고, 셀이 소거되어 문턱 전압(Vth)이 0V 이상일 경우에는 셀 전류가 흐르지 못하는 것을 이용하여 데이터를 구별한다.
상술한 구조들을 갖는 플래쉬 메모리 장치와 EEPROM 장치를 비교하면, 플래쉬 메모리 장치는 작은 셀 사이즈로 인하여 고집적화에 유리하지만 소거의 최소 단위가 블록이기 때문에 적은 데이터를 개서할 때에도 블록 내의 모든 셀 데이터를 새로 프로그래밍하여야 하는 단점이 있다. 이에 반하여, EEPROM 장치는 별도의 바이트 선택 라인이 필요하고 단위 셀이 두 개의 트랜지스터로 이루어지기 때문에 셀 사이즈가 커져 집적도가 감소하는 단점이 있지만, 바이트 단위로 소거를 진행하기 때문에 적은 비트의 데이터를 개서할 때 개서 시간이 짧은 장점이 있다.
이러한 각 장치의 장점을 이용하기 위하여 최근에는 고집적도를 갖는 플래쉬 메모리 셀에 적은 비트 (예컨대, 수 Kbit 내지 수백 Kbit)의 EEPROM 셀을 사용하는 복합 메모리 장치가 제안되었으며, 상기 장치에 의하면 적은 데이터를 수시로 개서할 때에는 EEPROM 셀을 사용하고 대용량의 데이터를 개서할 때에는 플래쉬 셀을 사용할 수 있다. 그러나, 상기한 복합 메모리 장치에 의하면, 플래쉬 메모리 셀에 비해 EEPROM 셀의 사이즈가 크고 각 셀의 구조가 다르기 때문에, 수십 K 이상의 비트를 사용할 경우 칩 면적이 증가하고 제조 공정이나 셀 동작이 복잡해지게 된다.
따라서, 본 발명의 목적은 고집적도를 구현하면서 바이트 소거를 실시할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 고집적도를 구현하면서 바이트 소거를 실시할 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
도 1은 종래의 NOR형 플래쉬 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
도 2는 도 1에 도시한 셀 어레이의 등가 회로도이다.
도 3은 도 1의 셀 어레이에 있어서, 단위 셀의 수직 구조를 도시한 단면도이다.
도 4는 종래의 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 등가 회로도이다.
도 5는 도 4의 셀 어레이에 있어서, 단위 셀의 수직 구조를 도시한 단면도이다.
도 6은 본 발명의 제1 실시예에 의한 비휘발성 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
도 7은 도 6에 도시한 셀 어레이의 등가 회로도이다.
도 8 내지 도 14는 도 6에 도시한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 제2 실시예에 의한 비휘발성 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.
도 16은 도 15에 도시한 셀 어레이의 등가 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : n형 웰
102 : 포켓 p형 웰 105 : 액티브 소오스 영역
106 : 필드 산화막 108 : 터널 산화막
110 : 제1 도전층 112 : 층간 유전막
114 : 제1 게이트 산화막 115 : 제2 게이트 산화막
116 : 제2 도전층 118 : 절연층
122 : 제1 소오스/드레인 영역 124 : 제2 소오스/드레인 영역
126 : 평탄화층 128 : 비트라인 콘택
129 : 소오스 라인 콘택 130 : 금속층
상기 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀; 상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인; 및 상기 소오스 라인과 워드라인의 교차 영역에 형성된 소오스 선택 트랜지스터를 구비하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 선택 트랜지스터와 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 액티브 소오스 영역은 바이트 단위로 연결되어 이웃한 바이트의 액티브 소오스 영역과 분리된다.
바람직하게는, 하나의 비트라인 콘택을 공유하는 두 개의 셀은 서로 다른 액티브 소오스 영역과 서로 다른 소오스 선택 트랜지스터 및 동일한 소오스 라인 콘택을 통해 동일한 소오스 라인에 연결된다.
바람직하게는, 상기 소오스 선택 트랜지스터는 단층 게이트의 모스 트랜지스터이며, 그 게이트 절연막이 상기 셀의 게이트 절연막보다 두껍게 형성된다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀; 및 상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인을 구비하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다.
바람직하게는, 하나의 비트라인 콘택을 공유하는 두 개의 셀은 서로 다른 액티브 소오스 영역과 서로 다른 소오스 라인 콘택을 통해 동일한 소오스 라인에 연결된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀, 상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인, 및 상기 소오스 라인과 워드라인의 교차 영역에 형성된 소오스 선택 트랜지스터를 구비하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 선택 트랜지스터와 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 셀의 소거 동작시 선택 셀의 워드라인에 음의 전압을 인가하고 선택 비트라인을 플로팅시키며 선택 셀과 액티브 소오스 영역을 공유하는 이웃한 워드라인에 양의 제1 전압을 인가하고 선택 소오스 라인에 양의 제2 전압을 인가하여, 선택 셀의 플로팅 게이트 내에 저장된 전자를 소거하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법을 제공한다.
바람직하게는, 상기 제1 전압은 상기 제2 전압과 같거나 크다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀; 및 상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인을 구비하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 셀의 소거 동작시 선택 셀의 워드라인에 제1 전압을 인가하고 선택 비트라인을 플로팅시키며 선택 소오스 라인에 양의 제2 전압을 인가하여, 선택 셀의 플로팅 게이트 내에 저장된 전자를 소거하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법을 제공한다.
바람직하게는, 상기 제1 전압은 0V이거나 음의 전압이다.
바람직하게는, 상기 셀의 소거 동작시, 비선택 셀의 워드라인을 플로팅시키거나, 상기 제2 전압보다 낮은 양의 제3 전압을 인가한다.
상술한 바와 같이 본 발명의 비휘발성 메모리 장치에 의하면, 비트라인과 평행한 소오스 라인이 프로그램 동작시 셀을 통해 발생하는 다량의 전류를 그라운드 노드로 방출시키는 역할과 바이트 소거를 위한 바이트 선택 라인의 역할을 동시에 수행할 수 있도록 바이트 단위로 하나씩 소오스 라인을 형성한다. 또한, 상기 소오스 라인에 연결되는 액티브 소오스 영역도 바이트 단위로 분리되며, 액티브 소오스 영역과 소오스 라인을 소오스 선택 트랜지스터와 소오스 라인 콘택을 통해 연결시키거나 소오스 선택 트랜지스터없이 소오스 라인 콘택을 통해 직접 연결한다.
따라서, 본 발명의 비휘발성 메모리 장치는 높은 집적도를 구현하면서 바이트 소거를 수행할 수 있으므로 적은 비트의 데이터를 개서할 때 개서 시간을 줄일 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 6은 본 발명의 제1 실시예에 의한 비휘발성 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이고, 도 7은 도 6에 도시한 메모리 셀 어레이의 등가 회로도이다.
도 6 및 도 7을 참조하면, 일정 간격으로 형성되는 다수의 워드라인(W/L)과 금속층으로 이루어진 다수의 비트라인(B/L)이 직교하는 영역에 플로팅 게이트(110)와 컨트롤 게이트(116c)가 적층된 스택형 게이트 구조로 복수개의 셀이 형성된다. 두 개의 셀은 하나의 비트라인 콘택(128)에 의해 비트라인(B/L)과 연결된다.
서로 다른 비트라인 콘택(128)으로 동일한 비트라인(B/L)에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역(105)을 공유하고, 워드라인(W/L)과 평행한 불순물 확산층으로 이루어진 상기 액티브 소오스 영역(105)은 바이트 단위 (즉, 8비트)로 분리되어 비트라인(B/L)과 평행한 소오스 라인(S/L)에 연결된다. 즉, 상기 액티브 소오스 영역(105)은 바이트 단위로 연결되어 이웃한 바이트의 액티브 소오스 영역(105)과 분리된다. 상기 소오스 라인(S/L)은 프로그램 동작시 셀을 통해 발생하는 다량의 전류를 그라운드 노드로 방출시키는 역할과 바이트 소거를 위한 바이트 선택 라인의 역할을 동시에 수행할 수 있도록 바이트 단위로 하나씩 형성된다. 한 바이트의 소오스 라인(S/L)은 이웃한 바이트의 소오스 라인(S/L)과 전기적으로 분리된다.
상기 소오스 라인(S/L)과 워드라인(W/L)의 교차 영역에는 소오스 선택 트랜지스터가 형성되며, 상기 액티브 소오스 영역(105)은 소오스 선택 트랜지스터를 통해 소오스 라인 콘택(129)으로 연결됨으로써 상기 소오스 라인(S/L)에 연결된다. 상기 소오스 선택 트랜지스터는 단층의 게이트를 갖는 모스 트랜지스터이며, 상기 소오스 라인 콘택(129)은 도 1에 도시한 종래의 플래쉬 메모리 셀과는 달리 워드라인(W/L)을 기준으로 서로 반대 방향에 위치한다. 따라서, 하나의 비트라인 콘택(128)을 공유하는 두 개의 셀은 서로 다른 액티브 소오스 영역(105)과 서로 다른 소오스 선택 트랜지스터 및 동일한 소오스 라인 콘택(129)을 통해 동일한 소오스 라인(S/L)에 연결된다.
상술한 구조를 갖는 본 발명의 메모리 셀 어레이는 종래의 플래쉬 메모리 셀 어레이와 마찬가지로 작은 셀 사이즈를 가지면서 종래의 EEPROM 셀 어레이와 마찬가지로 바이트 소거를 수행할 수 있다.
이하, 상술한 구조를 갖는 본 발명의 셀 동작들에 대해 상세히 설명하고자 한다.
먼저, 소거 동작시 바이트 소거를 위해 선택 소오스 라인 및 선택 셀과 액티브 소오스 영역을 공유하는 이웃한 워드라인에 5V의 소거 전압을 인가하고 선택 비트라인을 플로팅시키고 선택 셀의 워드라인에 -9V의 소거 전압을 인가하면, 이웃한 워드라인에 연결된 소오스 선택 트랜지스터를 통해 소오스 라인에 인가된 전압이 선택 셀의 소오스 영역에 전달된다. 그러면, 선택 셀의 소오스 영역에 전달된 전압과 선택 워드라인에 인가된 음의 전압(-9V)에 의해 터널 산화막을 통한 F-N 터널링 방식으로 플로팅 게이트 내의 전자들이 소오스 영역으로 소거됨으로써 셀의 문턱 전압(Vth)이 2V 내외로 낮아지게 된다.
이때, 선택 워드라인의 비선택 셀에서는 소오스 전압이 인가되지 않으므로 소거 동작이 일어나지 않으며, 선택 셀의 소오스 영역에 전압을 인가하기 위해 이웃한 워드라인에 인가되는 전압은 비선택 바이트 셀들에서 F-N 터널링에 의한 전자의 이동이 발생하지 않도록 낮은 전압으로 한다.
또한, 선택 셀과 액티브 소오스 영역을 공유하는 이웃한 워드라인에 인가되는 전압을 선택 소오스 라인에 인가되는 전압보다 높게 함으로써 증대형(enhancement type) 소오스 선택 트랜지스터의 문턱 전압에 의한 패스 전압(즉, 소오스 영역에 전달되는 전압)의 감소를 방지할 수 있다. 바람직하게는, 이웃한 워드라인에 "소오스 소거 전압 + 소오스 선택 트랜지스터의 문턱 전압"보다 큰 7V의 전압을 인가한다.
또한, 필요에 따라 소오스 소거 전압을 증가시킬 수 있으며, 이 경우 선택 셀의 게이트에 인가되는 음의 전압의 절대치를 낮출 수 있다. 따라서, 터널 산화막의 두께나 셀의 동작 전압이 변할 경우 적절한 전압을 인가하여 동작 마진을 확보할 수 있다.
프로그램 동작은 종래의 플래쉬 메모리 셀의 동작과 동일하다. 즉, 선택 비트라인에 5V, 선택 워드라인에 10V를 인가하고 소오스 라인과 벌크 기판에 0V를 인가하면, 채널 열전자 중의 일부가 게이트 전계에 의해 터널 산화막을 통해 플로팅 게이트에 주입됨으로써 셀의 문턱 전압이 6V 이상으로 증가한다.
판독 동작시에는 선택 워드라인에 4∼5V의 전압을 인가하고 비트라인에 1V를 인가하며 소오스 라인과 벌크 기판에 0V를 인가하여, 셀이 소거되었을 경우에는 셀의 문턱 전압이 워드라인 전압보다 낮아 셀 전류가 발생하고 셀이 프로그램되었을 경우에는 셀 전류가 발생하지 않는 것을 이용하여 셀에 저장된 데이터를 구별하게 된다.
도 8 내지 도 14는 도 6에 도시한 본 발명의 제1 실시예에 의한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 웰(101, 102), 필드 산화막(106) 및 터널 산화막(108)을 형성하는 단계를 도시한다. 먼저, p형의 반도체 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n형 웰(101)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n형 웰(101)을 제외한 기판 표면 및 상기 n형 웰(101) 내의 메모리 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p형 웰(102)을 형성한다. 통상적으로, 주변 회로 영역의 NMOS 트랜지스터가 형성되어질 웰을 p형 웰(도시하지 않음)이라 칭하고, 상기 n형 웰(101) 내의 메모리 셀 어레이 영역에 형성되는 웰을 포켓 p형 웰(pocket p-well)(102)이라 칭한다.
이어서, 상기와 같이 웰을 형성한 후, 통상의 아이솔레이션 공정, 예컨대 LOCOS 공정이나 버퍼-폴리실리콘 LOCOS(polysilicon buffered LOCOS; PBL) 공정을 실시하여 상기 기판(100)의 상부에 4000∼5000Å 내외의 두께를 갖는 필드 산화막(106)을 형성하여 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.
이어서, 상기 액티브 영역의 상부에 얇은 산화막 또는 산질화막을 100Å 두께로 얇게 성장시킴으로써 셀의 게이트 산화막, 즉 터널 산화막(108)을 형성한다. 이때, 셀의 문턱 전압을 조절하기 위하여 상기 필드 산화막(106)을 형성한 후, 사진 공정으로 셀 영역을 한정하고 p형 불순물, 예컨대 보론이나 BF2를 1.5∼2.5E13 이온/㎤의 도즈와 50keV 내외의 에너지로 이온주입하는 단계를 추가할 수 있다.
도 9는 제1 도전층(110) 및 층간 유전막(112)을 형성하는 단계를 도시한다. 상기와 같이 터널 산화막(108)을 형성한 후, 결과물의 상부에 플로팅 게이트로 사용될 제1 도전층(110)으로, 예컨대 폴리실리콘층을 화학 기상 증착(chemical vapor deposition; 이하 "CVD"라 한다) 방법에 의해 1000Å 정도의 두께로 증착하고 인(P)을 다량 함유한 POCl3을 침적하여 상기 제1 도전층(110)을 n+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 어레이의 필드 산화막(106) 상부의 제1 도전층(110)을 건식 식각으로 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 즉, 상기 플로팅 게이트용 제1 도전층(110)은 도 6에 도시한 바와 같이, 셀의 액티브 영역과 필드 영역의 일부 영역을 덮고 상기 필드 산화막(106)의 일부 영역에서 분리되어 비트라인 방향으로 신장되는 패턴으로 형성된다. 상기와 같이 제1 도전층(110)을 식각할 때, 비트라인과 평행한 복수개의 소오스 라인의 액티브 영역과 필드 영역의 일부 영역에도 상기 셀 어레이와 동일하게 제1 도전층(110)이 식각되며, 주변 회로 영역에서는 포토레지스트 패턴(도시하지 않음)으로 마스킹하여 제1 도전층(110)을 남기거나 상기 영역의 제1 도전층(110)을 전부 제거한다.
이어서, 상기 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(112)으로, 예컨대 ONO막을 형성한다. 즉, 상기 제1 도전층(110)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 130Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 40Å 정도의 두께의 제2 산화막을 성장시킴으로써, 환산 산화막 두께가 130∼180Å 정도인 ONO막(112)을 형성한다.
도 10은 주변 회로 영역의 층간 유전막(112) 및 제1 도전층(110)을 제거하는 단계를 도시한다. 상기와 같이 층간 유전막(112)을 형성한 후, 사진 공정을 통해 주변 회로 영역만을 오픈시키도록 포토레지스트 패턴(113)을 형성한다. 이어서, 노출된 주변 회로 영역의 층간 유전막(112) 및 제1 도전층(110)을 건식 식각공정으로 차례로 제거한다. 그리고, 남아있는 절연막, 즉 터널 산화막(108)을 기판(100)의 손상을 고려하여 습식 식각 공정으로 제거한다. 이때, 주변 회로 영역의 제1 도전층(110)을 상기 도 9의 단계에서 이미 제거하였을 경우에는 상기 층간 유전막(112)을 제거할 때 그 하부의 터널 산화막(108)을 함께 제거한다. 또한, 상기 식각 공정을 진행한 후, 주변 회로 트랜지스터나 셀 어레이의 소오스 선택 트랜지스터의 문턱 전압을 조절하기 위하여 p형 불순물을 이온주입하는 단계를 추가할 수 있다.
도 11은 제1 및 제2 게이트 산화막(114, 115), 제2 도전층(116) 및 절연층(118)을 형성하는 단계를 도시한다. 상기와 같이 주변 회로 영역의 층간 유전막(112), 제1 도전층(110) 및 터널 산화막(108)을 제거한 후, 열산화 공정을 통해 노출된 액티브 영역에 산화막을 성장시킨다. 그 결과, 셀 어레이 중에서 소오스 선택 트랜지스터가 형성되어질 액티브 영역에 제1 게이트 산화막(114)이 형성되며, 주변회로 영역의 액티브 영역에 제2 게이트 산화막(115)이 형성된다. 여기서, 소오스 선택 트랜지스터의 제1 게이트 산화막(114)은 셀의 터널 산화막(108)과 동일하거나 두꺼운 두께로 형성하는 것이 바람직하다. 이것은 셀의 프로그램 또는 소거 동작시 상기 셀에서 발생하는 F-N 터널링과 같은 전자의 입·출입이 소오스 라인 영역에서발생하지 않도록 하기 위함이다. 또한, 제2 게이트 산화막(115)의 두께는 주변 회로 트랜지스터의 구동 능력에 따라 결정한다. 즉, 동작 전압이 5V 이하일 경우에는 100∼160Å 정도의 두께로 제2 게이트 산화막(115)을 형성하고, 동작 전압이 10V 이상일 경우에는 200∼400Å 정도의 두께로 제2 게이트 산화막(115)을 형성한다.
이어서, 상기 제1 및 제2 게이트 산화막(114, 115)이 형성된 결과물의 상부에 컨트롤 게이트로 사용될 제2 도전층(116)으로, 예컨대 n+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층을 차례로 적층하여 폴리사이드(polycide)층을 형성한다. 바람직하게는, 상기 폴리실리콘층과 금속 실리사이드층은 CVD 방법에 의해 각각 1000Å 및 1500Å의 두께로 형성한다. 다음에, 상기 제2 도전층(116)의 상부에 산화막, 질화막 또는 상기 막들의 복합막을 2000∼4000Å 정도의 두께로 증착하여 절연층(118)을 형성한다.
도 12는 주변 회로 영역의 게이트 패턴(116a)을 형성하는 단계를 도시한다. 상기와 같이 절연층(118)을 형성한 후, 사진 공정을 통해 메모리 셀 어레이의 워드라인 패턴 및 주변 회로 영역의 게이트 패턴을 형성하기 위한 포토레지스트 패턴(119)을 형성한다. 이어서, 상기 포토레지스트 패턴(119)을 식각 마스크로 이용하여 노출된 절연층(118) 및 제2 도전층(116)을 식각한다. 이때, 상기 포토레지스트 패턴(119)의 높이가 높아 패턴들이 밀집한 영역에 식각 가스가 균일하게 공급되지 못하는 문제를 해결하기 위하여, 노출된 절연층(118)을 식각한 후 상기 포토레지스트 패턴(119)을 제거하고 상기 포토레지스트 패턴(119)보다 얕은 두께의 절연층(118)을 식각 마스크로 사용하여 노출된 제2 도전층(116)을 식각할 수도 있다. 상기한 공정의 결과로, 주변 회로 영역에 제2 도전층으로 이루어진 단층 게이트(116a)가 형성된다.
도 13은 셀의 스택형 게이트 및 소오스 선택 트랜지스터의 단층 게이트(116b)를 형성하는 단계를 도시한다. 상기와 같이 주변 회로 영역의 단층 게이트(116a)를 형성한 후, 사진 공정을 통해 주변 회로 영역 및 셀 어레이 내의 소오스 라인 액티브 영역을 마스킹하도록 포토레지스트 패턴(120)을 형성한다. 이어서, 셀 어레이 내의 노출된 절연층(118)을 식각 마스크로 사용하여 제2 도전층(116), 층간 유전막(112) 및 제1 도전층(110)을 연속적으로 제거함으로써, 플로팅 게이트(110)와 컨트롤 게이트(116c)가 적층된 셀의 스택형 게이트를 형성한다. 이와 동시에, 셀 어레이 내의 소오스 라인 액티브 영역, 즉 소오스 선택 트랜지스터 영역에는 제2 도전층으로 이루어진 단층 게이트(116b)가 형성된다.
도 14는 제1 및 제2 소오스/드레인 영역(122, 124), 평탄화층(126) 및 금속층(130)을 형성하는 단계를 도시한다. 상기와 같이 셀의 스택형 게이트(110, 116c) 및 소오스 선택 트랜지스터의 게이트(116b)를 형성한 후, n형 불순물의 이온주입 공정을 통해 셀 어레이의 제1 소오스/드레인 영역(120)을 통상적인 단일 접합(SD) 구조나 이중 확산 접합(DD) 구조로 형성한다. 또는, 상기 제1 소오스/드레인 영역(120) 중의 한 영역만을 DD 구조로 형성할 수도 있다.
바람직하게는, 상기한 이온주입 공정시 셀 어레이 내의 소오스 라인 액티브 영역을 포토레지스트 패턴(도시하지 않음)으로 마스킹한다. 그 결과, 소오스 라인 액티브 영역에는 이미 형성되어 있는 주변 회로 영역의 구조물 패턴에 의하여 소오스 선택 트랜지스터의 노출된 소오스/드레인 영역에 상기 셀과 다른 형태의 접합 구조, 예컨대 LDD 구조를 형성할 수있다. 또한, 상기 소오스 선택 트랜지스터의 소오스/드레인 영역을 형성하기 위한 불순물 이온주입을 주변 회로 트랜지스터의 제2 소오스/드레인 영역(122)을 형성하기 위한 불순물 이온주입과 동시에 진행할 수도 있다.
이어서, 상기와 같이 제1 및 제2 소오스/드레인 영역(120, 122)을 형성한 후, 결과물의 상부에 고온 산화막(HTO)(도시하지 않음)을 약 1000Å의 두께로 증착하며 그 위에 BPSG막을 약 5000Å의 두께로 증착하고 900℃에서 리플로우(reflow) 공정을 수행하여 상기 BPSG막의 표면을 평탄화시킴으로써 평탄화층(126)을 형성한다. 이어서, 사진식각 공정을 통해 셀의 드레인 영역 상부에 적층되어 있는 물질층들을 습식 식각 및 건식 식각 공정을 통해 제거하여 비트라인 콘택(128)을 형성한다. 이때, 도시하지는 않았으나, 바이트마다 하나씩 소오스 선택 트랜지스터의 소오스 영역의 상부에 적층되어 있는 물질층들도 함께 식각되어 소오스 라인 콘택이 형성된다. 여기서, 상기 콘택을 형성할 때 습식 식각을 사용하는 이유는 콘택의 종횡비를 감소시켜 콘택 프로파일을 개선하기 위함이다.
다음에, 상기 콘택들이 형성된 결과물의 상부에 금속층(130)으로, 예컨대 실리사이드층이나 폴리사이드층, 또는 알루미늄층을 증착하고 이를 사진식각 공정을 통해 패터닝한다. 그 결과, 비트라인 콘택(128)을 통해 셀의 드레인 영역에 전기적으로 연결되는 비트라인이 형성되며, 소오스 라인 콘택을 통해 셀의 액티브 소오스 영역에 연결되는 소오스 라인이 형성된다.
이어서, 다층 배선이 필요한 경우 금속 콘택 및 금속층의 형성 공정을 추가한 후, 결과물의 상부에 보호층(passivation layer)(도시하지 않음)을 형성하여 본 발명의 비휘발성 메모리 장치를 완성한다.
도 15는 본 발명의 제2 실시예에 의한 비휘발성 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이고, 도 16은 도 15에 도시한 메모리 셀 어레이의 등가 회로도이다.
도 15 및 도 16을 참조하면, 본 발명의 제2 실시예에 의한 메모리 셀 어레이에서는 상술한 제1 실시예의 메모리 셀 어레이(도 6 참조)와는 달리 액티브 소오스 영역(105)과 소오스 라인(S/L)이 소오스 선택 트랜지스터없이 소오스 라인 콘택(129)에 의해 직접 연결된다. 또한, 하나의 비트라인 콘택(128)을 공유하는 두 개의 셀이 서로 다른 액티브 소오스 영역(105)과 서로 다른 소오스 라인 콘택(129)을 통해 동일한 소오스 라인(S/L)에 연결된다.
상술한 구조를 갖는 본 발명의 제2 실시예에 의한 메모리 셀 어레이에 있어서, 셀의 프로그램 및 판독 동작은 본 발명의 제1 실시예에 의한 동작과 동일하며, 소거 동작은 다음과 같다.
소거 동작시 선택 소오스 라인에 12V 내외의 소거 전압을 인가하고 선택 워드라인에 0V를 인가하며 선택 비트라인을 플로팅시키면, 선택된 바이트 내에 있는 셀의 플로팅 게이트 내에 저장되어 있는 전자를 소오스 영역으로 소거시킨다. 이때, 선택 비트라인의 비선택 워드라인 셀들을 안정적으로 유지하기 위하여 비선택 워드라인에 약 5V의 외란(disturb) 방지 전압을 인가하거나 플로팅시킨다.
또한, 소거 동작시 선택 워드라인에 -5V를 인가하고 선택 소오스 라인에 7V를 인가하며 선택 비트라인을 플로팅시킴으로써, 워드라인과 소오스 라인의 전압 차에 의해 소거 동작을 진행할 수 있다. 이때, 선택 소오스 라인에 연결된 비선택 워드라인을 플로팅시키거나 5V 내외의 외란 방지 전압을 인가하여 소오스 라인 바이어스에 의한 터널링 외란을 방지한다. 여기서, 상기 외란 방지 전압은 5V에서 Vcc 전압으로 낮출 수 있으며, 바람직하게는 터널 산화막의 두께나 셀의 동작 전압에 따라 조정한다.
상술한 바와 같이 본 발명의 비휘발성 메모리 장치에 의하면, 비트라인과 평행한 소오스 라인이 프로그램 동작시 셀을 통해 발생하는 다량의 전류를 그라운드 노드로 방출시키는 역할과 바이트 소거를 위한 바이트 선택 라인의 역할을 동시에 수행할 수 있도록 바이트 단위로 하나씩 소오스 라인을 형성한다. 또한, 상기 소오스 라인에 연결되는 액티브 소오스 영역도 바이트 단위로 분리되며, 액티브 소오스 영역과 소오스 라인을 소오스 선택 트랜지스터와 소오스 라인 콘택을 통해 연결시키거나 소오스 선택 트랜지스터없이 소오스 라인 콘택을 통해 직접 연결한다.
따라서, 본 발명의 비휘발성 메모리 장치는 높은 집적도를 구현하면서 바이트 소거를 수행할 수 있으므로 적은 비트의 데이터를 개서할 때 개서 시간을 줄일 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀;
    상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인; 및
    상기 소오스 라인과 워드라인의 교차 영역에 형성된 소오스 선택 트랜지스터를 구비하며,
    두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 선택 트랜지스터와 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 액티브 소오스 영역은 바이트 단위로 연결되어 이웃한 바이트의 액티브 소오스 영역과 분리된 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 하나의 비트라인 콘택을 공유하는 두 개의 셀은 서로 다른 액티브 소오스 영역과 서로 다른 소오스 선택 트랜지스터 및 동일한 소오스 라인 콘택을 통해 동일한 소오스 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 소오스 선택 트랜지스터는 단층 게이트의 모스 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 소오스 선택 트랜지스터의 게이트 절연막은 상기 셀의 게이트 절연막보다 두껍게 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀; 및
    상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인을 구비하며,
    두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 액티브 소오스 영역은 바이트 단위로 연결되어 이웃한 바이트의 액티브 소오스 영역과 분리된 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6항에 있어서, 하나의 비트라인 콘택을 공유하는 두 개의 셀은 서로 다른 액티브 소오스 영역과 서로 다른 소오스 라인 콘택을 통해 동일한 소오스 라인에 연결된 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀, 상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인, 및 상기 소오스 라인과 워드라인의 교차 영역에 형성된 소오스 선택 트랜지스터를 구비하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 선택 트랜지스터와 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 비휘발성 메모리 장치의 동작 방법에 있어서,
    상기 셀의 소거 동작시 선택 셀의 워드라인에 음의 전압을 인가하고 선택 비트라인을 플로팅시키며 선택 셀과 액티브 소오스 영역을 공유하는 이웃한 워드라인에 양의 제1 전압을 인가하고 선택 소오스 라인에 양의 제2 전압을 인가하여, 선택 셀의 플로팅 게이트 내에 저장된 전자를 소거하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  10. 제9항에 있어서, 상기 제1 전압은 상기 제2 전압과 같거나 큰 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  11. 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인이 직교하는 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조로써 형성된 복수개의 셀; 및 상기 비트라인에 평행하면서 바이트 단위의 비트라인 사이에 위치하는 복수개의 소오스 라인을 구비하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 액티브 소오스 영역을 공유하고, 상기 액티브 소오스 영역은 워드라인에 평행하면서 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되며, 상기 소오스 라인은 또다른 소오스 라인과 전기적으로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    상기 셀의 소거 동작시 선택 셀의 워드라인에 제1 전압을 인가하고 선택 비트라인을 플로팅시키며 선택 소오스 라인에 양의 제2 전압을 인가하여, 선택 셀의 플로팅 게이트 내에 저장된 전자를 소거하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  12. 제11항에 있어서, 상기 제1 전압은 0V인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  13. 제11항에 있어서, 상기 제1 전압은 음의 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  14. 제11항에 있어서, 상기 셀의 소거 동작시, 비선택 셀의 워드라인을 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  15. 제11항에 있어서, 상기 셀의 소거 동작시, 비선택 셀의 워드라인에 상기 제2 전압보다 낮은 양의 제3 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
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