KR100423894B1

KR100423894B1 - 저전압 반도체 메모리 장치

Info

Publication number: KR100423894B1
Application number: KR10-2002-0025515A
Authority: KR
Inventors: 이승근; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2002-05-09
Filing date: 2002-05-09
Publication date: 2004-03-22
Also published as: JP4184138B2; KR20030087674A; US6781904B2; JP2003331591A; US20030210581A1

Abstract

본 발명의 반도체 메모리 장치는 낮은 동작 전압 (예를 들면, 1.8V)에서 동작하며, 읽기/쓰기 동작이 수행되기 이전에 비트 라인의 전압을 방전하는 비트 라인 방전 회로를 포함한다. 상기 비트 라인 방전 회로는 비트 라인과 기준 전압 사이에 직렬 연결되는 고전압 및 저전압 트랜지스터들로 구성된다. 상기 고전압 트랜지스터는 고전압에 의해서 스위치 온/오프되고, 상기 저전압 트랜지스터는 방전 신호에 의해서 스위치 온/오프된다.

Description

저전압 반도체 메모리 장치{LOW-VOLTAGE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치들에 관한 것으로, 좀 더 구체적으로는 낮은 동작 전압 (예를 들면, 약 1.8V)에서 동작하는 저전압 반도체 장치에 관한 것이다.

다양한 전자 장치들이 이동의 편의를 위해서 배터리에 의해서 동작하도록 그리고 작은 크기를 갖도록 설계되어 오고 있다. AC 전원 대신에 배터리를 이용하는 경우, 전자 장치의 전력 소모가 상당히 고려되어야 한다. 왜냐하면 전력 소모가 전자 장치의 동작 시간과 밀접한 관계가 있기 때문이다. 전자 장치의 동작 시간을 증가시킬 수 있는 방법 중 하나는 배터리 용량을 키우는 것이다. 하지만, 배터리 용량을 키우기 위해서는 필연적으로 배터리 크기가 켜져야 한다. 이는 전자 장치의 소형화에 어긋난다. 전자 장치의 동작 시간을 증가시킬 수 있는 다른 방법은 전자 장치의 동작 전압 (또는 전원 전압)을 낮추는 것이다. 전자 장치가 낮은 전원 전압에서 동작하는 경우 고려하여야 할 사항은 전자 장치의 동작 속도이다. 그러므로, 전자 장치의 전원 전압이 낮아지더라도, 전자 장치의 동작 속도가 상대적으로 저하되는 것을 방지하는 기술이 상대히 중요하다.

본 발명의 목적은 낮은 전원 전압의 동작 조건 하에서 동작 속도를 향상시킬 수 있는 저전압 반도체 메모리 장치를 제공하는 것이다.

도 1은 읽기 경로에 따른 일반적인 불휘발성 반도체 메모리 장치를 보여주는 회로도;

도 2는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치를 보여주는 블록도;

도 3은 본 발명에 따른 불휘발성 반도체 메모리 장치의 비트 라인 방전 동작을 설명하기 위한 동작 타이밍도; 그리고

도 4는 본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치를 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 메모리 장치 110 : 메모리 셀 어레이

120 : 행 디코더 회로 130 : 열 패스 게이트 회로

140 : 열 디코더 회로 150 : 감지증폭기및기입드라이버 회로

160 : 방전 회로 170 : 방전 제어 회로

상술한 제반 목적을 달성하기 위한 본 발명이 특징에 따르면, 반도체 메모리 장치는 메모리 셀에 연결된 비트 라인과; 제 1 트랜지스터를 통해 상기 비트 라인에 연결된 감지 증폭기와; 그리고 상기 비트 라인에 연결되며, 방전 신호에 응답하여 상기 비트 라인의 전압을 방전하는 방전 회로를 포함한다. 상기 방전 회로는 상기 비트 라인과 제 1 전압 사이에 직렬 연결되는 제 2 및 제 3 트랜지스터들을 포함하며, 상기 제 2 트랜지스터의 게이트는 제 2 전압에 연결되고 상기 제 3 트랜지스터의 게이트는 상기 방전 신호에 연결되어 있다. 여기서, 상기 제 1 전압은 접지 전압이고 상기 제 2 전압은 전원 전압보다 높은 전압이다. 상기 제 1 및 제 2 트랜지스터들 각각은 약 0.9V의 문턱 전압을 갖는 고전압 트랜지스터이고, 상기 제 3 트랜지스터는 약 0.6V의 문턱 전압을 갖는 저전압 트랜지스터이다. 이 실시예에서, 상기 반도체 메모리 장치는 약 1.8V의 전원 전압에서 동작한다.

본 발명의 다른 특징에 따르면, 불휘발성 반도체 메모리 장치는 메모리 셀 어레이를 포함하며, 상기 어레이는 수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는다. 상기 비트 라인들은 복수 개의 입출력 그룹들로 나눠진다. 행 선택 회로는 행 어드레스 정보에 응답하여 상기 워드 라인들 중 적어도 하나를 선택하고, 열 선택 회로는 열 선택 정보에 응답하여 상기 각 입출력 그굽의 비트 라인들 중 하나를 선택한다. 방전 제어 회로는 어드레스 천이 검출 정보와 상기 열 어드레스 정보에 응답하여 상기 각 그룹의 비트 라인들에 각각 대응하는 방전 신호들을 발생한다. 방전 회로는 상기 방전 신호들에 응답하여 상기 비트 라인들의 전압들을 방전한다. 상기 방전 회로는 상기 비트 라인들의 입출력 그룹들에 각각 대응하는 복수 개의 비트 라인 방전 유니트들을 포함한다. 상기 비트 라인 방전 유니트들 각각은 대응하는 비트 라인과 접지 전압 사이에 직렬 연결된 제 1 및 제 2 트랜지스터들로 구성되며, 상기 제 1 트랜지스터의 게이트는 전원 전압보다 높은 전압에 연결되고 상기 제 2 트랜지스터의 게이트는 대응하는 방전 신호를 받아들이도록 연결된다. 여기서, 상기 제 1 트랜지스터는 약 0.9V의 문턱 전압을 갖는 고전압 트랜지스터로 구성되고, 상기 제 2 트랜지스터는 약 0.6V의 문턱 전압을 갖는 저전압 트랜지스터로 구성된다. 이 실시예에 있어서, 상기 불휘발성 메모리 장치는 약 1.8V의 전원 전압에서 동작한다.

본 발명의 또 다른 특징에 따르면, NOR 플래시 메모리 장치는 복수 개의 메모리 블록들로 나눠진 메모리 셀 어레이와; 상기 각 메모리 블록은 복수 개의 워드 라인들, 복수 개의 로컬 비트 라인들, 그리고 상기 워드 라인들과 상기 로컬 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 비트 라인들은 복수 개의 세그먼트들로 나눠지며; 상기 각 메모리 블록의 비트 라인 세그먼트들에 각각 대응하며, 복수 개의 입출력 그룹들로 나눠지는 복수 개의 그로벌 비트 라인들과; 상기 메모리 블록들에 각각 대응하며, 각각이 대응하는 메모리 블록 내의 각 세그먼트의 로컬 비트 라인들 중 하나를 선택하는 복수 개의 제 1 열 선택 회로들과; 상기 각 입출력 그룹 내의 그로벌 비트 라인들 중 하나를 선택하고 상기 선택된 그로벌 비트 라인들을 대응하는 데이터 라인들에 연결하는 제 2 열 선택 회로와; 어드레스 천이 검출 정보와 상기 열 어드레스 정보에 응답하여 방전 신호들을 발생하는 방전 제어 회로와; 그리고 상기 방전 신호들에 응답하여 상기 그로벌 비트 라인들의 전압들을 방전하는 방전 회로를 포함한다. 상기 방전 회로는 상기 그로벌 비트 라인들의 입출력 그룹들에 각각 대응하는 복수 개의비트 라인 방전 유니트들을 포함하고; 상기 비트 라인 방전 유니트들 각각은 대응하는 그로벌 비트 라인과 접지 전압 사이에 직렬 연결된 제 1 및 제 2 트랜지스터들을 포함하며; 그리고 상기 제 1 트랜지스터의 게이트는 전원 전압보다 높은 전압에 연결되고 상기 제 2 트랜지스터의 게이트는 대응하는 방전 신호를 받아들이도록 연결된다.

이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다.

도 1은 일반적인 불휘발성 반도체 메모리 장치의 읽기 경로를 형성하는 회로 구성을 보여주는 도면이다. 불휘발성 반도체 메모리 장치는, 예를 들면, NOR 플래시 메모리 장치로, 메모리 셀 (MC)을 포함하며, 상기 메모리 셀 (MC)은 플로팅 게이트 트랜지스터 (floating gate transistor)를 이용하여 구현된다. 플로팅 게이트 트랜지스터는 접지된 소오스, 비트 라인에 연결되는 드레인, 부유 게이트, 그리고 워드 라인 (WL)에 연결되는 제어 게이트를 갖는다. 비트 라인 (BL)은 NMOS 트랜지스터 (M1)를 통해 감지 증폭기 (SA) 및 기입 드라이버 (WD)에 연결되며, 상기 NMOS 트랜지스터 (M1)는 YA 신호에 따라 턴 온/오프된다. 비트 라인 (BL)과 접지 전압 (GND) 사이에는 방전 트랜지스터 (discharge transistor)로서 NMOS 트랜지스터 (M2)가 연결되며, 상기 NMOS 트랜지스터 (M2)는 DIS 신호에 따라 턴 온/오프된다.

NOR 플래시 메모리 장치의 경우, 읽기/소거/프로그램 동작이 수행되기 이전에, 비트 라인 방전 동작이 수행되며, 이는 DIS 신호에 제어되는 NMOS 트랜지스터 (M2)를 통해 수행된다. 이후, 읽기 동작시, 감지 증폭기는 메모리 셀에 따라 가변되는 비트 라인의 전압 변화를 감지한다. 프로그램 동작시, 기입 드라이버는 비트 라인으로 전원 전압보다 높은 전압 (예를 들면, 5V-6V)을 공급한다. 잘 알려진 바와 같이, NOR 플래시 메모리 장치의 메모리 셀 (MC)은 핫 일렉트론 인젝젼 (hot electron injection)을 통해 프로그램되고 F-N 터널링 (Fowler-Nordheim tunneling)을 통해 소거된다. 프로그램 및 소거 방법들은 U.S. Patent No. 6,347,053에 "Nonviolatile Memory Device Having Improved Threshold Voltages In Erasing And Programming Operations"라는 제목으로 그리고 U.S. Patent No. 6,157,575에 "Nonvolatile Memory Device And Operating Method Thereof"라는 제목으로 각각 게재되어 있으며, 레퍼런스로서 포함된다.

앞서 설명된 바와 같이, 프로그램 동작시 비트 라인 (BL)에 높은 전압이 인가되기 때문에, 데이터 입출력 경로 상의 트랜지스터들은 고전압 내성이 증가되도록 두꺼운 게이트 산화막을 갖는 트랜지스터 (이하, "고전압 트랜지스터"라 칭함)를 이용하여 구현되어야 한다. 즉, 도 1의 NMOS 트랜지스터들 (M1, M2)은 고전압 트랜지스터를 이용하여 구현된다.

고전압 트랜지스터가 저전압 트랜지스터에 비해 상당히 두꺼운 게이트 산화막을 사용하기 때문에, 고전압 트랜지스터의 문턱 전압 (예를 들면, 0.9V)은 저전압 트랜지스터의 문턱 전압 (예를 들면, 0.6V)보다 높다. 비트 라인 (BL)의 전압을 방전하기 위한 NMOS 트랜지스터 (M2)가 고전압 트랜지스터로 구성될 때 비트 라인 (BL)을 방전하는 데 걸리는 시간 (이하, "비트 라인 방전 시간"이라 칭함)은 NMOS 트랜지스터 (M2)가 저전압 트랜지스터로 구성될 때의 비트 라인 방전 시간보다 상대적으로 길어진다. 이러한 현상은 전원 전압이 낮아짐에 따라 더욱 심해질 것이다. 비트 라인 방전 시간의 증가는 동작 속도를 저하시키는 한 요인이 된다. NMOS 트랜지스터 (M2)를 저전압 트랜지스터로 구성하는 경우, 비트 라인에 고전압이 인가될 때 NMOS 트랜지스터에 브레이크다운이 발생된다. 그러므로, 방전 트랜지스터 (M2)는 고전압 트랜지스터로 구성되어야 한다.

도 2는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 불휘발성 반도체 메모리 장치 (100)는 NOR 플래시 메모리 장치로, 메모리 셀 어레이 (110)를 포함한다. 상기 메모리 셀 어레이 (110)는 행 방향을 따라 병렬로 배열된 복수 개의 워드 라인들 (WL0-WLi), 열 방향을 따라 병렬로 배열된 복수 개의 비트 라인들 (BL00-BL0j)-(BLx0-BLxj), 그리고 워드 라인들과 비트 라인들의 교차 영역들에 각각 배열되는 복수 개의 메모리 셀들 (MC)을 포함한다. 메모리 셀 어레이 (110)에 배열된 비트 라인들은 복수 개의 입출력 그룹들 (BL00-BL0j), (BL10-BL1j), …, (BLx0-BLxj)로 구분된다.

계속해서 도 2을 참조하면, 워드 라인들 (WL0-WLi)은 행 디코더 회로 (120)에 연결되며, 상기 행 디코더 회로 (120)는 행 어드레스 정보 (RA)에 응답하여 상기 워드 라인들 (WL0-WLi) 중 어느 하나를 선택한다. 비록 도면에는 도시되지 않았지만, 상기 행 디코더 회로 (120)는 펌프 회로로서 고전압 발생기로부터의 고전압을 받아들여 상기 선택된 워드라인으로 상기 고전압을 전달한다. 상기 비트 라인들은 열 패스 게이트 회로 (130)에 연결되며, 상기 열 패스 게이트 회로 (130)는 열디코더 회로 (140)로부터 출력되는 열 선택 신호들 (Y0-Yn)에 응답하여 각 입출력 그룹의 비트 라인들 중 하나를 선택하고, 상기 선택된 비트 라인들을 대응하는 데이터 라인들 (DL0-DLm)에 각각 연결한다. 상기 데이터 라인들 (DL0-DLm)은 감지 증폭기 및 기입 드라이버 회로 (150)에 연결되어 있다.

상기 열 패스 게이트 회로 (130)는 상기 데이터 라인들 (DL0-DLm) (또는, 비트 라인들의 입출력 그룹들)에 각각 대응하는 복수 개의 열 패스 게이트 그룹들로 구성된다. 상기 각 열 패스 게이트 그룹은 대응하는 입출력 그룹의 비트 라인들에 각각 대응하는 복수 개의 NMOS 트랜지스터들을 포함한다. 예를 들면, 데이터 라인 (DL0)에 대응하는 열 패스 게이트 그룹은 NMOS 트랜지스터들 (PTR00-PRT0j)을 포함한다. 상기 NMOS 트랜지스터들 (PRT00-PRT0j)은 대응하는 비트 라인들 (BL00-BL0j)과 데이터 라인 (DL0) 사이에 병렬로 연결되고, 대응하는 열 선택 신호들 (Y0-Yn)에 의해서 각각 턴 온/오프된다. 데이터 라인 (DL1)에 대응하는 열 패스 게이트 그룹은 NMOS 트랜지스터들 (PTR10-PRT1j)을 포함한다. 상기 NMOS 트랜지스터들 (PRT10-PRT1j)은 대응하는 비트 라인들 (BL10-BL1j)과 데이터 라인 (DL1) 사이에 병렬로 연결되고, 대응하는 열 선택 신호들 (Y0-Yn)에 의해서 각각 턴 온/오프된다. 마찬가지로, 데이터 라인 (DLm)에 대응하는 열 패스 게이트 그룹은 NMOS 트랜지스터들 (PTRx0-PRTxj)을 포함한다. 상기 NMOS 트랜지스터들 (PRTx0-PRTxj)은 대응하는 비트 라인들 (BLx0-BLxj)과 데이터 라인 (DLm) 사이에 병렬로 연결되고, 대응하는 열 선택 신호들 (Y0-Yn)에 의해서 각각 턴 온/오프된다.

본 발명에 따른 NOR 플래시 메모리 장치 (100)는 방전 회로 (dischargecircuit) (160)와 방전 제어 회로 (discharge control circuit) (170)를 더 포함한다. 상기 방전 회로 (160)는 입출력 그룹들의 비트 라인들에 연결되며, 상기 방전 제어 회로 (170)로부터의 방전 신호들 (BLDIS0-BLDISn)에 응답하여 상기 비트 라인들의 전압들을 방전한다. 상기 방전 회로 (160)는 상기 비트 라인들의 입출력 그룹들에 각각 대응하는 방전 유니트들로 구분되며, 상기 각 방전 유니트는 복수 개의 NMOS 트랜지스터들을 포함한다. 예를 들면, 첫번째 입출력 그룹에 대응하는 방전 유니트는 첫번째 입출력 그룹의 각 비트 라인 (BL00-BL0j)과 접지 전압 사이에 직렬 연결되는 2개의 NMOS 트랜지스터들 (DTR00, DTR01)을 포함한다. 두번째 입출력 그룹에 대응하는 방전 유니트는 두번째 입출력 그룹의 각 비트 라인 (BL00-BL0j)과 접지 전압 사이에 직렬 연결되는 2개의 NMOS 트랜지스터들 (DTR10, DTR11)을 포함한다. 그리고, 마지막 입출력 그룹에 대응하는 방전 유니트는 마지막 입출력 그룹의 각 비트 라인 (BLx0-BLxj)과 접지 전압 사이에 직렬 연결되는 2개의 NMOS 트랜지스터들 (DTRx0, DTRx1)을 포함한다.

여기서, 각 비트 라인과 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들은 각각 고전압 트랜지스터 (high-voltage transistor)와 저전압 트랜지스터 (low-voltage transistor)를 포함한다. 예컨대, 드레인이 대응하는 비트 라인에 연결된 NMOS 트랜지스터는 고전압 트랜지스터이고, 소오스가 접지 전압에 연결된 NMOS 트랜지스터는 저전압 트랜지스터이다. 고전압 트랜지스터로서 NMOS 트랜지스터들 (DTR00, DTR10, …, DTRx0)의 게이트들은 고전압 (Vpp)에 연결되어 있다. 저전압 트랜지스터로서 각 방전 유니트의 NMOS 트랜지스터들 (DTR01)은 대응하는 방전 신호들 (BLDIS0-BLDISn)에 의해서 각각 턴 온/오프된다. 고전압 (Vpp)은 비록 도면에는 도시되지 않았지만 펌프 회로에서 생성될 것이다.

상기 방전 제어 회로 (170)는 어드레스 천이 검출 정보와 열 어드레스 정보에 응답하여 방전 신호들 (BLDIS0-BLDISn)을 출력한다. 이 실시예에 있어서, 비트 라인 방전 구간에서 방전 신호들 (BLDIS0-BLDISn)은 모두 하이 레벨을 가진다. 그 다음에, 방전 신호들 (BLDIS0-BLDISn) 중 선택된 비트 라인에 대응하는 방전 신호는 로우 레벨로 비활성화되는 반면에 나머지 방전 신호들은 계속해서 하이 레벨을 유지한다. 이는 각 입출력 그룹의 선택된 비트 라인을 제외한 비선택된 비트 라인들이 대응하는 고전압 및 저전압 트랜지스터들을 통해 접지 전압에 연결됨을 의미한다.

도 3은 본 발명에 따른 불휘발성 반도체 메모리 장치의 비트 라인 방전 동작을 설명하기 위한 동작 타이밍도이다. 앞서 설명된 바와 같이, 읽기/쓰기 동작이 수행되기 이전에, 이전에 수행된 읽기/쓰기 동작 동안 선택된 비트 라인들의 전압들이 방전되어야 한다. 이전의 읽기/쓰기 동작이 종료되고 다음의 읽기/쓰기 동작을 수행하기 위해서, 어드레스 정보가 변화되며, 그러한 어드레스 정보의 변화는 어드레스 천이 검출 회로(미도시됨)에 의해서 검출된다. 방전 제어 회로 (170)는 어드레스 천이 검출 정보와 열 어드레스 정보에 응답하여 방전 신호들 (BLDIS0-BLDISn)을 출력한다.

이 실시예에 있어서, 각 입출력 그룹의 첫번째 비트 라인이 이전 및 현재의 읽기 동작들에서 연속적으로 선택된다고 가정하다. 이러한 가정에 따르면, 선택된비트 라인의 전압은 읽기 동작이 수행되기 이전에 방전되어야 한다. 이를 위해서, 방전 제어 회로 (170)는 어드레스 천이 검출 정보와 열 어드레스 정보에 응답하여 선택된 비트 라인에 대응하는 방전 신호 (BLDIS0)를 하이 레벨로 활성화시킨다. 방전 신호 (BLDIS0)가 하이 레벨이 됨에 따라, 이전의 읽기/쓰기 동작에서 선택된 비트 라인 (예를 들면, BL00)에 인가된 전압이 방전 회로 (160)의 NMOS 트랜지스터들 (DTR00, DTR01)을 통해 방전된다. 선택된 비트 라인들의 전압들이 모두 방전된 후에는 활성화된 방전 신호 (BLDIS0)가 로우 레벨로 비활성화된다. 이때, 도 3에 도시된 바와 같이, 나머지 방전 신호들 (BLDIS1-BLDISn)은 계속해서 하이 레벨로 유지된다. 이후, 잘 알려진 방법에 따라 읽기/쓰기 동작이 실질적으로 수행될 것이다.

본 발명에 따른 방전 회로의 경우, 비트 라인의 전압을 방전하기 위해서 고전압 및 저전압 트랜지스터들이 비트 라인과 접지 전압 사이에 직렬 연결된다. 여기서, 고전압 트랜지스터의 게이트가 고전압 (Vpp)에 고정되어 있기 때문에, 고전압 트랜지스터는 항상 턴 온되어 있다. 그러한 까닭에, 선택된 비트 라인에 대응하는 방전 신호가 활성화될 때, 본 발명에 따른 메모리 장치의 비트 라인 방전 시간은, 도 3에 도시된 바와 같이, 도 1에 도시된 장치의 비트 라인 방전 시간과 비교하여 볼 때 △t만큼 짧아진다. 좀 더 구체적으로 설명하면 다음과 같다.

도 1에 도시된 방전 트랜지스터 (M1)가 고전압 트랜지스터이기 때문에, DIS 신호가 V2 전압 (고전압 트랜지스터의 문턱 전압)에 도달할 때까지 비트 라인의 전압은 방전되지 않는다. 즉, 방전 트랜지스터 (M1)는 턴 온되지 않는다. 이와 반해서, 본 발명의 경우, 고전압 트랜지스터가 항상 턴 온되어 있기 때문에, 방전 신호 (BLDIS0)가 V1 전압 (저전압 트랜지스터의 문턱 전압)에 도달할 때 비트 라인 전압이 방전되기 시작한다. 도 3에서 알 수 있듯이, 그러므로, 본 발명의 방전 회로 (160)를 사용함에 따라 비트 라인 방전 시간이 △t만큼 단축될 수 있다. 비트 라인 방전 시간의 단축은 결국 동작 속도의 향상이 된다.

도 4를 참조하면, 불휘발성 반도체 메모리 장치는 메모리 셀 어레이를 포함하며, 상기 메모리 셀 어레이는 복수 개의 메모리 블록들 (MBLK0-MBLKm)로 구성된다. 각 메모리 블록은 행 방향을 따라 병렬로 배열된 복수 개의 워드 라인들 (WL0_k-WLi_k), 열 방향을 따라 병렬로 배열된 복수 개의 로컬 비트 라인들 (LBL0-LBLj), 그리고 워드 라인들과 비트 라인들의 교차 영역들에 각각 배열되는 복수 개의 메모리 셀들 (MC)을 포함한다. 메모리 블록들의 비트 라인들은 대응하는 제 1 열 선택 회로들 (210_0-210_m)에 연결되어 있다. 상기 제 1 열 선택 회로들 (210_0-210_m)은 복수 개의 NMOS 트랜지스터들 (PTR0a, PRT1a)로 구성되며, 대응하는 메모리 블록들 (MBLK0-MBLKm)의 로컬 비트 라인들 (LBL0-LBLj) 중 홀수번째 또는 짝수번째 비트 라인들을 선택하고 상기 선택된 로컬 비트 라인들을 대응하는 그로벌 비트 라인들에 각각 연결한다. 예를 들면, 제 1 열 선택 회로 (210_0)는 대응하는 열 선택 신호들 (YA0_0, YA1_0)에 응답하여 제 1 메모리 블록 (MBLk0)의 로컬 비트 라인들 (LBL0-LBLj) 중 홀수번째 또는 짝수번째 로컬 비트 라인들을 선택하고, 상기 선택된 로컬 비트 라인들을 대응하는 그로벌 비트 라인들 (GBL0-GBLn)에 각각 연결한다.

상기 그로벌 비트 라인들 (GBL0-GBLn)은 제 2 열 선택 회로 (220)에 연결되며, 상기 제 2 열 선택 회로 (220)는 복수 개의 NMOS 트랜지스터들 (PRT0b, PRT1b, PRT2b)을 포함하며, 열 선택 신호들 (YB0-YB2)에 응답하여 상기 그로벌 비트 라인들 (GBL0-GBLn) 중 일부를 선택한다. 상기 선택된 그로벌 비트 라인들은 대응하는 데이터 라인들 (DL0-DLx)을 통해 감지 증폭기 및 기입 드라이버 회로 (230)에 연결된다. 그로벌 비트 라인들 (GBL0-GBLn)은 또한 방전 회로 (240)에 연결되며, 상기 방전 회로 (240)는 상기 그로벌 비트 라인들 (또는 그로벌 및 로컬 비트 라인들)의 전압들을 방전한다. 상기 방전 회로 (240)는 각 그로벌 비트 라인과 접지 전압 사이에 직렬 연결되는 NMOS 트랜지스터들 (DTR10, DTR12)을 포함한다. 각 그로벌 비트 라인에 대응하는 2개의 NMOS 트랜지스터들 (DTR10, DTR12) 중 하나 (DTR10)는 고전압 트랜지스터이고, 다른 하나 (DTR12)는 저전압 트랜지스터이다. 고전압 트랜지스터들 (DTR10)의 게이트들은 고전압 (Vpp)에 공통으로 연결되어 있다. 저전압 트랜지스터들 (DTR12)의 게이트들은 대응하는 방전 신호들 (BLDIS0, BLDIS1, BLDIS2)에 각각 연결되어 있다.

도 4에 도시된 메모리 장치의 비트 라인 방전 동작은 도 2에 도시된 것과 유사하게 수행되기 때문에, 그것에 대한 설명은 그러므로 생략된다. 도 4에 도시된 메모리 장치 역시 도 2에서 설명된 것과 동일한 효과를 얻을 수 있음은 자명하다. 즉, 앞서 설명된 바와 같이, 고전압 트랜지스터가 항상 턴 온되어 있기 때문에, 소정의 방전 신호가 V1 전압 (저전압 트랜지스터의 문턱 전압)에 도달할 때 로컬 및 그로벌 비트 라인들 상의 전압들이 방전되기 시작한다. 그러므로, 본 발명의 방전 회로 (240)를 사용함에 따라 비트 라인 방전 시간이 단축될 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 비트 라인과 접지 전압 사이에 직렬 연결되는 고전압 트랜지스터와 저전압 트랜지스터를 이용하여 상기 비트 라인의 전압을 방전함으로써 낮은 전원 전압의 동작 조건 하에서 비트 라인 방전 시간이 단축된다. 결국, 비트 라인 방전 시간의 단축에 비례하여 동작 속도 역시 향상될 수 있다.

Claims

메모리 셀에 연결된 비트 라인과;

제 1 트랜지스터를 통해 상기 비트 라인에 연결된 감지 증폭기와; 그리고

상기 비트 라인에 연결되며, 방전 신호에 응답하여 상기 비트 라인의 전압을 방전하는 방전 회로를 포함하며,

상기 방전 회로는 상기 비트 라인과 제 1 전압 사이에 직렬 연결되는 제 2 및 제 3 트랜지스터들을 포함하되, 상기 제 2 트랜지스터의 게이트는 제 2 전압에 연결되고 상기 제 3 트랜지스터의 게이트는 상기 방전 신호에 연결되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 전압은 접지 전압이고 상기 제 2 전압은 전원 전압보다 높은 전압인 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 트랜지스터들 각각은 약 0.9V의 문턱 전압을 갖는 고전압 트랜지스터를 포함하고 상기 제 3 트랜지스터는 약 0.6V의 문턱 전압을 갖는 저전압 트랜지스터를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 장치는 약 1.8V의 전원 전압에서 동작하는 반도체 메모리 장치.
복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와;

상기 비트 라인들은 복수 개의 입출력 그룹들로 나눠지며;

행 어드레스 정보에 응답하여 상기 워드 라인들 중 적어도 하나를 선택하는 행 선택 회로와;

열 선택 정보에 응답하여 상기 각 입출력 그굽의 비트 라인들 중 하나를 선택하는 열 선택 회로와;

상기 열 선택 회로에 의해서 선택된 비트 라인들의 전압 변화를 감지하는 감지 증폭기 회로와;

어드레스 천이 검출 정보와 상기 열 어드레스 정보에 응답하여 상기 각 그룹의 비트 라인들에 각각 대응하는 방전 신호들을 발생하는 방전 제어 회로와; 그리고

상기 방전 신호들에 응답하여 상기 비트 라인들의 전압들을 방전하는 방전 회로를 포함하며, 상기 방전 회로는 상기 비트 라인들의 입출력 그룹들에 각각 대응하는 복수 개의 비트 라인 방전 유니트들을 포함하고; 상기 비트 라인 방전 유니트들 각각은 대응하는 비트 라인과 접지 전압 사이에 직렬 연결된 제 1 및 제 2 트랜지스터들을 포함하며; 그리고 상기 제 1 트랜지스터의 게이트는 전원 전압보다 높은 전압에 연결되고 상기 제 2 트랜지스터의 게이트는 대응하는 방전 신호를 받아들이도록 연결되는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 제 1 트랜지스터는 약 0.9V의 문턱 전압을 갖는 고전압 트랜지스터를 포함하고 상기 제 2 트랜지스터는 약 0.6V의 문턱 전압을 갖는 저전압 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 메모리 장치는 약 1.8V의 전원 전압에서 동작하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 메모리 장치는 NOR 플래시 메모리 장치를 포함하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 제 1 및 제 2 트랜지스터들 각각은 NMOS 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
복수 개의 메모리 블록들로 나눠진 메모리 셀 어레이와;

상기 각 메모리 블록은 복수 개의 워드 라인들, 복수 개의 로컬 비트 라인들, 그리고 상기 워드 라인들과 상기 로컬 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와;

상기 비트 라인들은 복수 개의 세그먼트들로 나눠지며;

상기 각 메모리 블록의 비트 라인 세그먼트들에 각각 대응하며, 복수 개의 입출력 그룹들로 나눠지는 복수 개의 그로벌 비트 라인들과;

상기 메모리 블록들에 각각 대응하며, 각각이 대응하는 메모리 블록 내의 각 세그먼트의 로컬 비트 라인들 중 하나를 선택하는 복수 개의 제 1 열 선택 회로들과;

상기 각 입출력 그룹 내의 그로벌 비트 라인들 중 하나를 선택하고 상기 선택된 그로벌 비트 라인들을 대응하는 데이터 라인들에 연결하는 제 2 열 선택 회로와;

어드레스 천이 검출 정보와 상기 열 어드레스 정보에 응답하여 방전 신호들을 발생하는 방전 제어 회로와; 그리고

상기 방전 신호들에 응답하여 상기 그로벌 비트 라인들의 전압들을 방전하는 방전 회로를 포함하며, 상기 방전 회로는 상기 그로벌 비트 라인들의 입출력 그룹들에 각각 대응하는 복수 개의 비트 라인 방전 유니트들을 포함하고; 상기 비트 라인 방전 유니트들 각각은 대응하는 그로벌 비트 라인과 접지 전압 사이에 직렬 연결된 제 1 및 제 2 트랜지스터들을 포함하며; 그리고 상기 제 1 트랜지스터의 게이트는 전원 전압보다 높은 전압에 연결되고 상기 제 2 트랜지스터의 게이트는 대응하는 방전 신호를 받아들이도록 연결되는 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

상기 제 1 트랜지스터는 약 0.9V의 문턱 전압을 갖는 고전압 트랜지스터를 포함하고 상기 제 2 트랜지스터는 약 0.6V의 문턱 전압을 갖는 저전압 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

상기 메모리 장치는 약 1.8V의 전원 전압에서 동작하는 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

상기 메모리 장치는 NOR 플래시 메모리 장치를 포함하는 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

상기 제 1 및 제 2 트랜지스터들 각각은 NMOS 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.