DE602004009078T2

DE602004009078T2 - Speicherordnung

Info

Publication number: DE602004009078T2
Application number: DE602004009078T
Authority: DE
Inventors: Graziano Mirichigni; Andrea Martinelli
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2004-10-15
Filing date: 2004-10-15
Publication date: 2008-06-19
Anticipated expiration: 2024-10-16
Also published as: EP1647991A1; DE602004009078D1; US20060083077A1; EP1647991B1; US7196943B2

Description

Die vorliegende Erfindung bezieht sich auf das Gebiet der Datenspeicherung; genauer bezieht sich die vorliegende Erfindung auf eine nichtflüchtige Halbleiterspeichervorrichtung.
Nichtflüchtige Speichervorrichtungen werden üblicherweise verwendet, um Information zu speichern, die auch in Abwesenheit einer elektrischen Energiequelle, die die Speichervorrichtung versorgt, erhalten werden muss. Eine bestimmte Klasse von nichtflüchtigen Speichervorrichtungen ist elektrisch programmierbar, wie z.B. Flash-E²PROM. Typischerweise weist die Speichervorrichtung eine Matrix von Speicherzellen auf, die zum Beispiel in Reihen und Spalten angeordnet sind. Jede Speicherzelle besteht aus einem Floating-Gate-MOS-Transistor; der Transistor wird programmiert, indem eine elektrische Ladung in sein Floating-Gate injiziert wird; im Gegensatz dazu wird der Transistor gelöscht, indem die elektrische Ladung aus seinem Floating-Gate entfernt wird. Die elektrische Ladung in dem Floating-Gate modifiziert die Schwellenspannung des Transistors auf eine solche Weise, dass verschiedene Logikwerte definiert werden.
Die Speichervorrichtung weist ferner eine Bit-Leitung für jede Matrixspalte und eine Wortleitung für jede Matrixreihe auf. Eine typische Matrixarchitektur ist die so genannte NOR-Architektur, gemäß der die generische Zelle entsprechend der Spalte und der Reihe, zu denen die Zelle gehört, an der Kreuzung der Bit-Leitung und der Wortleitung positioniert ist und alle Zellen einer gleichen Spalte parallel zueinander und durch ihren Drain-Anschluss mit einer gleichen Bit-Leitung verbunden sind.
Eine Leseoperation der Speicherzellen bewirkt, dass sie in vorgeschriebenen Lesebedingungen vorgespannt werden und der Strom detektiert wird, den die Speicherzellen abführen. Insbesondere ist es während einer Lesephase von Flashspeicherzellen notwendig, die adressierten Bit-Leitungen, zu denen die Zellen gehören, bei einer Lesespannung V_pr, typischerweise 1V, vorzuspannen.
Die Bit-Leitungen sind leitende Leitungen, die photolithographisch aus z.B. einer Metallschicht erhalten werden. Die unvermeidliche kapazitive Kopplung zwischen ausgewählten Bit-Leitungen (Zugriffs-Bit-Leitungen) und ihnen benachbarten Bit-Leitungen (Kontur-Bit-Leitungen) bewirkt die Erzeugung eines Stromrauschsignals auf den ausgewählten Bit-Leitungen. Diese kapazitive Kopplung ist durch die Tatsache bedingt, dass auf Grund des ultra hohen Integrationsgrades die Entfernung (der Abstand) zwischen benachbarten Bit-Leitungen in modernen Speichervorrichtungen immer kleiner wird. Dieses Stromrauschsignal wird zu dem Lesestrom der ausgewählten Zelle während seiner Leseoperation addiert. Während des Ladens der ausgewählten Bit-Leitung (von einer Anfangsspannung, die im Wesentlichen gleich der Massespannung ist, auf die Lesespannung V_pr) werden die benachbarten Bit-Leitungen kapazitiv in Richtung eines Spannungswerts gebracht, der gleich einem Bruchteil der Spannung V_pr ist. Dann entladen sich die Kontur-Bit-Leitungen auf eine Weise, die von dem Programmierstatus der Speicherzellen neben der zugegriffenen Speicherzelle abhängt (das heißt, von den Speicherzellen, die zu der gleichen Wortleitung wie die ausgewählte Zelle und zu den Bit-Leitungen neben der zugegriffenen Bit-Leitung gehören). Tatsächlich entladen sich, wenn beide der unmittelbar benachbarten Zellen programmiert werden (hohe Schwellenspannung) und folglich keinen Strom leiten, die Kontur-Bit-Leitungen nicht und bleiben bei dem während der Ladungsphase erreichten Spannungswert. Im Gegensatz dazu entlädt sich, wenn eine der benachbarten Zellen nicht programmiert wird (niedrige Schwellenspannung), was das Leiten von Strom bewirkt, die Bit-Leitung, die der unprogrammierten Zelle entspricht, in Richtung Masse. Kurz gesagt können sich je nach dem Status der benachbarten Speicherzellen beide, nur eine oder keine der Kontur-Bit-Leitungen in Richtung Masse entladen. Folglich wird während der Lesephase einer Speicherzelle dem Zellstrom I_r ein Rauschstrom I_n überlagert und hängt dieser Rauschstrom I_n von dem Status der benachbarten Speicherzellen ab, so dass sein Wert in der Konstruktionsphase nicht vorhergesagt werden kann. Im Fall von so genannten "multilevel"-Speichervorrichtungen, d.h. Mehrebenenspeichervorrichtungen, deren Speicherzellen in mehr als zwei Zustände programmiert werden können, hat der von jeder Speicherzelle abgesenkte Strom mehr als zwei mögliche Werte, so dass der Rauschstrom sogar noch stärker schwankt.
Der Gesamtstrom (I = I_r + I_n), den der Leseverstärker an seinem Eingang empfängt, könnte die Detektierung eines Werts bestimmen, der sich von dem tatsächlich in der zugegriffenen Zelle gespeicherten unterscheidet.
Dieses Problem von kapazitiver Bit-Leitungs-Kopplung, auch als das "Streu"-Effekt-Problem bezeichnet, wird besonders kritisch, wenn der Stromunterschied zwischen unterschiedlichen Logikwerten, die der Zellenlesestrom I_r in Abhängigkeit von dem darin gespeicherten Logikwert annehmen kann, klein ist, wie zum Beispiel im Fall von Mehrebenenspeichervorrichtungen.
In der US-Patentanmeldung 2003/0161183 ist ein wie im Oberbegriff von Anspruch 1 dargelegter Halbleiterspeicher beschrieben.
Die US-Patentanmeldung 2003/0043628 beschreibt einen nichtflüchtigen Halbleiterspeicher mit einer Spaltenauswahleinheit, der eine Mehrzahl von NMOS-Transistoren in einer Anordnung mit einer Zweistufenschaltstruktur aufweist.
In Anbetracht des oben erläuterten Standes der Technik war die Anmelderin mit dem Problem konfrontiert, wie man das Problem von Lesefehlern auf Grund von Streueffekten auf den Bit-Leitungen vermeiden oder wenigstens reduzieren kann.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung nach Anspruch 1 vorgesehen.
Die Halbleiterspeichervorrichtung weist eine Mehrzahl von Speicherzellen auf, die entsprechend einer Mehrzahl von Reihen und einer Mehrzahl von Spalten angeordnet sind. Die Speichervorrichtungen weisen ferner eine Mehrzahl von Bit-Leitungen, wobei jede Bit-Leitung einer entsprechenden Spalte der Mehrzahl zugeordnet ist, und eine Auswahlstruktur der Bit-Leitungen auf, um mindestens eine unter den Bit-Leitungen auszuwählen, wobei die übrigen Bit-Leitungen unausgewählt gehalten werden. Die Speichervorrichtung weist ferner eine Spannungsklemmschaltung auf, die dafür ausgebildet ist, während einer Zugriffsoperation auf den Speicher das Klemmen der nicht ausgewählten Bit- Leitungen neben einer ausgewählten Bit-Leitung auf eine vorgeschriebene Spannung zu bewirken.
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung einer bevorzugten Ausführungsform davon klar gemacht, die mit Bezug auf die beigefügten Zeichnungen rein an Hand eines nicht-einschränkenden Hinweises gegeben wird. in denen zeigen:
1 schematisch eine Speichervorrichtung, in der die vorliegende Erfindung angewendet werden kann;
2 schematisch die Struktur eines Teils eines Speichersektors der Speichervorrichtung aus 1 gemäß einer Ausführungsform der vorliegenden Erfindung;
3 sehr schematisch eine Schnittansicht entlang der Linie III-III aus 2;
4A eine detailliertere Ansicht eines Spaltendecoders der Speichervorrichtung aus 1 gemäß einer Ausführungsform der vorliegenden Erfindung;
4B eine Klemmsteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung; und
5 an Hand eines Vergleichs einen bestimmten Teil eines Speichersektors, der dem aus 2 ähnlich, aber mit einer anderen Bit-Leitungs-Dekodierung gestaltet ist.
Mit Bezug auf die Zeichnungen ist in 1 eine nichtflüchtige Speichervorrichtung 100, zum Beispiel ein Flash-E²PROM, dargestellt. Der Flashspeicher 100 ist in einen Chip aus Halbleitermaterial integriert und weist eine Matrix 105 aus Speicherzellen 110 auf; typischerweise besteht jede Zelle 110 aus einem Floating-Gate-NMOS-Transistor. In einem gelöschten Zustand hat die Zelle 110 einen niedrigen Schwellenspannungswert (der herkömmlicherweise einem Logikwert "1" zugeordnet ist). Die Zelle 110 wird durch das Injizieren von elektrischen Ladungen in ihr Floating-Gate programmiert; im programmierten Zustand hat die Zelle 110 einen hohen Schwellenspannungswert (der herkömmlicherweise einem Logikwert "0" zugeordnet ist). Deshalb ist, wenn eine ausgewählte Zelle 110 zum Lesen vorgespannt wird, die Zelle 110 leitend, wenn sie gelöscht ist, oder nicht-leitend, wenn sie programmiert ist. Im Fall eines Mehrebenen-Flashspeichers modifiziert die elektrische Ladung in dem Floating-Gate die Schwellenspannung des Transistors auf eine solche Weise, dass verschiedene Logikwerte und somit verschiedene Leit-Zustände definiert werden. Zum Beispiel kann in einer Speichervorrichtung mit vier Ebenen die generische Speicherzelle einen von vier verschiedenen Schwellenspannungswerten (die den Logikwerten "00", "01", "10" und "11" zugeordnet sind) annehmen.
Die Matrix 105 ist zum Beispiel in einer Mehrzahl von Speichersektoren 115 organisiert.
Die Zellen 110 des generischen Speichersektors sind in einer Mehrzahl von Reihen (zum Beispiel 2048) und einer Mehrzahl von Spalten (zum Beispiel 4096) organisiert. Jeder Reihe ist eine entsprechende Wortleitung WL zugeordnet, während jeder Spalte eine entsprechende Bit-Leitung BL zugeordnet ist.
Der Flashspeicher 100 hat eine so genannte NOR-Architektur, in der alle Speicherzellen einer gleichen Spalte durch ihre Drains parallel zu der Bit-Leitung geschaltet sind, die dieser Spalte entspricht.
Die Reihenauswahl wird mittels eines Reihendecoders 125r ausgeführt, der eine Reihenadresse RADR empfängt, sie dekodiert und eine entsprechende Reihe auswählt. Insbesondere spannt der Reihendecoder 125r die Wortleitung WL, die der(den) ausgewählten Speicherzelle(n) 110 entspricht, auf einen hohen Spannungswert vor (zum Beispiel auf einen Wert, der einer Versorgungsspannung V_dd des Speichers entspricht), während die anderen Wortleitungen auf einen niedrigen Spannungswert gesteuert werden (zum Beispiel auf den Wert, der der Masse entspricht). Die Auswahl der Matrixspalte wird stattdessen mittels eines Spaltendecoders 125c ausgeführt, der eine Spaltenadresse CADR empfängt und mittels einer Bit-Leitungs-Auswahleinrichtung 130b, deren Struktur später analysiert wird, eine entsprechende Bit-Leitung BL1 auswählt (je nach der Speicherparallelität typischerweise acht oder sechzehn Bit-Leitungen). Kurz gesagt wird die Bit-Leitung BL1, die der adressierten Speicherzelle 110 entspricht, von der Bit-Leitungsauswahleinrichtung 130b ausgewählt und mit einem Leseverstärker 135 verbunden. Die anderen Bit-Leitungen BL1 (die der adressierten Speicherzelle 110 nicht entsprechen) werden stattdessen von dem Leseverstärker 135 isoliert gehalten. Der Leseverstärker 135 empfängt Spei cherzellenstromwerte, die dem Status der ausgewählten Speicherzelle 110 entsprechen, und liefert eine verstärkte Version davon mit voller Logik, die (nicht in 1 gezeigte) Speicherausgabeanschlüssen verfügbar gemacht wird.
Ähnliche Überlegungen treffen zu, wenn die Matrix und/oder die Sektoren verschiedene Größen haben oder wenn die Speicherzellen mit anderen Komponenten implementiert sind. Die Konzepte der vorliegenden Erfindung sind auch anwendbar, wenn die Matrixreihen und -spalten nur topologische Definitionen sind, und können mit anderen geometrischen Ausrichtungen implementiert werden.
Jetzt wird mit Bezug auf 2 und 3 ein Beispiel für die Struktur eines Teils des generischen Speichersektors 115 gemäß einer Ausführungsform der vorliegenden Erfindung erläutert (wobei die Elemente, die den in 1 gezeigten entsprechen, mit den gleichen Bezugszahlen bezeichnet sind und ihre Erklärung der Kürze halber weggelassen wird).
Insbesondere ist 3 eine stark vereinfachte Schnittansicht der in 2 gezeigten Struktur entlang der Linie III-III. In diesem Abschnitt sind nur einige Elemente der kompletten Struktur dargestellt.
Gemäß einer in der Technik bekannten Lösung wird die Spaltenauswahl entsprechend einer hierarchischen Bit-Leitungs-Architektur mit zwei oder mehreren hierarchischen Ebenen auf mehreren Ebenen ausgeführt. Die Bit-Leitungen sind in einer Bit-Leitung der ersten (oder lokalen) Ebene und einer Bit-Leitung der zweiten Ebene angeordnet. Die Bit-Leitungen der ersten Ebene werden zum Beispiel photolithographisch aus einer ersten Metallschicht gebildet, während die Bit-Leitungen der zweiten Ebene photolithographisch aus einer zweiten Metallschicht gebildet werden. Zusätzliche hierarchische Ebenen von Bit-Leitungen können vorgesehen sein.
Gemäß dem hierin betrachteten Beispiel ist in 2 eine Mehrzahl (sechzehn) von lokalen Bit-Leitungen BL1_i (i = 0 bis 15) dargestellt, wobei die lokalen Bit-Leitungen aus Leitungen bestehen, die photolithographisch aus einer ersten Metallschicht 300 realisiert sind, wie in 3 gezeigt. Die lokalen Bit-Leitun gen BL1_i können idealerweise in zwei verschiedene Sätze eingeteilt werden. Die lokalen Bit-Leitungen BL1_i, die zu dem ersten Satz gehören, werden von einem Index "i" identifiziert, der gerade Werte (d.h. 0, 2, ...) annimmt, während die lokalen Bit-Leitungen BL1_i, die zu dem zweiten Satz gehören, von einem Index "i" identifiziert werden, der ungerade Werte (d.h. 1, 3, ...) annimmt. Die lokalen Bit-Leitungen BL1_i werden auch in Pakete P_j (j = 0 bis 3) von in dem Beispiel jeweils vier Bit-Leitungen BL1_i eingeteilt.
Die generische lokale Bit-Leitung BL1_i, die zu dem generischen Paket P_j gehört, wird mittels einer lokalen Auswahleinrichtungsschaltung SP_j, die dem Paket P_j entspricht, unter den anderen lokalen Bit-Leitungen BL1_i ausgewählt, die zu dem gleichen Paket P_j gehören. Die lokalen Auswahleinrichtungsschaltungen SP_j sind jeweils mit vier Befehlsleitungen verbundenen. Die Befehlsleitungen (die gleichen für alle lokalen Auswahleinrichtungsschaltungen SP_j, die zu dem Sektor 115 gehören) werden von dem Spaltendecoder 125c gesteuert und tragen vier zugeführte lokale Dekodierungssignale YL0, YL1, YL2, YL3.
Die generische lokale Auswahleinrichtungsschaltung SP_j weist einzelne Auswahleinrichtungen, z.B. Passtransistoren M0, M1, M2, M3, für jede der lokalen Bit-Leitungen BL1_i des Pakets auf und jeder der Passtransistoren wird von einem entsprechenden der lokalen Dekodierungssignale YL0, YL1, YL2, YL3 gesteuert.
Jedes Paket P_j, das aus vier lokalen Bit-Leitungen BL1_i besteht, ist einer entsprechenden globalen Bit-Leitung BL2_j zugeordnet (gemäß diesem Beispiel j = 0 bis 3), die zu der hierarchische Ebene der zweiten Bit-Leitung gehört, und besteht mit Bezug auf 3 aus einer Leitung, die photolithographisch aus einer zweiten Schicht 305 aus Metall realisiert ist. Jede globale Bit-Leitung BL2_j ist mehreren Sektoren 115 gemeinsam und wird mittels einer globalen Auswahleinrichtungsschaltung SG, die mit vier Befehlsleitungen verbunden ist, unter den anderen globalen Bit-Leitungen BL2_j ausgewählt. Diese Befehlsleitungen werden von dem Spaltendecoder 125c gesteuert und tragen vier globale Dekodierungssignale YG0, YG1, YG2, YG3.
In einem typischen Speicher können acht oder sogar sechzehn Gruppen von vier Paketen P_j vorgesehen sein.
In 2 ist auch ein Schaltungsblock 200 gezeigt, der schematisch mögliche höhere hierarchische Ebenen von Bit-Leitungen darstellt, deren Anwesenheit die vorliegende Erfindung jedoch nicht einschränkt.
Es existieren Streufeldeffekte zwischen benachbarten Bit-Leitungen, wie in der Einführung erklärt, was kapazitive Kopplungen zwischen benachbarten Bit-Leitungen bewirkt. Wenn eine hierarchische Bit-Leitungs-Architektur angewendet wird, wie in dem hierin erörterten Beispiel, findet der Streueffekt sowohl auf der Ebene der lokalen Bit-Leitungen als auch auf der Ebene der globalen Bit-Leitungen statt.
In 2 ist die kapazitive Kopplung zwischen benachbarten lokalen Bit-Leitungen BL1_i mittels "lokaler" Streukapazitäten CL dargestellt, die der Einfachheit halber als konzentrierte Schaltungselemente dargestellt sind; die kapazitive Kopplung zwischen benachbarten globalen Bit-Leitungen BL2 ist mittels "globaler" Streukapazitäten Cg dargestellt. Wie im Einführungsteil dieser Beschreibung erklärt, können diese kapazitiven Kopplungen Fehler während der Lesephase bewirken.
Um das Problem zu lösen, ist gemäß einer Ausführungsform der Erfindung eine Spannungsklemmschaltung vorgesehen, um die ("Kontur")-Bit-Leitungen neben einer ausgewählten Bit-Leitung auf Masse zu halten. Gemäß einer Ausführungsform der vorliegenden Erfindung weist die Spannungsklemmschaltung MOS-Transistoren C₀, C₁ mit einer Struktur auf, die mit den Speicherzellen identisch ist, aber anders als die Speicherzellen stehen diese Transistoren C0, C1 (auch "Klemmzellen" genannt) dem Benutzer nicht zum Speichern von Information zur Verfügung. Die Klemmzellen sind insbesondere mit zwei bestimmten Klemmsteuerleitungen CL0, CL1 (ähnlich den Wortleitungen) verbunden, die sich vorzugsweise in peripheren Zonen des Speichersektors befinden. Die Klemmzellen sind Zellen mit einem geeigneten niedrigen Schwellenspannungswert, zum Beispiel sind sie unprogrammierte Zellen, die dafür ausgebildet sind, Strom zu leiten, wenn sie aktiviert werden. Diese Klemmzellen sind entsprechend zwei Anordnungen auf den Bit-Leitungen angeordnet. Eine erste Anord nung enthält alle Klemmzellen C₁, die mit den lokalen Bit-Leitungen BL1_i mit einem geraden "i"-Index verbunden sind, und eine zweite Anordnung enthält alle Klemmzellen C₀, die mit den lokalen Bit-Leitungen BL1_i mit einem ungeraden "i"-Index verbunden sind. Die Klemmzellen der ersten Anordnung befinden sich zum Beispiel direkt an der Unterseite des Speichersektors und werden von der Klemmsteuerleitung CL1 gesteuert; die Klemmzellen der zweiten Anordnung befinden sich zum Beispiel an der Oberseite des Speichersektors und werden von der Klemmsteuerleitung CL0 gesteuert. Den unverwendeten Klemmzellen (das heißt, denen, die von der Klemmsteuerleitung CL0 gesteuert werden, aber einer geraden Bit-Leitung BL1_i entsprechen, oder denen, die von der Klemmsteuerleitung CL1 gesteuert werden, aber einer ungeraden Bit-Leitung BL1_i entsprechen) fehlt einfach der physische Kontakt zu der entsprechenden lokalen Bit-Leitung BL1_i.
Das steuern der zwei Klemmsteuerleitungen CL0, CL1 wird von einem Klemmsteuerschaltungsblock 210 gehandhabt (der als ein Teil des Spaltendecoders 125c betrachtet werden kann), dessen Betrieb später erklärt wird.
Während der Leseoperation werden, wenn die ausgewählte Zelle zu einer geraden Bit-Leitung BL1_i gehört (Index "i" gerade), durch ein geeignetes Vorspannen der entsprechenden Klemmsteuerleitung CL0 alle Klemmzellen C₀ aktiviert, die den ungeraden Bit-Leitungen entsprechen. Im Gegensatz dazu werden, wenn die ausgewählte Zelle zu einer ungeraden Bit-Leitung BL1_i (Index "i" ungerade) gehört, die Klemmzellen C₁, die den geraden Bit-Leitungen entsprechen, durch ein geeignetes Vorspannen der Klemmsteuerleitung CL1 aktiviert.
Der Klemmsteuerschaltungsblock 210 steuert die Klemmsteuerleitungen CL0, CL1 auf eine komplementäre, einander entgegengesetzte Weise mit Spannungswerten V_high (zum Beispiel ist V_high gleich einer Stromversorgungsspannung der Speichervorrichtung V_dd = 3,3 V) und V_low (zum Beispiel Masse). Wenn zum Beispiel die Klemmsteuerleitung CL0 von dem Klemmsteuerschaltungsblock 210 auf die Spannung V_high gesteuert wird, werden alle Klemmzellen, die zu der entsprechenden Anordnung gehören, aktiviert, wodurch alle lokalen Bit-Leitungen BL1_i mit ungeradem Index "i" masseverbunden werden. In Gegensatz dazu werden, wenn die Klemmsteuerleitung CL1 von dem Klemm steuerschaltungsblock 210 auf eine Spannung V_high gesteuert wird, alle Klemmzellen, die zu der entsprechenden Anordnung gehören, aktiviert, wodurch alle lokalen Bit-Leitungen BL1_i mit geradem Index "i" masseverbunden werden.
Wie zuvor erwähnt, beeinflussen die durch den Streueffekt bedingten Probleme nicht nur die lokalen Bit-Leitungen, sondern auch die globalen Bit-Leitungen BL2_j (und die Bit-Leitungen, die, wenn vorhanden, zu den letzten oberen hierarchischen Ebenen gehören). Die in 2 gezeigte beispielhafte Struktur erlaubt auch das Verhindern der Wirkungen von Streukapazitäten auf der Ebene der globalen Bit-Leitungen.
Mit Bezug auf 2 sind, wobei die Pakete P_j beispielhaft aus vier lokalen Bitleitungen BL1_i gebildet sind, die einzelnen Auswahleinrichtungs-Pass-Transistoren M0, M1, M2, M3 in den lokalen Auswahleinrichtungen SP_j mit geradem Index "j" auf eine solche Weise angeordnet, dass die Dekodierung der für die Bit-Leitungsauswahl notwendigen Adresse die erste lokale Bit-Leitung BL1_i des generischen Pakets P_j dem Signal YL0 zuordnet, die zweite Bit-Leitung dem Signal YL1 zuordnet, die dritte Bit-Leitung dem Signal YL2 zuordnet und die letzte Bit-Leitung dem Signal YL3 zuordnet.
Im Gegensatz dazu sind die einzelnen Auswahleinrichtungspasstransistoren M0, M1, M2, M3 in den lokalen Auswahleinrichtungen SP_j mit ungeradem Index "j" auf eine solche Weise angeordnet, dass die erste lokale Bit-Leitung BL1_i des generischen Pakets P_j dem Signal YL3 zugeordnet ist, die zweite Bit-Leitung dem Signal YL2 zugeordnet ist, die dritte Bit-Leitung dem Signal YL1 zugeordnet ist und die letzte Bit-Leitung dem Signal YL0 zugeordnet ist.
Die Verwendung dieser bestimmten Dekodierungs-Verschlüsselung (YL0-YL1 YL2-YL3, YL3-YL2 YL1-YL0, YL0-YL1 YL2-YL3 ...) macht es möglich, sowohl die lokalen Bit-Leitungen BL1_i neben der ausgewählten lokalen Bit-Leitung BL1_i, die zu dem generischen Paket P_j gehört, als auch die globalen Bit-Leitungen BL2 neben der globalen Bit-Leitung BL2_j, die dem Paket P_j entspricht, automatisch zu klemmen. Um dieses Ergebnis zu erhalten, steuert der Klemmsteuerschaltungsblock 210 die Klemmsteuerleitungen CL0, CL1 entsprechend der Tabelle 1:

KLEMMSTEUERLEITUNG YLh YGj

CL0 auf V_high Gerade h Gerade j

CL1 auf V_low Ungerade h Ungerade j

CL1 auf V_high Gerade h Ungerade j

CL0 auf V_low Ungerade h Gerade j
Jetzt wird mit Bezug auf 4A ein detaillierteres Schema des Reihendecoders 125_r und des Spaltendecoders 125_c gemäß einer Ausführungsform der vorliegenden Erfindung erläutert. Die Elemente, die den in 1 oder 2 gezeigten entsprechen, sind mit den gleichen Bezugszahlen bezeichnet und ihre Erklärung wird der Kürze halber weggelassen. Insbesondere ist die Spaltenadresse CADR in Spaltenadressenteile CA1, CA2 unterteilt (die Anzahl anderer Spaltenadressenteile und die Anzahl von Bits für jeden Teil werden je nach der Anzahl der hierarchischen Ebenen von Bit-Leitungen gebildet). Diese Spaltenadressenteile CA1, CA2 stellen die Adressen dar, die jeder hierarchischen Ebene entsprechen.
Entsprechend dem bestimmten in 2 dargestellten Beispiel wird der Spaltenadressenteil CA1 der ersten (lokalen) Ebene einem Spaltendecoder 400 der ersten Ebene zugeführt (der als eine Versorgungsspannung die Speicherversorgungsspannung V_dd empfängt), der die dem Spaltenadressenteil CA1 entsprechenden lokalen Dekodierungssignale YL0, YL1, YL2, YL3 erzeugt, die notwendig sind, um die lokalen Auswahleinrichtungen Sp_i zu steuern.
Auf ähnliche Weise wird der Spaltenadressenteil CA2 der zweiten (lokalen) Ebene einem Spaltendecoder 405 der zweiten Ebene zugeführt (der auch als eine Versorgungsspannung die Speicherversorgungsspannung V_dd empfängt), der die der Adresse CA2 entsprechenden globalen Dekodierungssignale YG0, YG1, YG2, YG3 erzeugt, die notwendig sind, um die globale Auswahleinrichtung SG zu steuern.
Die Klemmsteuerschaltung 210 wird von einer gleichen Versorgungsspannung 408 versorgt wie der Reihendecoder 125_r . Die Klemmsteuerschaltung 210 empfängt drei Digitalsignale b1, b2 (beziehungsweise das am wenigsten bedeutende Bit des Adressenteils CA1 und das am wenigsten bedeutende Bit des Adressenteils CA2) und PRG (dessen Funktion später erklärt wird) an seinem Eingang und steuert die Klemmsteuerleitungen CL0, CL1 auf eine für die korrekten Klemmoperationen geeignete Weise.
Jetzt wird mit Bezug auf 4B eine bestimmte, beispielhafte und nicht einschränkende Ausführungsform der Klemmsteuerschaltung 210 erläutert. Drei Logik-XOR-Gates 310 und ein Logik-NOT-Gate 308 schaffen die korrekte Logikfunktion, die der von der Tabelle 1 dargestellten entspricht. Tatsächlich werden, wenn das Signal PRG gleich "0" (normaler Betrieb) ist, die Klemmleitungen CL0 und CL1 entsprechend den folgenden Gleichungen gesteuert: CL0 = b1 ⨁ b2 CL1 = b1 ⨁ b2
Ähnliche Überlegungen treffen zu, wenn die Spaltenauswahl mehr als zwei hierarchische Ebenen aufweist.
Es wird beobachtet, dass, wenn gemäß einer nicht bevorzugten Ausführungsform eine andere Dekodierungsverschlüsselung eingerichtet würde (YL0-YL1 YL2-YL3, YL0-YL1 YL2-YL3, YL0-YL1 YL2-YL3 ...), wie in 5 gezeigt, die globalen Bit-Leitungen neben einer ausgewählten globalen Bit-Leitung nicht automatisch als ein Ergebnis des Klemmens der lokalen Bit-Leitungen BL1_i geklemmt würden. Für das Klemmen auch der benachbarten globalen Bit-Leitungen BL2_j wäre es notwendig, eine zusätzliche Klemmstruktur einzuführen.
Es wird beobachtet, dass die Klemmzellen C0 und C1 eine identische Struktur haben wie die Speicherzellen 110, so dass die Klemmzellen an den typischen Nachteilen der anderen Zellen (Altern, Belastung, Weichprogrammierung und Ähnlichem) leiden können. Aus diesem Grund ist die Anwesenheit der Klemmstrukturen vorzugsweise mit einigen bestimmten Vorsichtsmaßnahmen verbunden.
Während der Leseoperation werden die Klemmsteuerleitungen CL0 und CL1 auf die gleiche Lesespannung wie die anderen Leitungen WL vorgespannt und werden unmittelbar am Anfang der Leseoperation aktiviert. Die Klemmsteuerleitungen, die zu den nicht ausgewählten Speichersektoren 115 gehören, bleiben deaktiviert. Während einer normalen sequentiellen Zugriffsleseoperation, in der alle Speicherzellen 110, die zu einer gegebenen ausgewählten Bit-Leitung BL1 gehören, mittels einer sequentiellen Aktivierung der Wortleitungen WL des ausgewählten Sektors 115 nacheinander gelesen werden, bleiben die Klemmsteuerleitungen CL0 und CL1 des ausgewählten Sektors 115 jeweils auf eine solche Weise aktiviert/deaktiviert, dass ihre Kommutierung minimiert wird. Im Fall eines sehr niedrigfrequenten sequentiellen Zugriffs kann die ausgewählte Klemmsteuerleitung stattdessen nach jedem einzelnen Lesevorgang deaktiviert werden, um die Risiken von Gate-Belastung auf den Klemmzellen einzuschränken (diese Gate-Belastung ist jedoch im Vergleich zu der Gate-Belastung auf Speicherzellen weit weniger gefährlich).
Die Löschoperation hat einen Effekt auf den gesamten Speichersektor 115 durch das Bereitstellen eines Löschimpulses für alle Speicherzellen 110, die zu dem Speichersektor 115 gehören, der zum Löschen ausgewählt wird. Vor dem Anwenden des Löschimpulses werden alle zu dem Speichersektor 115 gehörenden Speicherzellen 110 typischerweise mittels eines Vorprogrammierimpulses vorprogrammiert, um alle Zellen in einen im Wesentlichen gleichen Anfangsstatus bringen. Nach der Löschoperation ist es notwendig, den Logikstatus der Speicherzellen 110 mittels einer Lesephase ("Löschverifizierung") zu verifizieren, um sicherzustellen, dass die Speicherzellen 110 gelöscht sind.
Die Löschung des gesamten Speichersektors 115 löscht auch die Klemmzellen C₀ und C₁. Um den gleichen Altersprozess wie die Speicherzellen 110 aufrecht zu erhalten und um zu vermeiden, dass die Klemmzellen sich erschöpfen (negativer Schwellenspannungswert), ist es notwendig, die Klemmzellen C₀ und C₁ auch vorzuprogrammieren. Um die Klemmzellen zu programmieren, müssen sie adressiert werden. Normalerweise adressiert die Klemmsteuerschaltung 210 nur die Klemmzellen (C₀ oder C₁), die nicht zu der adressierten Bit-Leitung BL1i gehören. Um die Klemmzellen zu adressieren, um sie zu programmieren, wird die normale Operationslogik durch das Einstellen des Vorprogrammiersignals PRG aus 4A und 4B auf den hohen Logikwert umgekehrt. Auf diese Weise werden die Klemmleitungen CL0 und CL1 entsprechend den folgenden Gleichungen gesteuert: CL0 = b1 ⨁ b2 CL1 = b1 ⨁ b2
Während der Löschverifizierungsphase können die Klemmzellen C0 und C1 verifiziert werden, um deren Stromtreibfähigkeit zu überprüfen.
Während einer Programmierphase von normalen Speicherzellen 110 werden die Klemmzellen C₀, C₁ vorzugsweise aktiviert. Tatsächlich kann die kapazitive Kopplung auf Grund der Randkapazitäten CL zwischen benachbarten Bit-Leitungen BL1 zusätzlich zu dem Stören der Speicherlesephase auch während der Programmierphase Rauschstromimpulse auf den Speicherzellen neben der ausgewählten Zelle bewirken. Jedoch kann das deaktiviert Halten der Klemmsteuerleitungen, die während eines Programmierimpulses deaktiviert sind, nützlich sein, um mögliche Kurzschlüsse zwischen den Bit-Leitungen zu detektieren.
Natürlich kann ein Fachmann, um lokale und spezifische Anforderungen zu erfüllen, viele Modifikationen und Änderungen auf die oben beschriebene Lösung anwenden, die jedoch alle in dem Umfang des Schutzes der Erfindung enthalten sind, wie er durch die folgenden Ansprüche definiert ist.

Claims

Halbleiterspeichereinrichtung (100), aufweisend: eine Mehrzahl von Speicherzellen (110), die gemäß einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind; eine Mehrzahl von Bit-Leitungen (BL1), wobei jede Bit-Leitung einer entsprechenden Spalte der Mehrzahl von Spalten zugeordnet ist, wobei die Bit-Leitungen in mindestens eine erste Gruppe (BL1₀, BL1₂, BL1₄, ..., Bl1₁₄) und eine zweite Gruppe (BL1₁, BL1₃, BL1₅, ..., BL1₁₅) eingeteilt sind, wobei die zu der ersten Gruppe gehörenden Bit-Leitungen mit den zu der zweiten Gruppe gehörenden Bit-Leitungen abgewechselt sind; eine Spannungsklemmschaltung (210, CL1, CL0, C₁, C₀), die das Klemmen der nicht ausgewählten Bit-Leitungen neben einer ausgewählten Bit-Leitung auf eine vorgeschriebene Spannung während einer Zugriffsoperation auf den Speicher bewirken kann; und eine Auswahlstruktur (130b) der Bit-Leitungen zum Auswählen wenigstens einer unter den Bit-Leitungen, wobei die übrigen Bit-Leitungen nicht ausgewählt bleiben, dadurch gekennzeichnet, dass die Bit-Leitungen der Mehrzahl von Bit-Leitungen in Pakete (P_j) von Bit-Leitungen eingeteilt sind, wobei die Pakete von Bit-Leitungen in mindestens eine erste (P₀, P₂) und eine zweite (P₁, P₃) Ansammlung von Paketen eingeteilt sind, wobei die zu der ersten Ansammlung gehörenden Pakete mit den zu der zweiten Ansammlung gehörenden Paketen abgewechselt sind, wobei die Auswahlstruktur weiterhin aufweist: eine Mehrzahl von Auswahlsignalen (YL0-YL1-YL2-YL3), die auf eine sich gegenseitig ausschließende Weise aktiviert werden, wobei die Mehrzahl von Auswahlsignalen eine der Anzahl von zu dem Paket gehörenden Bit-Leitungen gleiche Anzahl von Auswahlsignalen umfasst; eine entsprechende Mehrzahl von Auswahleinrichtungen (M0, M1, M2, M3) für jedes Paket von Bit-Leitungen, wobei jede Auswahleinrichtung einer ent sprechenden Bit-Leitung auf so eine Weise zugeordnet ist und von einem entsprechenden Auswahlsignal von der genannten Mehrzahl auf so eine Weise gesteuert ist, dass die Aktivierung von einem der Auswahlsignale die Auswahl einer entsprechenden Bit-Leitung des Pakets bewirkt; und und dadurch, dass eine Korrelation zwischen Auswahlsignalen und Bit-Leitungen so ist, dass das generische Auswahlsignal Bit-Leitungen, die zu der ersten Gruppe gehören, in Paketen, die zu der ersten Ansammlung gehören, und Bit-Leitungen, die zu der zweiten Gruppe gehören, in Paketen, die zu der zweiten Ansammlung gehören, zugeordnet ist oder Bit-Leitungen, die zu der zweiten Gruppe gehören, in Paketen, die zu der ersten Ansammlung gehören, und Bit-Leitungen, die zu der ersten Gruppe gehören, in Paketen, die zu der zweiten Ansammlung gehören, zugeordnet ist.
Speichereinrichtung nach Anspruch 1, wobei die Bit-Leitungen-Auswahlstruktur eine hierarchische Spaltenauswahlstruktur aufweist, aufweisend: eine erste Hierarchieebene, die die genannten Bit-Leitungen (BL1_i) aufweist; eine Hierarchie von Ebenen, die höher als die erste Hierarchieebene sind, wobei die Hierarchie von Ebenen mindestens eine Ebene aufweist, die höher als die erste Hierarchieebene ist, wobei die Ebene, die höher als die erste Hierarchieebene ist, entsprechende Bit-Leitungen (BL2_j) höherer Ebene aufweist, wobei jede einem entsprechenden von den Paketen von Bit-Leitungen zugeordnet ist.
Speichereinrichtung (100) nach Anspruch 1 oder 2, wobei die Spannungsklemmschaltung (210, CL1, CL0, C₁, C₀) aufweist: eine Mehrzahl von gesteuerten Klemmeinrichtungen (C₁, C₀), wobei jede eindeutig mit einer entsprechenden Bit-Leitung (BL1) verbunden ist; eine Steuerstruktur (210) zum Steuern der gesteuerten Klemmeinrichtungen durch ihre selektive Aktivierung.
Speichereinrichtung (100) nach Anspruch 3, wobei die Mehrzahl von gesteuerten Klemmeinrichtungen (C₁, C₀) gemäß mindestens zwei Anordnungen angeordnet ist, wobei die zu der ersten Gruppe gehörenden Bit-Leitungen mit den zu der ersten Anordnung gehörenden gesteuer ten Klemmeinrichtungen verbunden sind und die zu der zweiten Gruppe gehörenden Bit-Leitungen mit den zu der zweiten Anordnung gehörenden gesteuerten Klemmeinrichtungen verbunden sind.
Speichereinrichtung (100) nach Anspruch 4, wobei die Steuerstruktur (210) für die gesteuerten Klemmeinrichtungen (C₁, C₀) dazu ausgebildet ist, die zu der ersten Anordnung gehörenden gesteuerten Klemmeinrichtungen zu aktivieren, wenn die Auswahlstruktur (130b) der Bit-Leitungen eine zu der zweiten Gruppe gehörenden Bit-Leitung (BL1₁, BL1₃, BL1₅, ..., BL1₁₅) auswählt und umgekehrt.
Speichereinrichtung (100) nach Anspruch 5, wobei die zu der ersten Hierarchieebene gehörenden Bit-Leitungen (BL1_i) von einer ersten leitenden Schicht (300) gebildet werden und die zu der Ebene, die höher ist als die erste, gehörenden Bit-Leitungen (BL2_j) von einer zweiten leitenden Schicht (305) gebildet werden.
Speichereinrichtung (100) nach irgendeinem der vorhergehenden Ansprüche, wobei die gesteuerten Klemmeinrichtungen (C₁, C₀) bestimmte Speicherzellen der genannten Mehrzahl beinhalten, die nicht zum Speichern von Information verfügbar sind.
Speichereinrichtung (100) nach Anspruch 7, bei der die genannten bestimmten Speicherzellen in einer ersten und einer zweiten Reihe angeordnet sind, von denen jede eine der Anzahl von Bit-Leitungen (BL1) gleiche Anzahl von bestimmten Zellen aufweist, wobei die zu der ersten Reihe gehörenden bestimmten Zellen mit einem elektrischen Kontakt zu den entsprechenden Bit-Leitungen (BL1₀, BL1₂, BL1₄, ..., BL1₁₄) der ersten Gruppe ausgestattet sind und die zu der zweiten Reihe gehörenden bestimmten Zellen mit einem elektrischen Kontakt zu den entsprechenden Bit-Leitungen (BL1₁, BL1₃, BL1₅, ..., BL1₁₅) der zweiten Gruppe ausgestattet sind.
Verfahren des Auswählens von Bit-Leitungen einer Halbleiterspeichereinrichtung, welche aufweist: eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, wobei jede Spalte eine entsprechende Bit-Leitung zugeordnet hat; Bit-Leitungen, wobei jede Bit-Leitung einer entsprechenden Spalte der genannten Mehrzahl zugeordnet ist, wobei die Bit-Leitungen in mindestens eine erste und eine zweite Gruppe eingeteilt sind, wobei die zu der ersten Gruppe gehörenden Bit-Leitungen mit den zu der zweiten Gruppe gehörenden Bit-Leitungen abgewechselt sind, eine Spannungsklemmschaltung zum Klemmen der nicht ausgewählten Bit-Leitungen neben einer ausgewählten Bit-Leitung auf eine vorgeschriebene Spannung während einer Speicherzugriffsoperation; Pakete von den genannten Bit-Leitungen, wobei die Pakete von Bit-Leitungen in eine erste und eine zweite Ansammlung von Paketen eingeteilt sind, wobei die zu der ersten Ansammlung gehörenden Pakete mit den zu der zweiten Ansammlung gehörenden Paketen abgewechselt sind, eine Mehrzahl von Auswahlsignalen, die auf eine sich gegenseitig ausschließende Weise aktiviert werden, wobei die Mehrzahl von Auswahlsignalen eine der Anzahl von zu dem Paket gehörenden Bit-Leitungen gleiche Anzahl von Auswahlsignalen umfasst; eine entsprechende Mehrzahl von Auswahleinrichtungen für jedes Paket von Bit-Leitungen, wobei jede Auswahleinrichtung einer entsprechenden Bit-Leitung auf so eine Weise zugeordnet ist und von einem entsprechenden Auswahlsignal von der genannten Mehrzahl auf so eine Weise gesteuert ist, dass die Aktivierung von einem der Auswahlsignale die Auswahl einer entsprechenden Bit-Leitung des Pakets bewirkt, wobei das Verfahren aufweist: Auswählen wenigstens einer unter den Bit-Leitungen, nicht ausgewählt Halten der übrigen Bit-Leitungen, wobei das Auswählen Herstellen einer Korrelation zwischen Auswahlsignalen und Bit-Leitungen beinhaltet, so dass das generische Auswahlsignal Bit-Leitungen, die zu der ersten Gruppe gehören, in Paketen, die zu der ersten Ansammlung gehören, und Bit-Leitungen, die zu der zweiten Gruppe gehören, in Paketen, die zu der zweiten Ansammlung gehören, zugeordnet ist oder Bit-Leitungen, die zu der zweiten Gruppe gehören, in Paketen, die zu der ersten Ansammlung gehören, und Bit-Leitungen, die zu der ers ten Gruppe gehören, in Paketen, die zu der zweiten Ansammlung gehören, zugeordnet ist; und Klemmen der nicht ausgewählten Bit-Leitungen neben einer ausgewählten Bit-Leitung auf eine vorgeschriebene Spannung während einer Speicherzugriffsoperation.
Verfahren nach Anspruch 9, weiterhin aufweisend Klemmen der Bit-Leitungen, die zu der Gruppe gehören, die nicht die ausgewählten Bit-Leitungen beinhalten.