DE10392492B4

DE10392492B4 - Durch Algorithmus dynamisierte Referenzprogrammierung

Info

Publication number: DE10392492B4
Application number: DE10392492.2T
Authority: DE
Inventors: Binh Q. Le; Pau-Ling Chen
Original assignee: Cypress Semiconductor Corp
Current assignee: Infineon Technologies LLC
Priority date: 2002-04-08
Filing date: 2003-02-14
Publication date: 2018-03-01
Anticipated expiration: 2023-02-15
Also published as: GB2401971B; WO2003088260A1; TWI286754B; CN1647213A; JP2005522817A; CN100538897C; DE10392492T5; KR100935948B1; GB2401971A; TW200306577A; KR20040097313A; AU2003219772A1; GB0420863D0; US6690602B1

Abstract

Verfahren zum zyklischen Betreiben von Doppelbit-Flash-Speicherzellen (10) in einem Doppelbit-Flash-Speicherfeld, wobei das Doppelbit-Flash-Speicherfeld mehrere Sektorenfelder und ein Referenzfeld, das mit jedem Sektorenfeld verknüpft ist, aufweist, wobei das Verfahren umfasst: (a) Löschen von Doppelbit-Flash-Speicherzellen (10) in einem Sektorenfeld und Löschen von Doppelbit-Flash-Speicherzellen (10) in dem zugeordneten Referenzfeld; und (b) Programmieren der Doppelbit-Flash-Speicherzellen (10) in dem zugeordneten Referenzfeld; wobei jede der Doppelbit-Flash-Speicherzellen (10) eine Siliziumnitridschicht (16) umfasst und dafür ausgelegt ist, eine erste Ladung, die einem normalen Bit entspricht, in einem ersten Teil der Siliziumnitridschicht (16) zu speichern und eine zweite Ladung, die einem komplementären Bit entspricht, in einem zweiten Teil der Siliziumnitridschicht (16) zu speichern.

Description

Technisches Gebiet
Diese Erfindung betrifft im Allgemeinen Speichersysteme und insbesondere Systeme mit einem Speicherarray bzw. Feld und zugehörigen Referenzfeldern. Insbesondere betrifft diese Erfindung ein Verfahren zum Löschen von Doppelbit-Flashspeicherzellen und zugehörigen Referenzfeldern und ein Verfahren zum Beibehalten der Funktionalität der Referenzfelder.
Hintergrund
In der US 5,163,021 A wird ein EEprom-Speicher beschrieben, der mehrere Hauptreferenzzellen und mehrere lokale Referenzzellen umfasst. Nach jedem Löschvorgang werden die Referenzniveaus in den Hauptreferenzzellen in den entsprechenden Satz lokaler Referenzzellen kopiert. Die Speicherzellen werden mit Bezug auf die Referenzniveaus der lokalen Referenzzellen ausgelesen. Dadurch können Veränderungen der Eigenschaften der Zellen, die durch die Programmier- und Löschzyklen verursacht werden, automatisch kompensiert werden. Um mehr als 1 Bit in einer Speicherzzelle zu speichern, wird ein Schwellwertspannungsfenster der Speicherzelle durch Schwellwerte, die bestimmten Werten der Schwellwertspannung entsprechen, in vier Bereiche aufgeteilt.
In der US 5,768,184 A wird eine nicht flüchtige Halbleiterspeichervorrichtung mit mehreren nicht flüchtigen Speicherzellen und mehreren Referenzzellen beschrieben. Die Referenzzellen sind für entsprechende Speicherzustände der nicht flüchtigen Speicherzellen vorgesehen und erzeugen einen Referenzstrom, der sich zwischen zwei Ausgangsströmen von zwei Referenzzellen befindet oder einen Strom, der proportional zu dem Strom ist, der fließt, wenn Daten aus der nicht flüchtigen Speicherzelle ausgelesen werden. Der Referenzstrom und ein Strom aus der nicht flüchtigen Speicherzelle werden verglichen, um Daten, die in der nicht flüchtigen Speicherzelle gespeichert sind, auszulesen. Um zwei Bits pro Speicherzelle zu kodieren, können vier Niveaus der Schwellwertspannung der Speicherzelle verwendet werden.
Ein Flash-Speicher ist eine Art eines elektronischen Speichermediums, das erneut beschrieben werden kann und das seinen Inhalt ohne Leistungsaufnahme bewahren kann. Flash-Speicherbauelemente besitzen typischerweise eine Lebensspanne von 100 000 bis 300 000 Schreibzyklen. Anders als dynamische Speicherbauelemente mit wahlfreiem Zugriff (DRAM) und statische Speicherbauelemente mit wahlfreiem Zugriff (SRAM), in denen ein einzelnes Bit gelöscht werden kann, werden Flash-Speicherbauelemente typischerweise in festgelegten Mehrfachbitblöcken oder Sektoren gelöscht oder beschrieben. Die Flash-Speichertechnologie hat sich aus der Chiptechnologie für elektrisch löschbare Nur-Lesespeicher (EEPROM) entwickelt, die in der Schaltung gelöscht werden können. Flash-Speicherbauelemente sind preisgünstiger und kompakter, was bedeutet, dass Flash-Speicherelemente mehr Daten pro Einheitsfläche enthalten. Diese neue Kategorie eines EEPROMS hat sich als eine wichtige nicht flüchtige Speicherart erwiesen, die die Vorteile der hohen Dichte von löschbaren programmierbaren Nur-Lesespeichern (EPROM) mit der Fähigkeit des elektrischen Löschens von EEPROMS kombiniert.
Konventionelle Flash-Speicherbauelemente sind in einer Zellenstruktur aufgebaut, wobei ein einzelnes Bit an Information in jeder Zelle gespeichert wird. In derartigen Einzelbitspeicherarchitekturen enthält jede Zelle typischerweise eine Metall-Oxid-Halbleiter-(MOS)Transistorstruktur mit einem Source, einem Drain und einem Kanal in einem Substrat oder P-Potentialtopf, sowie eine gestapelte Gatestruktur, die über dem Kanal angeordnet ist. Das gestapelte Gate kann ferner eine dünne Gateisolationsschicht (die manchmal auch als Schicht eines Tunneloxids bezeichnet wird) aufweisen, die an der Oberfläche des Substrats oder P-Potentialtopfs ausgebildet ist. Das gestapelte Gate kann ferner ein schwebendes bzw. potentialfreies Polysiliziumgate, das über dem Tunneloxid angeordnet ist, und eine dielektrische Zwischenpoly-Schicht, die über dem potentialfreien Gate angeordnet ist, aufweisen. Die dielektrische Zwischenpolyschicht ist häufig ein mehrlagiger Isolator, etwa eine Oxid-Nitrid-Oxid-(ONO)Schicht mit zwei Oxidschichten, die eine Nitridschicht einschließen. Schließlich ist ein Polysiliziumsteuergate über der dielektrischen Zwischenpolyschicht vorgesehen.
Das Steuergate ist mit einer Wortleitung verbunden, die einer Reihe aus derartigen Zellen zugeordnet ist, um Sektoren derartiger Zellen in einer typischen NOR-Konfiguration zu bilden. Ferner sind die Draingebiete der Zellen miteinander mittels einer leitenden Bitleitung verbunden. Der Kanal der Zelle, der zwischen dem Source- und dem Draingebiet ausgebildet ist, leitet Strom zwischen dem Source und dem Drain entsprechend einem elektrischen Feld, das in dem Kanal durch eine an die gestapelte Gatestruktur mittels einer mit der gestapelten Gatestruktur verbundenen Wortleitung angelegten Spannung, gebildet wird. In der NOR-Konfiguration ist jeder Drain-Anschluss der Transistoren innerhalb einer Spalte mit der gleichen Bitleitung verbunden. Ferner ist die gestapelte Gatestruktur jeder Flash-Zelle in einer Reihe mit der gleichen Wortleitung verbunden. Typischerweise ist der Source-Anschluss jeder Zelle mit einem gemeinsamen Source-Anschluss verbunden. Während des Betriebs werden die einzelnen Flash-Zellen mittels der entsprechenden Bitleitung und Wortleitung unter Anwendung peripher Dekodier- und Steuerschaltungen zum Programmieren (Schreiben), Lesen und Löschen der Zelle angesprochen.
Die Einzelbit-Flash-Speicherzelle mit gestapeltem Gate wird durch Anlegen einer Programmierspannung an das Steuergate, das Verbinden des Source mit Masse und das Verbinden des Drains mit einer Programmierspannung programmiert. Das sich einstellende hohe elektrische Feld über dem Tunneloxid führt zu einem Phänomen, das als „Fowler-Nordheim”-Tunneln bekannt ist. Während des Fowler-Nordheim-Tunnels tunneln Elektronen in dem Kanalgebiet durch das Gateoxid in das potentialfreie Gate und werden dort eingefangen, da das potentialfreie Gate von der dielektrischen Zwischenpolyschicht und dem Tunneloxid eingeschlossen ist. Als Folge der eingefangenen Elektronen steigt die Schwellwertspannung der Zelle an. Diese Änderung der Schwellwertspannung (und damit der Kanalleitfähigkeit) der Zelle, die durch die eingefangenen Elektronen bewirkt wird, führt dazu, dass die Zelle programmiert ist.
Um eine Einzelbit-Flash-Speicherzelle mit gestapeltem Gate zu löschen, wird eine Spannung an das Source angelegt, das Steuergate auf einem negativen Potential gehalten und das Drain bleibt schwebend bzw. potentialfrei. Unter diesen Bedingungen baut sich ein elektrisches Feld über dem Tunneloxid zwischen dem potentialfreien Gate und dem Source auf. Die Elektronen, die in dem potentialfreien Gate eingefangen sind, fließen in Richtung zu dem Bereich des potentialfreien Gates, der über dem Sourcegebiet liegt, und sammeln sich dort an. Die Elektronen werden dann aus dem potentialfreien Gate heraus und in das Sourcegebiet mittels des Fowler-Nordheim-Tunnelns durch das Tunneloxid hindurchgeführt. Wenn die Elektronen aus dem potentialfreien Gate abgeführt sind, ist die Zelle gelöscht.
In konventionellen Einzelbit-Flashspeicherbauelementen wird eine Verifizierung des Löschvorgangs durchgeführt, um zu bestimmen, ob jede Zelle in einem Block oder einem Satz aus Zellen korrekt gelöscht ist. Gegenwärtige Verifizierungsverfahren für Einzelbitzellen liefern eine Verifizierung des Löschens eines Bits oder einer Zelle und sorgen für das Anlegen weiterer Löschpulse an individuelle Zellen, die die anfängliche Verifizierung nicht bestanden haben. Danach wird der Löschzustand der Zelle erneut verifiziert und der Vorgang geht weiter, bis die Zelle oder das Bit erfolgreich gelöscht ist, oder die Zelle wird als nicht verwendbar markiert.
In jüngster Vergangenheit wurden Doppelbit-Flash-Speicher-Zellen eingeführt, die das Speichern zweier Informationsbits in einer einzelnen Speicherzelle ermöglichen. Die konventionellen Programmier- und Löschverifizierungsverfahren, die bei Einzelbitarchitekturen mit gestapeltem Gate angewendet werden, sind für derartige Doppelbitbauelemente nicht geeignet. Die Doppelbit-Flash-Speicherstrukturen verwenden kein potentialfreies Gate, wie dies etwa bei den ONO-Flash-Speicherbauelementen der Fall ist, in denen eine Polysiliziumschicht über der ONO-Schicht zur Bereitstellung von Wortleitungsverbindungen verwendet wird. Techniken, die für konventionelle Einzelbit-Flash-Speicherelemente entwickelt wurden, funktionieren nicht korrekt für neue Doppelbit-Flash-Speicherzellen.
In der Doppelbit-Flash-Speicherzelle wird üblicherweise eine als Architektur mit virtueller Masse bezeichnete Architektur verwendet, in der das Source eines Bits als das Drain eines benachbarten Bits dient. Während Leseoperationen wird der Übergang, der dem zu lesenden Bit am nächsten liegt, als der Masseanschluss und die andere Seite der Zelle als der Drain-Anschluss verwendet. Dies wird als umgekehrtes Lesen bezeichnet. Während des Programmierens und Löschens wird das Drain zurück zu dem nächstliegenden Übergang geschaltet, wobei die Spannung V_Drain anstelle von Masse verwendet wird, die ansonsten für Lese- und Verifizierungsvorgänge verwendet wird.
Ein weiteres auftretendes Problem ist der Ladungsverlust nach dem zyklischen Betrieb der Zelle. Die Erfinder haben erkannt, dass die wesentlich Herausforderung bei dem Doppelbit-Betrieb sich aus der Kombination des Ladungsverlustes und der komplementären Bitbeeinflussung unter den folgenden zwei Bedingungen ergibt: 1. CBD (komplementäre Bit-Beeinflussung) beim BOL (Beginn der Lebensdauer); und 2. Ladungsverlust nach dem zyklischen Betrieb und EOL (Ende der Lebensdauer oder nach dem Ausbacken). Testdaten zeigen, dass die CBD stärker ist in der Nähe der BOL und die Verteilungen überlagern die Programmier-Vt nach dem zyklischen Betrieb und dem Ausbacken (EOL). Die Überlappung der beiden Verteilungen verhindert, dass normale Leseerfassungsschemata bei Doppel-Bit-Operationen korrekt funktionieren. Anders ausgedrückt, es kann nicht bestimmt werden, wo die Daten in einem CB oder NB eine 1 oder eine 0 repräsentieren, da, wenn sich die Verteilungen einander annähern, nicht zuverlässig bestimmbar ist, ob die Daten eine 1 oder eine 0 repräsentieren. Dies liegt daran, dass die aus der Zelle ausgelesenen Daten mit statischen Referenzen verglichen werden. Ein weiteres Problem besteht darin, dass der Ladungsverlust (nach dem zyklischen Betrieb) für eine programmierte Zelle und eine CBD nicht in einer 1:1 Beziehung zueinander stehen. Die Zelle nach dem zyklischen Betrieb und der CBD verliert lediglich ungefähr 60% der gesamten Vt, die deren Programmierzelle verliert. Daher kann nach dem zyklischen Betrieb und dem Ausbacken ein normales Erfassungsverfahren zum Lesen der CBD und der Nullen nicht mehr verwendet werden.
Als Folge des kleinen Fensters für die CBD und die Nullen nach dem zyklischen Betrieb und dem Ausbacken wurden alternative Verfahren zum Lesen entwickelt und untersucht. Unter den zahlreichen alternativen Verfahren zum Auslesen wurde auch ein Verfahren entwickelt, das als das „Verfahren mit gemittelter dynamischer Referenz” bezeichnet wird und das als das beste Verfahren erkannt wurde, das viele der mit dem Doppelbit-Betrieb in Verbindung stehenden Problemen lösen kann. Das Verfahren mit gemittelter dynamischer Referenz verlängert die nutzbare Lebensdauer der Doppelbit-Speicherzelle bis in den Bereich der Entwurfslebensdauer. In dem Verfahren mit gemittelter dynamischer Referenz werden zwei Referenzzellen _”gemittelt” verwendet und es wird jedes Bit lediglich ein mal zwei Referenzzellen „gemittelt” verwendet und es wird jedes Bit lediglich ein mal ausgelesen, um die Daten für jede Zelle zu bestimmen. Die Referenzzellen werden zur gleichen Zeit wie das Array bzw. Feld gelöscht, so dass die Referenzzellen das gleiche „Alter” wie die Feldzellen aufweisen, da diese die gleiche Anzahl an Zyklen wie die Datenzellen in dem Sektorenfeld erlebt haben. Wenn jedoch die Zellen in einem Sektor und den zugehörigen Referenzfeldern gelöscht werden, ist es sodann unmöglich, die Zellen in dem Referenzfeld in genauer Weise auszulesen, da die Zellen in dem Referenzfeld ebenso gelöscht wurden.
Es besteht daher ein Bedarf für ein Verfahren zum erneuten zyklischen Betreiben des Sektorenfeldes und des Referenzfeldes derart, dass das Referenzfeld zur Verfügung steht, um das Sektorenfeld auszulesen, unmittelbar nachdem der Sektor gelöscht wurde und bevor eine Programmierung des Sektorenfeldes stattfindet.
Überblick über die Erfindung
Erfindungsgemäß wird die Aufgabe durch ein Verfahren gemäß Anspruch 1 gelöst.
Ausführungsformen der Erfindung umfassen die in den abhängigen Ansprüchen definierten Merkmale.
Die beschriebene Erfindung stellt damit ein Doppelbit-Flashspeicherfeld bereit, das einen Doppelbit-Betrieb der Flash-Speichereinrichtung zulässt, indem die Anwendung doppelter dynamischer Referenzen möglich wird, die mit den Doppelbit-Speicherzellen in dem Flash-Speicher zyklisch betrieben werden, und es werden erfindungsgemäß duale dynamische Referenzfelder bereitgestellt, die unmittelbar zur Verwendung als Referenzen zur Verfügung stehen, wenn ein Sektor gelöscht ist.
Die vorliegende Erfindung kann besser mit Bezug auf die folgende detaillierte Beschreibung in Verbindung mit den begleitenden Zeichnungen verstanden werden. Wie der Fachmann aus der folgenden Beschreibung entnehmen kann, ist eine Ausführungsform dieser Erfindung gezeigt und beispielhaft anhand der besten Art und Weise zum Ausführen der Erfindung beschrieben. Wie man erkennen kann, können andere Ausführungsformen der Erfindung vorgesehen werden und diverse Details der Erfindung können diversen Modifizierungen gemäß diverser naheliegender Aspekte unterzogen werden, ohne dass damit von dem Schutzbereich der Erfindung abgewichen wird. Daher sollen die Zeichnungen und die detaillierte Beschreibung als lediglich anschaulich und nicht einschränkend erachtet werden.
Kurze Beschreibung der Zeichnungen
Die neuen Merkmale, die als charakteristisch für die Erfindung erachtet werden, sind in den angefügten Patentansprüchen dargelegt. Die Erfindung selbst sowie deren bevorzugter Anwendungsmodus und weitere Aufgaben und Vorteile davon können am Besten mit Bezugnahme zu der folgenden detaillierten Beschreibung einer anschaulichen Ausführungsform verstanden werden, wenn diese im Zusammenhang mit den begleitenden Zeichnungen studiert wird, wobei:
1 eine seitliche Querschnittsansicht einer beispielhaften Doppelbit-Speicherzelle ist, mit der diverse Aspekte der vorliegenden Erfindung verwirklicht werden können;
2 eine Schematik ist, die die Verbindungsstruktur eines Bereichs eines Feldes darstellt;
3 eine schematische Ansicht ist, die die Verbindungsstruktur eines Bereichs des Sektorenfeldes und eines Bereichs der zugehörigen Referenzfelder darstellt;
4 eine schematische Ansicht ist, die eine Vergleichsschaltung zeigt, die verwendbar ist, um den aus einer Kernzelle ausgelesenen Wert mit den gemittelten Daten, die aus dem Referenzfeld ausgelesen werden, zu vergleichen;
5 ein Flussdiagramm ist, das die Schritte zum erneuten zyklischen Betrieb der Speicherzellen in dem Sektorenfeld und dem zugeordneten Referenzfeld zeigt; und
6 ein Flussdiagramm ist, das das Programmieren der Referenzzellen darstellt.
Beste Art bzw. Arten zum Ausführen der Erfindung
Es wird nun detailliert auf eine spezielle Ausführungsform oder spezielle Ausführungsformen der vorliegenden Erfindung Bezug genommen, die die Art bzw. die Arten darstellen, die gegenwärtig von den Erfindern als bevorzugte Ausführungsformen zum Praktizieren der Erfindung erachtet werden.
Es sei nun auf die Zeichnungen verwiesen, wobei 1 eine beispielhafte Doppelbit-Speicherzelle 10 zeigt, in der ein oder mehrere der diversen Aspekte der Erfindung ausführbar sind. Die Speicherzelle 10 umfasst eine Siliziumnitridschicht 16, die zwischen einer oberen Siliziumdioxidschicht 14 und einer unteren Siliziumdioxidschicht 18 eingeschlossen ist, so dass eine ONO-Schicht 30 gebildet wird. Eine Polysiliziumschicht 12 liegt über der ONO-Schicht 30 und stellt damit eine Wortleitungsverbindung zu der Speicherzelle 10 bereit. Eine erste Bitleitung 32 verläuft unterhalb der ONO-Schicht 30 unter einem ersten Gebiet 4, und eine zweite Bitleitung 34 verläuft unterhalb der ONO-Schicht 30 unter einem zweiten Gebiet 6. Die Bitleitungen 32 und 34 sind aus einem leitenden Bereich 24 und einem optionalen Oxidbereich 22 aufgebaut. Bor-Kernimplantationsbereiche 20 sind an beiden Enden jeder Bitleitung 32 und 34 an Stellen vorgesehen, an denen die Bitleitungen auf die untere Siliziumdioxidschicht 18 treffen, oder sind entlang des gesamten Transistors vorgesehen. Die Bor-Kernimplantationsbereiche sind stärker als das P-Substrat 9 dotiert und helfen dabei, die Vt der Speicherzelle 10 zu steuern. Die Zelle 10 liegt in einem P-Substrat 9, wobei der leitende Bereich 24 der Bitleitungen 32 und 34 aus einem N⁺-Arsenimplantationsbereich aufgebaut ist, so dass ein Kanal 8 über das P-Substrat 9 hinweg ausgebildet ist. Die Speicherzelle 10 ist ein einzelner Transistor mit Source- und Drainkomponenten, die austauschbar sind und die aus den N⁺-Arsenimplantationsbereichen 24 aufgebaut sind, die auf dem P-Substratgebiet 9 angeordnet sind, wobei ein Gate als ein Teil einer Polysiliziumwortleitung 12 gebildet ist.
Die Siliziumnitridschicht 16 bildet eine Ladungsträgereinfangschicht. Das Programmieren einer Zelle wird erreicht, indem geeignete Spannungen an die Bitleitung, die als der Drain-Anschluss dient, und an das Gate angelegt werden, wobei die Source-Bitleitung, die als der Source-Anschluss dient, auf Masse gelegt wird. Die Spannungen erzeugen elektrische Felder entlang des Kanals, wodurch eine Beschleunigung der Elektronen hervorgerufen wird, so dass diese von der Substratschicht 9 in die Schicht 16 aus Nitrid übergehen, was als Einfang heißer Elektronen bekannt ist. Da die Elektronen die meiste Energie am Drain gewinnen, werden diese Elektronen eingefangen und bleiben in der Schicht 16 aus Nitrid in der Nähe des Drains gespeichert. Die Zelle 10 ist im Wesentlichen gleichförmig gestaltet und das Drain und das Source sind vertauschbar. Da die Siliziumnitridschicht 16 nicht leitend ist, kann eine erste Ladung 26 in das Nitrid 16 in der Nähe eines ersten Endes des zentralen Gebiets 5 eingebracht werden, und eine zweite Ladung 28 kann in die Siliziumnitridschicht 16 in der Nähe eines zweiten Endes des zentralen Gebiets 5 eingebracht werden. Daher können zwei Bits pro Zelle anstelle eines Bits pro Zelle vorgesehen werden, wenn sich die Ladungen nicht verschieben.
Wie zuvor dargelegt ist, kann die erste Ladung 26 in der Siliziumnitridschicht 16 an einem ersten Ende des zentralen Gebiets 5 und die zweite Ladung 28 an dem anderen Ende des zentralen Gebiets 5 so gespeichert werden, dass zwei Bits in jeder Speicherzelle 10 vorhanden sind. Die Doppelbit-Speicherzelle 10 ist symmetrisch, wodurch das Drain und das Source vertauschbar sind. Somit kann die erste Bitleitung 32 als der Drain-Anschluss und die zweite Bitleitung 34 als der Source-Anschluss dienen, wenn das linke Bit C0 programmiert wird. In gleicher Weise kann die zweite Bitleitung 34 als der Drain-Anschluss und die erste Bitleitung 32 als der Source-Anschluss dienen, wenn das rechte Bit C1 programmiert wird.

2 und Tabelle 1 zeigen einen speziellen Parametersatz für die Spannungen zum Durchführen des Lesens, Programmierens und des einseitigen und zweiseitigen Löschens der Doppelbit-Speicherzelle 10, die das erste Bit C0 (komplementäres Bit) und das zweite Bit C1 (normales Bit) aufweist. Tabelle 1

Operation	Zelle	Gate	Bitleitung 0	Bitleitung 1	Anmerkung
lesen	C0	4.7 v	0 v	1.2–2 v	komplementäres Bit
lesen	C1	4.7 v	1.2–2 v	0 v	normales Bit
programmieren	C0	Vpp	5–6 v	0 v	heißes Elektron
programmieren	C1	Vpp	0 v	5–6 v	heißes Elektron
einseitig löschen	C0	–6 v	6 v	0 v	Einbringen eines heißen Loches
beidseitig löschen	alle Zellen	–6 v	6 v	6 v	Einbringen eines heißen Loches

3 ist eine schematische Ansicht, die die Verbindungen eines Bereichs 300 einer dynamischen Referenz A 304 und einer dynamischen Referenz B 306 eines ersten Sektors 302, wobei die dynamische Referenz A 304 und die dynamische Referenz B 306 das Referenzfeld bilden. Der Sektor 1 302 ist hierbei mit n Zellen gezeigt. Es sollte beachtet werden, dass die Sektoren in einem Speicherfeld eine andere Anzahl an Zellen aufweisen können.
Die dynamische Referenz A 304 und die dynamische Referenz B 306 sind mit jeweils p Zellen gezeigt. Der Sektor 302, die dynamische Referenz A 304 und die dynamische Referenz 306 besitzen Doppelbit-Zellen, etwa in Form der Zelle 10 (wovon lediglich einige wenige gezeigt sind) in einem Array bzw. Feld mit gemeinsamen Wortleitungen, etwa eine Wortleitung WL0, WL1 und WLm, die mit den Doppelbit-Zellen 10 in einer Reihe verbunden sind, und mit gemeinsamen Bitleitungen BL0 bis BLn in dem Sektor 1 302, BL0 bis BLp in der dynamischen Referenz A 304 und BL0 bis BLp in der dynamischen Referenz B 306. Zu beachten ist, dass die Wortleitungen gemeinsam für die Doppelbit-Zellen in den Sektoren sowie in dem Referenzfeld vorgesehen sind. Eine Steuerungs-/Decodiereinrichtung 308 steuert die Spannungen an den einzelnen Bitleitungen und eine Wortleitungssteuerung 310 steuert die Spannungen an den einzelnen Wortleitungen. Die Bitleitungen in dem Sektor 1 enden an einem I/O 312. Daten aus dem I/O 312 und von den dynamischen Referenzen A und B 304 und 306 werden durch eine Reihe von Durchlaufgates 314 gesteuert.
4 ist eine schematische Ansicht, die eine Vergleichsschaltung 400 zeigt, in der eine Kernzelle 402, eine Zelle 404 aus der dynamischen Referenz A und eine Zelle 406 aus der dynamischen Referenz B gezeigt ist. Die Kernzelle 402 besitzt eine CB-Seite (Seite eines komplementären Bits) und eine NB-Seite (Seite eines normalen Bits). Die Zellen 404 und 406 besitzen ebenfalls eine Seite mit einem CB und eine Seite mit einem NB. Es sind Durchlaufgates 408 bis 418 mit jeweils den Seiten CB und NB der Zellen 402, 404 und 406 verbunden. In dem in 4 gezeigten Beispiel werden die Daten aus der NB-Seite der Zelle 402 mit gemittelten Daten der dynamischen Referenzzellen 404 und 406 verglichen. Die Ausgänge der Durchlaufgates 410, 414 und 416 werden in Kaskodenverstärker 420 bzw. 422 bzw. 424 eingespeist. Das Ausgangssignal des Kaskodenverstärkers 420 wird einem Fühlerdifferenzverstärker 426 und das Ausgangssignal der Kaskodenverstärker 422 und 424 wird dem Referenzfühlerverstärker 426 eingespeist, die dann den richtigen Wert der Kernzelle ausgeben.
5 ist ein Flussdiagramm 500, das die Schritte zum Löschen der Speicherzellen in dem Sektorenfeld und in dem zugeordneten Referenzfeld zeigt. Die Löschprozedur beginnt bei 502. In der Löschprozedur werden die Zellen in dem Sektor und zugeordneten Referenzfeld vorprogrammiert, wie dies durch 504 gezeigt ist. Die Zellen werden dann einer Löschroutine bei 506 unterzogen. Ein weicher Programmierschritt repariert dann Zellen, die während des Löschschrittes 506 zu stark gelöscht wurden. Erfindungsgemäß werden geeignete Zellen in den Referenzfeldern bei 510 programmiert. Die Löschprozedur endet bei 512, wobei die Zellen in dem Sektorenfeld gelöscht sind und für die weitere Programmierung bereitstehen und wobei die Zellen in dem Referenzfeld geeignet programmiert sind und bereitstehen, um als Referenzen zu dienen. Wenn nunmehr der Anwender den gerade gelöschten Sektor ausliest, erhält der Anwender die richtigen Werte „1” zurück, die anzeigen, dass die Bits gelöscht sind.
6 ist ein Flussdiagramm 600, das das Programmieren der Referenzzellen zeigt. Die Referenzzellen sind in zwei Referenzfeldern angeordnet. Zellen in einem Referenzfeld werden auf „10” programmiert. Die Zellen in dem anderen Referenzfeld werden auf „01” programmiert. Eine Spalte wird im Schritt 602 programmiert, wie in 6 gezeigt ist, und die andere Spalte wird im Schritt 604 programmiert, wie dies ebenso in 6 gezeigt ist.
Zusammengefasst gilt: die erläuterte Erfindung stellt ein Doppelbit-Flash-Speicherfeld bereit, das einen Doppelbit-Betrieb des Flash-Speicherbauelements ermöglicht, indem zwei dynamische Referenzen verwendet werden, die mit den Doppelbit-Speicherzellen in den Flash-Speicher zyklisch betrieben werden, und es werden erfindungsgemäß zwei dynamische Referenzfelder bereitgestellt, die nach dem Löschen eines Sektors unmittelbar für die Verwendung als Referenzen bereitstehen.

Claims

Verfahren zum zyklischen Betreiben von Doppelbit-Flash-Speicherzellen (10) in einem Doppelbit-Flash-Speicherfeld, wobei das Doppelbit-Flash-Speicherfeld mehrere Sektorenfelder und ein Referenzfeld, das mit jedem Sektorenfeld verknüpft ist, aufweist, wobei das Verfahren umfasst: (a) Löschen von Doppelbit-Flash-Speicherzellen (10) in einem Sektorenfeld und Löschen von Doppelbit-Flash-Speicherzellen (10) in dem zugeordneten Referenzfeld; und (b) Programmieren der Doppelbit-Flash-Speicherzellen (10) in dem zugeordneten Referenzfeld; wobei jede der Doppelbit-Flash-Speicherzellen (10) eine Siliziumnitridschicht (16) umfasst und dafür ausgelegt ist, eine erste Ladung, die einem normalen Bit entspricht, in einem ersten Teil der Siliziumnitridschicht (16) zu speichern und eine zweite Ladung, die einem komplementären Bit entspricht, in einem zweiten Teil der Siliziumnitridschicht (16) zu speichern.
Das Verfahren nach Anspruch 1, wobei das Sektorenfeld in m Reihen und n Spalten angeordnet ist und wobei das Referenzfeld in m Reihen und p Spalten angeordnet ist, wobei die p Spalten ferner in Paaren von Referenzzellen organisiert sind, und wobei eine der Zellen der Paare mit „01” und die andere Zelle der Paare mit „10” programmiert ist.
Das Verfahren nach Anspruch 2, wobei Schritt (a) umfasst: (c) Vorprogrammieren der Doppelbit-Flash-Speicherzellen (10) in dem Sektorenfeld und dem zugeordneten Referenzfeld.
Das Verfahren nach Anspruch 3, das ferner umfasst: (d) weiches Programmieren der Doppelbit-Flash-Speicherzellen (10), die im Schritt (a) zu stark gelöscht wurden, in dem Sektorenfeld und dem zugeordneten Referenzfeld.