DE602004012122T2 - Nichtflüchtiger speicher und verfahren mit von benachbarten betriebsarten abhängiger bitleitungskompensation - Google Patents

Description

• Die vorliegende Erfindung betrifft im Allgemeinen nichtflüchtige Halbleiterspeicher wie elektrisch löschbare, programmierbare Nur-Lese-Speicher (EEPROM) und Flash-EEPROM und insbesondere solche mit verbesserten Programmierungs- und Erfassungsschaltungen für eine Seite einer zusammenhängenden Reihe von Ladungsablageeinheiten.
• Festkörperspeicher, der zur nichtflüchtigen Speicherung von Ladung imstande ist, insbesondere in der Form von EEPROM und Flash-EEPROM, untergebracht in einer Karte kleiner Baugröße, ist seit kurzem der Speicher der Wahl in einer Vielfalt von mobilen und tragbaren Vorrichtungen geworden, vor allem Informationsvorrichtungen und Produkten der Unterhaltungselektronik. Anders als RAM (Direktzugriffsspeicher), der auch Festkörperspeicher ist, ist Flash-Speicher nichtflüchtig und behält seine gespeicherten Daten auch nach dem Ausschalten der Spannungsversorgung bei. Trotz der höheren Kosten wird Flash-Speicher zunehmend in Massenspeicheranwendungen genutzt. Konventioneller Massenspeicher, der auf einem sich drehenden magnetischen Medium basiert, wie Festplatten und Floppy-Disketten, ist für die mobile und tragbare Umgebung nicht geeignet. Dies beruht darauf, dass Plattenlaufwerke dahin tendieren sperrig zu sein, anfällig für mechanischen Ausfall sind und lange Latenzzeiten und hohe Leistungsanforderungen aufweisen. Diese nicht wünschenswerten Attribute machen plattenbasierte Speicher in den meisten mobilen und tragbaren Anwendungen unpraktisch. Flash-Speicher dagegen, sowohl eingebettet als auch in der Form einer austauschbaren Karte, ist aufgrund seiner geringen Größe, niedrigen Leistungsaufnahme, hohen Geschwindigkeit und hohen Zuverlässigkeit ideal in der mobilen und tragbaren Umgebung geeignet.
• EEPROM und elektronisch programmierbarer Nur-Lese-Speicher (EPROM) sind nichtflüchtige Speicher, die gelöscht und mit neuen Daten in ihren Speicherzellen beschrieben oder „programmiert" werden können. Beide nutzen ein schwebendes (nicht verbundenes) leitendes Gate in einer Feldeffekttransistor-Struktur, angeordnet über einer Kanalregion in einem Halbleitersubstrat zwischen Source- und Drain-Regionen. Ein Steuergate ist dann über dem Schwebegate vorgesehen. Die Schwellenspannungs-Charakteristik des Transistors wird durch den Ladungsbetrag gesteuert, der in dem Schwebegate erhalten wird. Das heißt, dass es für einen gegebenen Ladungspegel in dem Schwebegate eine korrespondierende Spannung (Schwellenwert) gibt, die an das Steuergate angelegt werden muss, bevor der Transistor „eingeschaltet" wird, um Leitung zwischen seinen Source- und Drain-Regionen zu gestatten.
• Das Schwebegate kann einen Bereich von Ladungen halten und kann daher auf einen beliebigen Schwellenspannungspegel innerhalb eines Schwellenspannungsfensters programmiert werden. Die Größe des Schwellenspannungsfensters ist durch die minimalen und maximalen Schwellenwertpegel der Vorrichtung begrenzt, die wiederum mit dem Bereich der Ladungen, die in dem Schwebegate programmiert werden können, korrespondieren. Das Schwellenwertfenster ist im Allgemeinen von den Eigenschaften der Speichervorrichtung, den Betriebsbedingungen und dem Verlauf abhängig. Jeder distinkte, auflösbare Schwellenspannungspegelbereich in dem Fenster kann prinzipiell verwendet werden, um einen definiten Speicherzustand der Zelle zu kennzeichnen.
• Der Transistor, der als eine Speicherzelle dient, wird normalerweise durch einen von zwei Mechanismen in einen „programmierten" Zustand programmiert. Bei der „Heißelektroninjektion" beschleunigt eine hohe Spannung, die an den Drain angelegt wird, Elektronen über die Kanalregion des Substrats. Gleichzeitig zieht eine hohe Spannung, die an das Steuergate angelegt wird, die Heißelektronen durch ein dünnes Gate-Dielektrikum auf das Schwebegate. Bei der „Tunnelinjektion" wird eine hohe Spannung an das Steuergate relativ zum Substrat angelegt. Auf diese Weise werden Elektronen von dem Substrat zum intervenierenden Schwebegate gezogen.
• Die Speichervorrichtung kann durch eine Zahl von Mechanismen gelöscht werden. Beim EPROM ist der Speicher volumenlöschbar durch Entfernen der Ladung von dem Schwebegate durch Ultraviolettstrahlung. Beim EEPROM ist eine Speicherzelle elektrisch löschbar, indem eine hohe Spannung an das Substrat relativ zum Steuergate angelegt wird, um Elektronen in das Schwebegate zu induzieren, um durch ein dünnes Oxid zur Substratkanalregion zu tunneln (d. h. Fowler-Nordheim-Tunneling). Normalerweise wird das EEPROM Byte für Byte gelöscht. Beim Flash-EEPROM ist der Speicher elektrisch löschbar, entweder insgesamt auf einmal oder ein oder mehr Blöcke zur Zeit, wobei ein Block aus 512 Byte Speicher oder mehr bestehen kann.
• Die Speichervorrichtungen umfassen normalerweise einen oder mehr Speicherchips, die auf einer Karte montiert sein können. Jeder Speicherchip umfasst eine Anordnung von Speicherzellen, unterstützt von peripheren Schaltungen wie Decodier- und Lösch-, Schreib- und Leseschaltungen. Die technisch höher entwickelten Speichervorrichtungen verfügen außerdem über eine Steuerung, die intelligente und höhere Speicheroperationen und Verknüpfungen durchführt. Es gibt viele kommerziell erfolgreiche nichtflüchtige Festkörperspeicher-Vorrichtungen, die heute verwendet werden. Diese Speichervorrichtungen können verschiedene Arten von Speicherzellen einsetzen, wobei jede Art eine oder mehr Ladungsablageeinheiten aufweist.
• Das US-Patent Nr. 6011287 offenbart eine elektrisch löschbare, programmierbare nichtflüchtige Halbleiterspeichervorrichtung, in der ein Speicher mit einer Schwebegate-Elektrode und einer darauf paketierten Steuergate-Elektrode als eine Speicherzelle verwendet wird. Es offenbart insbesondere ein NAND-EEPROM, in dem eine Vielzahl von Speicherzelle in Reihe verbunden sind.
• 1 zeigt schematisch eine nichtflüchtige Speicherzelle in der Form einer EEPROM-Zelle. Sie verfügt über eine Ladungsablageeinheit in der Form eines Schwebegates. Ein elektrisch löschbarer und programmierbarer Nur-Lese-Speicher (EEPROM) hat eine ähnliche Struktur wie ein EPROM, stellt aber zusätzlich einen Mechanismus zum elektrischen Laden und Entfernen von Ladung von seinem Schwebegate nach Anlegen von geeigneten Spannungen bereit, ohne dass eine Aussetzung von UV-Strahlung erforderlich ist. Beispiele von derartigen Zellen und von Verfahren zu ihrer Herstellung sind im US-Patent Nr. 5595924 angeführt.
• 2 zeigt schematisch eine Folge von Ladungsablageeinheiten, die zu einer NAND-Zelle oder -Folge organisiert sind. Eine NAND-Zelle 50 umfasst eine Reihe von Speichertransistoren M1, M2, ... Mn (n = 4, 8, 16 oder höher), die an ihren Sources und Drains verkettet sind. Ein Paar von Auswahltransistoren S1, S2 steuert die Verbindung der Kette der Speichertransistoren mit der Außenseite über den Source-Anschluss 54 und den Drain-Anschluss 56 der NAND-Zelle. In einer Speicheranordnung ist, wenn der Source-Auswahltransistor S1 durch das Signal SGS eingeschaltet ist, der Source-Anschluss mit einer Source-Leitung verbunden. Gleichermaßen ist, wenn der Drain-Auswahltransistor S2 durch das Signal SGD eingeschaltet ist, der Drain-Anschluss der NAND-Zelle mit einer Bitleitung der Speicheranordnung verbunden. Jeder Speichertransistor in der Kette verfügt über eine Ladungsablageeinheit zum Speichern eines gegebenen Ladungsbetrags, um einen intendierten Speicherzustand zu repräsentieren. Zwischen jeder Source und jedem Drain von jedem Speichertransistor befindet sich eine Kanalregion. Die Spannung in einem Steuergate in jedem Speichertransistor wie 60, 62, ..., 64 steuert die Stromleitung in dem Kanal der jeweiligen Speichertransistoren M1, M2, ..., Mn. Die Auswahltransistoren S1, S2 stellen Steuerungszugang zur NAND-Zelle über deren Source-Anschluss 54 bzw. Drain-Anschluss 56 bereit, und jeder wird durch eine entsprechende Spannung an seinem Steuergate eingeschaltet.
• Wenn ein adressierter Speichertransistor in einer NAND-Zelle während der Programmierung gelesen oder verifiziert wird, wird seinem Schwebegate eine geeignete Referenzspannung zugeführt. Gleichzeitig werden die restlichen nicht adressierten Speichertransistoren in der NAND-Zelle 50 durch Anlegen einer ausreichenden Spannung V_PASS an ihren Steuergates vollständig eingeschaltet. Auf diese Weise wird ein leitender Weg von der Source des individuellen Speichertransistors zum Source-Anschluss 54 der NAND-Zelle und gleichermaßen für den Drain des individuellen Speichertransistors zum Drain-Anschluss 56 der Zelle effektiv erzeugt. Entsprechend wird dem Steuergate des Speichertransistors, der programmiert werden soll, eine Programmierungsspannung V_PGM zugeführt, während die Steuergates der anderen Speichertransistoren in der Folge mit der Durchgangsspannung V_PASS versorgt werden. Speichervorrichtungen mit derartigen NAND-Zellstrukturen werden in den US-Patenten Nr. 5570315 , 5903495 und 6046935 beschrieben.
• Ein ähnlicher nichtflüchtiger Speicher hat jede seiner Ladungsablageeinheiten in der Form einer dielektrischen Schicht. Anstelle der vorher beschriebenen leitenden Schwebegate-Elemente wird eine dielektrische Schicht verwendet. Derartige Speichervorrichtungen, die dielektrische Speicherelemente einsetzen, wurden von Eitan et al in „NROM: A Novel Localized Trapping, 2-Bit Non-volatile Memory Cell", IEEE Electron Device Letters, Ausg. 21, Nr. 11, November 2000, S. 543–545, beschrieben. Eine dielektrische ONO-Schicht erstreckt sich über den Kanal zwischen Source- und Drain-Diffusionen. Die Ladung für ein Datenbit befindet sich in der dielektrischen Schicht, die am Drain angrenzt, und die Ladung für das andere Datenbit befindet sich in der dielektrischen Schicht, die an der Source angrenzt. Beispielsweise offenbaren die US-Patente Nr. 5768192 und 6011725 eine nichtflüchtige Speicherzelle mit einem Einlagerungs-Dielektrikum, das zwischen den zwei Siliciumoxidschichten angeordnet ist. Datenspeicherung in mehreren Zuständen wird durch getrenntes Lesen der binären Zustände der räumlich getrennten Ladungsablageregionen in dem Dielektrikum implementiert.
• SPEICHERANORDNUNG
• Eine Speichervorrichtung umfasst normalerweise eine zweidimensionale Anordnung von Speicherzellen, die in Reihen und Spalten angeordnet und durch Wortleitungen und Bitleitungen adressierbar sind.
• 3 zeigt ein Beispiel einer Anordnung von NAND-Zellen wie die in 2 dargestellte. Entlang jeder Spalte von NAND-Zellen ist eine Bitleitung 36 an die Drain-Klemme 56 jeder NAND-Zelle gekoppelt. Entlang jeder Reihe von NAND-Zellen kann eine Source-Leitung 34 alle ihre Source-Klemmen 54 verbinden. Außerdem sind die Steuergates 60, ..., 64 der NAND-Zellen entlang einer Reihe mit einer Reihe von korrespondierenden Wortleitungen verbunden. Eine gesamte Reihe von NAND-Zellen kann adressiert werden, indem das Paar von Auswahltransistoren (siehe 2) durch geeignete Spannungen an ihren Steuergates SGD und SGS über die verbundenen Wortleitungen eingeschaltet wird. Wenn ein Speichertransistor in der Kette einer NAND-Zelle gelesen wird, werden die übrigen Speichertransistoren in der Kette über ihre assoziierten Wortleitungen hart eingeschaltet, so dass der Strom, der durch die Kette fließt, im Wesentlichen von dem Ladungspegel abhängig ist, der in der Zelle, die gelesen wird, gespeichert ist. Ein Beispiel einer NAND-Architekturanordnung und ihrer Operation als Teil eines Speichersystems findet sich in den US-Patenten Nr. 5570315 , 5774397 und 6046935 .
• BLOCKLÖSCHUNG
• Programmierung von Ladungsablagevorrichtungen kann nur darin resultieren, mehr Ladung zu ihren Ladungsablageelementen hinzuzufügen. Daher muss vor einer Programmoperation eine existierende Ladung in einem Ladungsablageelement entfernt (oder gelöscht) werden. Löschschaltungen (nicht dargestellt) sind vorgesehen, um einen oder mehr Blöcke von Speicherzellen zu löschen. Ein nichtflüchtiger Speicher wie ein EEPROM wird als ein „Flash"-EEPROM bezeichnet, wenn eine gesamte Anordnung von Zellen oder signifikante Zellengruppen der Anordnung elektrisch zusammen gelöscht werden (d. h. blitzschnell). Nach der Löschung können die Zellengruppen dann neu programmiert werden. Die Zellengruppen, die zusammen löschbar sind, können aus einer oder mehr adressierbaren Löscheinheit bestehen. Die Löscheinheit oder der Löschblock speichert normalerweise einen oder mehr Datenseiten, wobei die Seite die Einheit für Programmierung und Lesen ist, obwohl mehr als eine Seite in einer einzelnen Operation programmiert oder gelesen werden kann. Jede Seite speichert normalerweise einen oder mehr Löschblocks von Daten, wobei die Größe des Löschblocks durch das Hostsystem definiert wird. Ein Beispiel ist ein Löschblock von 512 Byte Benutzerdaten unter Befolgung eines Standards, der für Magnetplattenlaufwerke begründet wurde, plus einer gewissen Zahl von Bytes an Overhead-Informationen über die Benutzerdaten und/oder dem Block, in dem sie gespeichert sind. In anderen Systemen kann die Größe eines Löschblocks viel größer als 512 Byte sein.
• LESE-/SCHREIBSCHALTUNGEN
• In der normalen EEPROM-Zelle mit zwei Zuständen besteht mindestens ein Strom-Übergangspegel, um das Leitungsfenster in zwei Regionen zu teilen. Wenn eine Zelle durch Anlegen von vorbestimmten, festen Spannungen gelesen wird, wird ihr Source-/Drain-Strom durch Vergleichen mit dem Übergangspegel (oder Referenzstrom I_REF) in einen Speicherzustand aufgelöst. Wenn der gelesene Strom höher ist als der des Übergangspegels oder I_REF, wird bestimmt, dass die Zelle in einem logischen Zustand ist (z. B. ein „Null"-Zustand). Ist der Strom dagegen kleiner als der Übergangspegel, wird bestimmt, dass die Zelle in dem anderen logischen Zustand ist (z. B. der „Eins"-Zustand). In dieser Weise speichert eine Zelle mit zwei Zuständen ein Bit digitaler Informationen. Eine Referenzstromquelle, die extern programmierbar sein kann, wird oft als Teil eines Speichersystems bereitgestellt, um den Übergangspegelstrom zu erzeugen.
• Zur Vergrößerung der Speicherkapazität können Flash-EEPROM-Vorrichtungen einhergehend mit dem Fortschreiten der Halbleitertechnologie mit ständig zunehmender Dichte hergestellt werden. Ein anderes Verfahren zur Steigerung der Speicherkapazität besteht darin, dass jede Speicherzelle mehr als zwei Zustände speichert.
• Bei einer EEPROM-Speicherzelle mit mehreren Zuständen oder mehreren Pegeln wird das Leitungsfenster durch mehr als einen Übergangspunkt in mehr als zwei Regionen aufgeteilt, so dass jede Zelle zur Speicherung von mehr als einem Datenbit imstande ist. Die Informationen, die eine gegebene EEPROM-Anordnung speichern kann, werden daher durch die Zahl der Zustände, die jede Zelle speichern kann, erhöht. EEPROM oder Flash-EEPROM mit Mehrzustands- oder Mehrpegel-Speicherzellen wurden im US-Patent Nr. 5172338 beschrieben.
• In der Praxis wird der Speicherzustand einer Zelle gewöhnlich gelesen, indem der Leitungsstrom über die Source- und Drain-Elektroden der Zelle erfasst wird, wenn eine Referenzspannung an das Steuergate angelegt wird. Folglich kann für jede gegebene Ladung am Schwebegate einer Zelle ein korrespondierender Leitungsstrom in Bezug auf eine feste Steuergate-Referenzspannung erfasst werden. Entsprechend definiert der Bereich der Ladung, die auf das Schwebegate programmierbar ist, ein korrespondierendes Schwellenspannungsfenster oder ein korrespondierendes Leitungsstromfenster.
• Anstatt den Leitungsstrom in einem unterteilten Stromfenster zu erfassen, ist es alternativ möglich, die Schwellenspannung für einen gegebenen Speicherzustand, der getestet werden soll, einzustellen und zu erfassen, ob der Leitungsstrom niedriger oder höher als ein Schwellenstrom ist. In einer Implementierung erfolgt die Erfassung des Leitungsstroms relativ zu einem Schwellenstrom durch Untersuchen der Rate, mit der der Leitungsstrom durch die Kapazität der Bitleitung entladen wird.
• FAKTOREN, DIE DIE LESE-/SCHREIBLEISTUNG UND GENAUIGKEIT BEEINFLUSSEN
• Zur Verbesserung der Lese- und Schreibleistung werden mehrere Ladungsablageelemente oder Speichertransistoren in einer Anordnung parallel gelesen oder programmiert. In dieser Weise wird eine logische „Seite" von Speicherelementen zusammen gelesen oder programmiert. In bestehenden Speicherarchitekturen enthält eine Reihe normalerweise mehrere ineinander verschachtelte Seiten. Alle Speicherelemente einer Seite werden zusammen gelesen oder programmiert. Der Spaltendecodierer wird selektiv jede eine der verschachtelten Seiten mit einer korrespondierenden Zahl von Lese-/Schreibmodulen verbinden. Beispielsweise ist die Speicheranordnung in einer Implementierung mit einer Seitengröße von 532 Byte (512 Byte plus 20 Byte Overhead) vorgesehen. Wenn jede Spalte eine Drain-Bitleitung enthält und zwei verschachtelte Seiten pro Reihe vorhanden sind, beläuft sich dies auf 8512 Spalten, wobei jede Seite mit 4256 Spalten assoziiert ist. Es werden 4256 Erfassungsmodule vorhanden sein, die verbindbar sind, um parallel entweder alle geraden Bitleitungen oder die ungeraden Bitleitungen zu lesen oder zu beschreiben. In dieser Weise wird eine Seite von 4256 Bits (d. h. 532 Byte) Daten parallel aus der Seite von Speicherelementen gelesen oder darin programmiert. Die Lese-/Schreibmodule, die die Lese-/Schreibschaltungen 170 bilden, können zu verschiedenen Architekturen angeordnet werden.
• Wie vorher erwähnt, verbessern konventionelle Speichervorrichtungen Lese-/Schreiboperationen durch Operieren in einer massiv parallelen Weise. Diese Vorgehensweise verbessert die Leistung, hat aber Auswirkungen auf die Genauigkeit der Lese- und Schreiboperationen.
• Ein anderes Problem hat mit der Kopplung oder dem Übersprechen von Bitleitung zu Bitleitung zu tun. Dieses Problem wird bei der parallelen Erfassung von nahe aneinander angeordneten Bitleitungen akuter. Eine konventionelle Lösung zur Vermeidung von Übersprechen von Bitleitung zu Bitleitung besteht darin, entweder jeweils alle geraden oder alle ungeraden Bitleitungen zu erfassen, während die anderen Bitleitungen massegeschlossen werden. Diese Architektur einer Seite, die aus zwei ineinander verschachtelten Seiten besteht, hilft bei der Vermeidung von Bitleitungs-Übersprechen sowie bei der Milderung des Problems der dichten Einpassung der Seite von Lese-/Schreibschaltungen. Ein Seitendecodierer wird verwendet, um den Satz von Lese-/Schreibmodulen auf entweder die gerade Seite oder die ungerade Seite zu multiplexen. In dieser Weise kann, wenn ein Satz von Bitleitungen gelesen oder programmiert wird, der verschachtelte Satz massegeschlossen werden, um Übersprechen zwischen ungeraden und geraden Bitleitungen zu eliminieren, aber nicht zwischen ungeraden Leitungen oder geraden Leitungen.
• Die verschachtelte Seitenarchitektur ist jedoch in mindestens dreierlei Hinsicht nachteilig. Erstens erfordert sie zusätzliche Multiplexing-Schaltungen. Zweitens ist sie langsam in der Leistung. Um das Lesen oder Programmieren von Speicherzellen, die durch eine Wortleitung oder in einer Reihe verbunden sind, abzuschließen, sind zwei Lese- oder zwei Programmierungsoperationen erforderlich. Drittens ist sie außerdem nicht optimal hinsichtlich von anderen Störwirkungen wie Feldkopplung zwischen angrenzenden Ladungsablageelementen auf der Schwebegate-Ebene, wenn die beiden Nachbarn zu verschiedenen Zeiten programmiert werden, z. B. getrennt in ungeraden und geraden Seiten.
• Das Problem der Feldkopplung zwischen Nachbarn verstärkt sich bei noch dichterer Anordnung von Speichertransistoren. In einem Speichertransistor ist eine Ladungsablageeinheit zwischen einer Kanalregion und einem Steuergate angeordnet. Der Strom, der in der Kanalregion fließt, ist eine Funktion des resultierenden elektrischen Felds, zu dem das Feld an dem Steuergate und der Ladungsablageeinheit beiträgt. Bei ständig zunehmender Dichte werden Speichertransistoren näher und näher zusammen gebildet. Das Feld von angrenzenden Ladungselementen bildet dann einen beträchtlichen Beitrag zum resultierenden Feld einer betroffenen Zelle. Das angrenzende Feld ist abhängig von der Ladung, die in die Ladungsablageeinheit der Nachbarn programmiert wird. Dieses störende Feld ist in seiner Natur dynamisch, da es sich gemäß den programmierten Zuständen der Nachbarn verändert. Daher kann eine betroffene Zelle in Abhängigkeit von den sich verändernden Zuständen der Nachbarn zu verschiedenen Zeiten unterschiedlich gelesen werden.
• Die konventionelle Architektur der verschachtelten Seiten verschlimmert den Fehler, der durch Kopplung von angrenzenden Ladungsablageeinheiten verursacht wird. Da die gerade Seite und die ungerade Seite unabhängig voneinander programmiert und gelesen werden, kann eine Seite unter einem Satz von Bedingungen programmiert, aber unter einem völlig anderen Satz von Bedingungen wieder gelesen werden, die davon abhängig sind, was mit der intervenierenden Seite in der Zwischenzeit passiert ist. Die Lesefehler werden mit zunehmender Dichte schwerwiegender, wodurch eine genauere Leseoperation und eine breitere Aufteilung des Schwellenfensters für Mehrzustands-Implementierung erforderlich werden. Die Leistung nimmt ab und die potenzielle Kapazität in einer Mehrzustands-Implementierung ist begrenzt.
• Die veröffentlichten US-Patentanmeldungen Nr. 2004/0060031 und 2004/0057285 offenbaren eine Speicherarchitektur, in der eine Seite von aneinander liegenden Speicherablageeinheiten parallel programmiert oder gelesen werden. Da Programmierung auf einer Seite von aneinander liegenden Speicherablageeinheiten durchgeführt wird, werden während des Prozesses diejenigen Speicherablageeinheiten, die in ihren Zielzustand programmiert wurden, programmgesperrt oder von weiterer Programmierung blockiert sein. In einem bevorzugten Konzept werden die Speicherablageeinheiten blockiert, indem ihre Kanäle gefloatet werden und die Spannung dort angehoben wird, um Programmierung zu sperren. Die angehobene Spannung erzeugt eine beträchtliche Störung in einer angrenzenden Speichereinheit, die noch programmiert wird.
• Daher besteht ein allgemeiner Bedarf nach einem nichtflüchtigen Speicher hoher Leistung und hoher Kapazität. Insbesondere besteht ein Bedarf nach einem nichtflüchtigen Speicher hoher Kapazität mit verbesserter Lese- und Programmierungsleistung, der die vorher erwähnten Probleme wirkungsvoll handhabt.
• Die vorliegende Erfindung betrifft einen nichtflüchtigen Speicher der Art, die in US 6011287 offenbart wurde, umfassend eine Anordnung von Speicherablageeinheiten, die in Reihen und Spalten angeordnet sind, jede Einheit aufweisend eine Ladungsablageeinheit, ein Steuergate und eine Kanalregion, die durch eine Source und einen Drain definiert ist; eine Wortleitung, die die Steuergates einer Seite von Speicherablageeinheiten verbindet; und eine Bitleitung für jede Speicherablageeinheit der Seite, wobei die Bitleitung schaltbar an den Drain davon gekoppelt ist. Nach der Erfindung ist eine Vorladungsschaltung an die Bitleitung gekoppelt, um der Bitleitung eine vorbestimmte Programmsperrspannung zuzuführen, wenn die assoziierte Speicherablageeinheit für Programmsperrung vorgesehen ist, und um der Bitleitung eine vorbestimmte Programmfreigabespannung zuzuführen, wenn die assoziierte Speicherablageeinheit für Programmierung vorgesehen ist, wobei die vorbestimmte Programmfreigabespannung einen vorbestimmten Versatz hat, der eine Funktion davon ist, ob keine, eine oder beide der angrenzenden Speicherablageeinheiten in einem Programmsperrmodus sind.
• Nach der Erfindung werden die obigen Anforderungen nach einer nichtflüchtigen Speichervorrichtung hoher Kapazität und hoher Leistung durch eine große Seite von Lese-/Schreibschaltungen zum parallelen Lesen und Schreiben einer korrespondierenden Seite von Speicherzellen erfüllt. Insbesondere werden Störwirkungen, die hochdichter Chipintegration eigen sind und die Fehler beim Lesen und Programmieren einführen können, entweder eliminiert oder minimiert.
• Die Erfindung stellt außerdem ein Verfahren bereit zum parallelen Programmieren einer Seite von Speicherablageeinheiten aus einer Anordnung davon in einem nichtflüchtigen Speicher, wobei die Speicherablageeinheiten eine gemeinsame Wortleitung haben, die ihre Steuergates miteinander verbindet, und wobei jede Einheit eine Ladungsablageeinheit zwischen einem Steuergate und einer Kanalregion, die durch eine Source und einen Drain definiert ist, und eine Bitleitung, die schaltbar an den Drain gekoppelt ist, hat, das Verfahren umfassend:
• (a) Bereitstellen einer Bitleitung für jede Speicherablageeinheit der Seite, die schaltbar an den Drain davon gekoppelt ist;
• (b) Bestimmen für jede der Speicherablageeinheiten der Seite, die zum Programmieren vorgesehen sind, ob ihre angrenzenden Speicherablageeinheiten sich in einem Programmsperrmodus befinden; und
• (c) für diejenigen Speicherablageeinheiten der Seite, die zur Programmsperre vorgesehen sind, Anlegen einer ersten vorbestimmten Spannung an jede der Bitleitungen davon, um Programmierung zu sperren. Nach der Erfindung enthält das Verfahren die folgenden zusätzlichen Schritte:
• (d) Anlegen einer zweiten vorbestimmten Spannung an jede Bitleitung derjenigen Speicherablageeinheiten der Seite, die zur Programmierung vorgesehen sind, um Programmierung zu ermöglichen, wobei die zweite vorbestimmte Spannung für jede Bitleitung eine Funktion des Operationsmodus ihrer angrenzenden Speicherablageeinheiten ist, um eine etwaige Störung dorther auszugleichen, wobei der Operationsmodus entweder ein Programmsperr- oder ein Programmmodus ist; und
• (e) Anlegen eines Programmierungs-Spannungsimpulses an die Wortleitung, um die Speicherablageeinheiten der Seite parallel zu programmieren, wobei diejenigen Speicherablageeinheiten, die eine Bitleitung mit der ersten vorbestimmten Spannung haben, dadurch programmgesperrt sind, dass ihr gefloateter Kanal auf einen Programmsperre-Spannungszustand angehoben wird, und eine Störung, die aus dem Anheben resultiert, in einer angrenzenden Programmierungs-Speicherablageeinheit durch den Versatz von der zweiten vorbestimmten Spannung kompensiert wird.
• Die Erfindung stellt folglich eine Vorrichtung und ein Verfahren für parallele Speicheroperation an einer Gruppe von Speicherzellen bereit. Jede Speicherzelle aus der Gruppe kann in einem von mehreren Operationsmodi existieren. Wenn beispielsweise die Gruppe programmiert wird, können einige Speicherzellen in einem Programmsperrmodus sein. Eine Speicherzelle der Gruppe, die einer gegebenen Speicheroperation unterzogen wird, kann von ihren Nachbarn gestört werden. Das Ausmaß der Störung ist von den Operationsmodi abhängig, in denen sich die Nachbarn befinden. Die Störung wird durch eine Versatzspannung ausgeglichen, die an die Bitleitung der Speicherzelle angelegt wird, wobei der Versatz eine Funktion der Operationsmodi ihrer Nachbarn ist.
• Die vorliegende Erfindung stellt als Teil einer Programmierungsschaltung ein Verfahren bereit, in dem die Störung von angrenzenden Ablageeinheiten durch Hinzufügen eines Versatzes zur Spannung der Bitleitung der Speicherablageeinheit, die für Programmierung vorgesehen ist, ausgeglichen wird. Der Versatz ist eine Funktion davon, in welchen Operationsmodi sich die zwei Nachbarn befinden. Wenn einer oder mehr der Nachbarn in einem Operationsmodus ist, der eine Störung erzeugt, wird der Versatz entsprechend angepasst, um die Störung zu minimieren.
• In einer bestimmten Anwendung der Erfindung bei der Programmierung einer Seite von aneinander liegenden Ablageeinheiten erzeugt eine Ablageeinheit jedes Mal, wenn sie ihren Zielzustand erreicht hat und programmgesperrt oder von weiterer Programmierung ausgeschlossen wird, eine Störung an einer angrenzenden Ablageeinheit, die noch programmiert wird. Die vorliegende Erfindung stellt als Teil einer Programmierungsschaltung ein Verfahren bereit, in dem ein Versatz zur Störung zur angrenzenden Ablageeinheit, die noch programmiert wird, hinzugefügt wird. Der Versatz wird hinzugefügt, indem eine vorbestimmte beeinflusste Spannung an die Bitleitung einer Ablageeinheit, die noch programmiert wird, angelegt wird. Wenn die Ablageeinheit von zwei Nachbarn im Programmsperrmodus flankiert wird, gleicht der vorbestimmte Versatz insbesondere die Störung von beiden Nachbarn aus. Wenn nur einer der Nachbarn der Ablageeinheit im Programmsperrmodus ist, wird der Versatz der Bitleitung geringer sein, ausreichend für den Ausgleich nur eines Nachbarn. Wenn die Ablageeinheit nicht von Nachbarn im Programmsperrmodus flankiert wird, wird der Versatz effektiv null sein. Auf diese Weise wird ein Fehler, der der parallelen Programmierung von hochdichten Speicherablageeinheiten eigen ist, eliminiert oder minimiert.
• Nach einer bevorzugten Ausführungsform hat jede Ablageeinheit ihre Bitleitungsspannung als eine Funktion der Operationsmodi ihrer Nachbarn, ob sie im Programmsperrmodus oder Programmmodus sind, eingestellt. Der Operationsmodus kann aus einem Signal bestimmt werden, das von dem Erfassungsmodul jedes ihrer Nachbarn erhalten wird. Alternativ wird der Operationsmodus jedes ihrer Nachbarn durch den Spannungszustand an der Bitleitung von jedem ihrer Nachbarn bestimmt. Ein Bitleitungs-Spannungswähler aktiviert die Zuführung der geeigneten Bitleitungsspannung mit dem geeigneten Versatz zu der Bitleitung als eine Funktion der Operationsmodi der Nachbarn. Auf diese Weise wird die Störung der noch zu programmierenden Ablageeinheit durch die programmgesperrte Ablageeinheit erfasst und durch die geeignete Anwendung eines Bitleitungs-Spannungsversatzes ausgeglichen.
• Zusätzliche Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsformen verstanden, in der Bezug auf die beigefügten Zeichnungen genommen wird, von denen:
• 1 schematisch eine nichtflüchtige Speicherzelle in der Form einer EEPROM-Zelle zeigt.
• 2 schematisch eine Folge von Ladungsablageeinheiten zeigt, die zu einer NAND-Zelle oder -Folge organisiert sind.
• 3 ein Beispiel einer Anordnung von NAND-Zellen wie der in 2 dargestellten zeigt.
• 4A schematisch eine Speichervorrichtung mit Lese-/Schreibschaltungen zum parallelen Lesen und Programmieren einer Seite von Speicherzellen nach einer Ausführungsform der vorliegenden Erfindung zeigt.
• 4B eine bevorzugte Anordnung der in 4A dargestellten Speichervorrichtung zeigt.
• 5A eine perspektivische Schnittansicht eines Speichertransistors entlang der in 2 dargestellten Richtung 5A-5A und die äquivalente Kapazität zwischen der Ladungsablageeinheit und der Wortleitung und zwischen der Ladungseinheit und dem Kanal zeigt.
• 5B schematisch die kapazitive Kopplung des in 5A dargestellten Speichertransistors zeigt, wobei insbesondere die Spannung an der Ladungsablageeinheit aufgrund der Spannung an dem Kanal und die Spannung an der Wortleitung dargestellt werden.
• 6A eine perspektivische Schnittansicht der Anordnung der in 3 dargestellten NAND-Zellen für den Fall zeigt, dass zwei angrenzende Speichertransistoren beide im Programmierungsmodus sind.
• 6B eine perspektivische Schnittansicht der NAND-Anordnung ähnlich wie 6A zeigt, mit dem Unterschied, dass einer der angrenzenden Speichertransistoren im Programmsperrmodus ist.
• 7(A)–7(D) schematisch die verschiedenen Bitleitungs-Spannungsversatze für eine Programmierungs-Ablageeinheit als eine Funktion der Programmsperrzustände ihrer linken und rechten Nachbarn zeigen.
• 8 ein bevorzugtes Erfassungsmodul zeigt, das die verschiedenen Aspekte der vorliegenden Erfindung implementiert.
• 9 eine Erfassungsmodul-Konfiguration zeigt, in der jedes Erfassungsmodul auch das INV-Signal seiner Nachbarn erfasst.
• 10 eine alternative Implementierung zeigt, in der das Signal, das angibt, ob ein Nachbar im Programm- oder Programmsperrmodus ist, direkt vom Zustand der Bitleitung des Nachbarn abgeleitet wird.
• 11 eine Vorspannungsspannungs-Tabelle zeigt, die die Versatzspannung auflistet, die an die Bitleitung einer Programmierungs-Ablageeinheit als eine Funktion der Programmsperrzustände ihrer linken und rechten Nachbarn angelegt wird.
• 12 eine detailliertere schematische Darstellung des in 8 dargestellten Bitleitungs-Spannungskompensators nach einer bevorzugten Ausführungsform der Erfindung zeigt.
• 13 ein Ablaufdiagramm zeigt, das ein Verfahren zur Programmierung einer Seite von aneinander liegenden Speicherablageeinheiten unter Minimierung der Kopplungsfehler aufgrund von individuellen Speichertransistoren unter ihnen, die programmgesperrt oder ausgeschlossen wurden, nach einer bevorzugten Ausführungsform darstellt.
• 14(A)–14(G) Zeitdiagramme zeigen, die das Spannungskompensationsschema während Programmoperationen nach einer ersten Ausführungsform der Erfindung darstellen.
• 14(H)–14(O) die zeitliche Steuerung des in 8 dargestellten bevorzugten Erfassungsmoduls in Bezug auf die Merkmale der vorliegenden Erfindung zeigen.
• PROGRAMMIERUNG ALLER BITLEITUNGEN
• Das in 4A und 8 dargestellte Erfassungsmodul 380 wird vorzugsweise in einer Speicherarchitektur implementiert, die konfiguriert ist, um Erfassung aller Bitleitungen durchzuführen. Anders ausgedrückt, sind aneinander liegende Speicherzellen in einer Reihe jeweils mit einem Erfassungsmodul verbindbar, um parallele Erfassung durchzuführen. Eine derartige Speicherarchitektur wird außerdem in der veröffentlichten US-Patentanmeldung Nr. 2004/0060031 mit dem Titel „Highly Compact Non-Volatile Memory And Method Thereof" offenbart.
• Wie vorher beschrieben, kann die Zahl von Speicherzellen in einer „Seite", die gleichzeitig programmiert oder gelesen werden, entsprechend der Größe der Daten, die von einem Hostsystem übertragen oder angefordert werden, schwanken. Folglich gibt es mehrere Weisen zur Programmierung der Speicherzellen, die an eine einzelne Wortleitung gekoppelt sind, wie (1) getrennte Programmierung von geraden Bitleitungen und ungeraden Bitleitungen, die Programmierung der oberen Seite und Programmierung der unteren Seite umfassen kann, (2) Programmierung sämtlicher Bitleitungen („Programmierung aller Bitleitungen") oder (3) getrennte Programmierung aller Bitleitungen in einer linken oder rechten Seite, die Programmierung einer rechten Seite und Programmierung einer linken Seite umfassen kann.
• 4A zeigt schematisch eine Speichervorrichtung mit Lese-/Schreibschaltungen zum parallelen Lesen und Programmieren einer Seite von Speicherzellen nach einer Ausführungsform der vorliegenden Erfindung. Die Speichervorrichtung enthält eine zweidimensionale Anordnung von Speicherzellen 300, Steuerschaltungen 310 und Lese-/Schreibschaltungen 370. Die Speicheranordnung 300 ist von Wortleitungen über einen Reihendecodierer 330 und von Bitleitungen über einen Spaltendecodierer 360 adressierbar. Die Lese-/Schreibschaltungen 370 enthalten mehrere Erfassungsmodule 380 und gestatten es, dass eine Seite von Speicherzellen parallel gelesen oder programmiert werden kann.
• In der vorliegenden Erfindung ist die Seite von Speicherzellen, die parallel gelesen oder programmiert werden soll, vorzugsweise eine Reihe von aneinander liegenden Speicherablagezellen oder Ablageeinheiten. In anderen Ausführungsformen ist die Seite ein Segment einer Reihe von aneinander liegenden Speicherablagezellen oder Ablageeinheiten.
• Die Steuerschaltungen 310 kooperieren mit den Lese-/Schreibschaltungen 370, um Speicheroperationen in der Speicheranordnung 300 durchzuführen. Die Steuerschaltungen 310 enthalten eine Zustandsmaschine 312, einen Auf-Chip-Adressdecodierer 314 und ein Leistungssteuermodul 316. Die Zustandsmaschine 312 bietet Steuerung von Speicheroperationen auf Chipebene. Der Auf-Chip-Adressdecodierer 314 stellt eine Adressenschnittstelle bereit zwischen der, die von dem Host oder einer Speichersteuerung verwendet wird, und der Hardware-Adresse, die von den Decodierern 330 und 370 verwendet wird. Das Leistungssteuermodul 316 steuert die Leistung und Spannung, die den Wortleitungen und Bitleitungen während Speicheroperationen zugeführt wird.
• 4B zeigt eine bevorzugte Anordnung der in 4A dargestellten Speichervorrichtung. Zugang zur Speicheranordnung 300 durch die verschiedenen peripheren Schaltungen ist in einer symmetrischen Weise an gegenüberliegenden Seiten der Anordnung implementiert, so dass die Dichte der Zugangsleitungen und Schaltungen an jeder Seite um die Hälfte reduziert sind. Folglich ist der Reihendecodierer in die Reihendecodierer 330A und 330B und der Spaltendecodierer in die Spaltendecodierer 360A und 360B aufgeteilt. Entsprechend sind die Lese-/Schreibschaltungen in die Lese-/Schreibschaltungen 370A, die an Bitleitungen von der Unterseite angeschlossen sind, und die Lese-/Schreibschaltungen 370B, die an Bitleitungen von der Oberseite der Anordnung 300 angeschlossen sind, aufgeteilt. Auf diese Weise wird die Dichte der Lese-/Schreibmodule und damit die der Erfassungsmodule 380 im Wesentlichen um die Hälfte reduziert.
• ANGEHOBENE SPANNUNG IN KANAL UND LADUNGSABLAGEEINHEIT
• Ein Fehler, der einer nichtflüchtigen Speichervorrichtung mit hochdicht integrierten Schaltungen eigen ist, beruht auf der Kopplung von aneinander angrenzenden Ladungsablageeinheiten und Kanalregionen. Wenn die Kanalregion und Ladungsablageeinheit einer Speicherablageeinheit relativ zu einer angrenzenden angehoben wird, bewirkt sie eine Störung der Ladungsablageeinheit der angrenzenden Einheit. Diese Wirkung ist starker, wenn die Speicherablageeinheiten, die parallel programmiert werden, dicht gepackt oder unzureichend abgeschirmt sind.
• 5A zeigt eine perspektivische Schnittansicht eines Speichertransistors entlang der in 2 dargestellten Richtung 5A-5A und die äquivalente Kapazität zwischen der Ladungsablageeinheit und der Wortleitung und zwischen der Ladungseinheit und dem Kanal. Beim Speichertransistor M1 ist das Steuergate 60 als Teil einer Wortleitung gebildet, die entlang einer Reihe der NAND-Anordnung verläuft (siehe 3). In dieser Ansicht kommt der Drain aus der Seite von 5A und befindet sich die Source an der Rückseite, so dass eine Kanalregion 80 dazwischen definiert wird. Eine Ladungsablageeinheit 70 ist zwischen dem Steuergate 60 und dem Kanal 80 angeordnet und ist von beiden durch Schichten eines dielektrischen Materials isoliert. Die elektrische Kopplung zwischen der Ladungsablageeinheit 70 und dem Steuergate 60 kann durch einen äquivalenten Kondensator C_WF geformt werden. Entsprechend kann die Kopplung zwischen der Ladungsablageeinheit 70 und dem Kanal 80 durch einen äquivalenten Kondensator C_FC geformt werden.
• 5B zeigt schematisch die kapazitive Kopplung des in 5A dargestellten Speichertransistors und zeigt insbesondere die Spannung an der Ladungsablageeinheit aufgrund der Spannung im Kanal und der Spannung in der Wortleitung. Wenn die Ladungsablageeinheit 70 eine Ladungsmenge Q speichert, halten C_WF und C_FC beide die gleiche Ladung. Die Spannung an der Ladungsablageeinheit 70, V_CS = (C_WF V_W + C_WF V_C)/(C_WF + C_FC). Es ist leicht ersichtlich, dass im Allgemeinen die Spannung der Ladungsablageeinheit bei steigender Spannung im Kanal und/oder in der Wortleitung steigt. Wie im nächsten Abschnitt beschrieben wird, wird die Kanalspannung auf eine hohe Spannung angehoben, wenn ein Speichertransistor wie M1 in einen Programmsperrmodus versetzt wird. Daher resultiert dies auch in einer angehobenen Spannung in der Ladungsablageeinheit. Die Kombination der angehobenen Spannungen im Kanal 80 und in der Ladungsablageeinheit 70 wird eine Störwirkung auf angrenzende Speichertransistoren haben, die sich in einem Programmmodus befinden.
• PROGRAMMÜBERSCHWINGUNG AUFGRUND EINER ANGRENZENDEN EINHEIT IN ANGEHOBENEM (PROGRAMMSPERR-)ZUSTAND
• 6A zeigt eine perspektivische Schnittansicht der in 3 dargestellten Anordnung von NAND-Zellen für den Fall, dass zwei aneinander angrenzende Speichertransistoren beide im Programmmodus sind. Beispielsweise kann 6A drei aneinander angrenzende Speichertransistoren wie M1-1, M1-2 bzw. M1-3 repräsentieren, die zu den NAND-Folgen 50-1, 50-2 und 50-3 entlang einer Reihe gehören und die gleiche Wortleitung 60 gemeinsam nutzen. Die NAND-Folgen 50-1, 50-2 bzw. 50-3 haben die Bitleitungen 36-1, 36-2 und 36-3, die mit ihnen verbindbar sind. Die Speichertransistoren M1-1, M1-2 und M1-3 haben korrespondierende Ladungsablageeinheiten 70-1, 70-2 und 70-3 sowie Kanäle 80-1, 80-2 und 80-3.
• Mit zunehmender Dichte der Speicheranordnung werden die Speichertransistoren näher zueinander gebildet und ihre Wirkung aufeinander wird signifikanter. Beispielsweise ist die Schwellenspannung des Speichertransistors M1-2 von der Spannung in seiner Ladungsablageeinheit 70-2 abhängig. Aufgrund der großen Nähe zu seinen angrenzenden Nachbarn M1-1 und M1-3 können die Spannungen in den Kanälen und Ladungsablageeinheiten von M1-1 und M1-3 die Spannung in der Ladungsablageeinheit von M1-2 beeinflussen. Beispielsweise kann angenommen werden, dass die Ladungsablageeinheit 70-2 durch äquivalente Kondensatoren C₁₂ und C₂₃ mit ihren angrenzenden Ladungsablageeinheiten 70-1 bzw. 70-3 gekoppelt ist. Entsprechend kann angenommen werden, dass die Ladungsablageeinheit 70-2 durch äquivalente Kondensatoren C'₁₂ und C'₂₃ mit ihren angrenzenden Kanälen 80-1 und 80-3 gekoppelt ist. Je geringer der Abstand zwischen den Speichertransistoren ist, desto stärker wird die Kopplung zwischen ihnen sein.
• 6A zeigt den Fall, dass zwei aneinander angrenzende Speichertransistoren M1-2 und M1-1 beide im Programmmodus sind. Wenn die Wirkung betrachtet wird, die M1-1 auf M1-2 ausübt, besteht nur geringe Schwankung durch die Spannungen der Wortleitung und Bitleitung, weil sie die gleichen für M1-2 und M1-1 sind. Die Kanalspannungen sind auch ähnlich. Die einzige Schwankung für die Ladungsablageeinheit 70-2 erfolgt aufgrund der der Ladungsablageeinheit 70-1, die in der Hauptsache eine Funktion der Ladung ist, die sie hält, oder ihrer Datenrepräsentation. Beispielsweise kann die Spannung in den Ladungsablageeinheiten von M1-1 und M1-2 etwa 1 bis 2 V betragen. Der Störung durch diese Art von Störung wird normalerweise Rechnung getragen, indem ein ausreichender Abstand zwischen zwei verschiedenen Speicherzuständen gelassen wird.
• 6B zeigt eine perspektivische Schnittansicht der NAND-Anordnung ähnlich wie 6A, außer dass einer der angrenzenden Speichertransistoren sich im Programmsperrmodus befindet. In diesem Fall wird M1-2 programmiert, während M1-1 von weiterer Programmierung gesperrt ist. Die Spannung der Wortleitung bleibt die gleiche für beide, aber die Spannung der Bitleitung 36-1 von M1-1 hat sich jetzt zu V_DD geändert, die eine vorbestimmte Systemspannung ist, z. B. ~2,5 V. Dadurch wird der Auswahltransistor S2 (siehe 2) effektiv ausgeschaltet, die NAND-Kette 50-1 von ihrer Bitleitung 36-1 getrennt und der Kanal 80-1 von M1-1 gefloatet, so dass er kapazitiv auf eine hohe Spannung angehoben werden kann, wenn eine hohe Spannung in der Wortleitung 60 erscheint. Beispielsweise kann in dieser Weise der Kanal 80-1 von M1-1 auf 10 V angehoben werden. Durch Anheben der Kanalspannung wird effektiv die Potenzialdifferenz zwischen dem Kanal und der Ladungsablageeinheit reduziert, wodurch das Ziehen von Elektronen vom Kanal zur Ladungsablageeinheit zur Durchführung von Programmierung gehemmt wird.
• Angesichts der früheren Diskussion in Verbindung mit 5B wird ein angehobener Kanal eine angehobene Ladungsablageeinheit bewirken. Wenn der Speichertransistor M1-1 beispielsweise im Programmsperrmodus ist, kann er in einer Spannungsanhebung im Kanal 80-1 von etwa 10 V und einer Spannungsanhebung in der Ladungsablageeinheit 70-1 von 2 V bis 8 V resultieren. Dies kann einen angrenzenden Speichertransistor (z. B. M1-2), der programmiert werden soll, beträchtlich stören. Die Spannung der Ladungsablageeinheit 70-2 von M1-2 kann beispielsweise um ΔV₂ ~ 0,2 V angehoben sein. Dies beruht darauf, dass seine Ladungsablageeinheit 70-2 kapazitiv, z. B. C₁₂ bzw. C'₁₂, mit der Ladungsablageeinheit 70-1 und dem Kanal 80-1 des angehobenen (programmgesperrten) Speichertransistors M1-1 gekoppelt ist. Normalerweise wird die Schwellenspannung des Speichertransistors in Schritten zwischen 0,8 V bis etwa 0,1 V oder weniger programmiert, was darin resultiert, dass M1-2 fehlerhaft auf einen höheren Schwellenwert als erwartet programmiert wird.
• Bislang hat sich die Diskussion auf die Störwirkung auf den Speichertransistor M1-2 durch M1-1 konzentriert. Wenn M1-3 auch im Programmsperrmodus ist, wird seine angehobene Spannung in einer ähnlichen Weise koppeln, um zur Anhebung der Spannung in der Ladungsablageeinheit 70-2 von M1-2 beizutragen. Im ungünstigsten Fall, wenn der Speichertransistor M1-2 im Programmmodus ist, während seine Nachbarn M1-1 und M1-3 an beiden Seiten von weiterer Programmierung ausgeschlossen (programmgesperrt) sind, kann die Störung der Ladungsablageeinheit 70-2 von M1-2 bis zu 0,2 V betragen. Für M1-2, der programmiert wird, ist diese Wirkung äquivalent dazu, dass die Programmierungsspannung an seinem Steuergate auf bis zu 0,4 V erhöht wird. Dies kann unter gewissen Umständen Überprogrammierung in den falschen Zustand bewirken. Beispielsweise kann das Schwellenfenster der Speicherzelle mit einer Trennung von etwa 0,3 V unterteilt sein und wird der Programmierungs-Impulsschritt jedes Mal um etwa 0,1 V erhöht, so dass normalerweise mehr als ein Impuls erforderlich ist, um jede Unterteilung zu überqueren. Ein gegenwärtiger Programmierungs-Impulsschritt kann M1-2 auf eben unterhalb der Schwellenregion bringen, die den gewünschten programmierten Zustand kennzeichnet. Gleichzeitig kann der gegenwärtige Impulsschritt M1-1 und M1-3 zu ihren endgültigen Zuständen programmieren, so dass sie durch Eintritt in den Programmsperrmodus von weiterer Programmierung ausgeschlossen sind. Derart wird M1-2 im nächsten Programmierungs-Impulsschritt plötzlich einem großen Programmierungsschritt von bis zu 0,5 V ausgesetzt. Dies wird wahrscheinlich bewirken, dass M1-2 die gewünschte Schwellenregion überspringen wird und fehlerhaft in den nächsten Speicherzustand programmiert wird.
• Ein Konzept zur Verwendung von Kopplung von Bitleitung zu Bitleitung zur Korrektur der Störung wird in der gleichzeitig anhängigen US-Patentanmeldung desselben Inhabers mit dem Titel „Non-volatile memory and method with bit line to bit line coupled compensation" offenbart, die am selben Tag und von denselben Erfindern wie die vorliegende Anmeldung eingereicht wurde.
• BITLEITUNGSKOMPENSATION FÜR STÖRUNG AUFGRUND VON SPANNUNGSANHEBUNG DES NACHBARN
• Die 7A–7D zeigen verschiedene Permutationen des Speicheroperationsmodus für Nachbarn einer Speicherzelle, die programmiert wird. Die Speicherzelle, die programmiert wird, ist Teil der NAND-Zelle 50, die an einer Bitleitung 36-0 gekoppelt ist. Die angrenzenden NAND-Zellen sind 51 an der linken Seite bzw. 51' an der rechten Seite, gekoppelt an die Bitleitungen 36-1 bzw. 36-1'.
• 7A zeigt die Konfiguration, in der beide Nachbarn 51 und 51', die die NAND-Zelle 50 flankieren, in einem Programmsperrmodus sind. Dies bedeutet, dass die NAND-Zelle, die programmiert wird, durch den angehobenen Kanal der angrenzenden Zellen von beiden Seiten gestört wird. Erneut Bezug nehmend auf 6B, ist M1-2 die Speicherzelle oder Ablageeinheit, die programmiert wird, und ihr linker Nachbar ist M1-1. Der angehobene Kanal von M1-1 resultiert in einer Störung in der Form einer effektiven Erhöhung im Potenzial am Schwebegate 70-2 von M1-2 um eine Spannung ΔV₂ (z. B. 0,2 V). Wenn der andere Nachbar M1-3 auch programmgesperrt ist, wird sein angehobener Kanal ebenso zur Erhöhung der Spannung am Schwebegate 70-2 beitragen, um eine Summe ΔV₂ (z. B. 0,4 V) zu erzeugen.
• Der Speichertransistor M1-2, der programmiert wird und dessen Spannung in der Ladungsablageeinheit 70-2 von M1-2 um ΔV₂ angehoben wird, wird daher in einem Programmierungsfehler resultieren.
• Nach einer bevorzugten Ausführungsform wird die Störung ΔV₂ in der Ladungsablageeinheit 70-2 kompensiert, indem ein entsprechender Betrag in die Bitleitung 36-2 eingegeben wird. Diese bitleitungskompensierte Spannung wird zum Kanal weitergeleitet, so dass die Nettoänderung in der Potenzialdifferenz zwischen der Ladungsablageeinheit 70-2 und dem Kanal 80-2 effektiv gleich null sein wird. Auf diese Weise werden Fehler in der Schwellenspannung aufgehoben.
• Nach dem vorliegenden erfinderischen Konzept, das in 7A dargestellt ist, wird diese erhöhte Spannung im Wesentlichen durch eine vorbestimmte Spannungsvorspannung ΔV₁₁ eines entsprechenden Betrags, der an die Bitleitung von M1-2 angelegt wird, ausgeglichen.
• 7B und 7C zeigen Konfigurationen, in denen einer der Nachbarn 50-1 und 50-1', die die NAND-Zelle 50 flankieren, in einem Programmsperrmodus ist, während der andere in einem Programmmodus ist. Dies bedeutet, dass die NAND-Zelle, die programmiert wird, nur von dem angehobenen Kanal von nur einer der angrenzenden Zellen gestört wird. Folglich wird der angehobene Kanal von einem der Nachbarn zur Erhöhung der Spannung am Schwebegate 70-2 beitragen, um eine Summe ΔV₂ (z. B. 0,2 V) zu erzeugen. Nach dem vorliegenden erfinderischen Konzept wird diese erhöhte Spannung im Wesentlichen durch eine vorbestimmte Spannungsvorspannung ΔV₁₀ (oder ΔV₀₁) eines entsprechenden Betrags, der an die Bitleitung von M1-2 angelegt wird, ausgeglichen.
• 7D zeigt Konfigurationen, in denen keiner der Nachbarn 50-1 und 50-1', die die NAND-Zelle 50 flankieren, in einem Programmsperrmodus ist. Dies bedeutet, dass die NAND-Zelle, die programmiert wird, nicht von ihren angrenzenden Zellen gestört wird. Entsprechend wird der angrenzende Kanal keine Erhöhung der Spannung am Schwebegate 70-2 beitragen. Daher wird ΔV₂ durch die Abwesenheit von angehobenen Kanälen gleich 0 V sein, und die korrespondierende vorbestimmte Versatzspannung ΔV₀₀ oder Bitleitungs-Vorspannungsspannung wird auch 0 V betragen.
• 8 zeigt ein bevorzugtes Erfassungsmodul, das die verschiedenen Aspekte der vorliegenden Erfindung implementiert. Das Erfassungsmodul 380 umfasst einen Bitleitungs-Trenntransistor 502, eine Bitleitungs-Pull-Down-Schaltung 520, eine Bitleitungs-Spannungsklemme 610, ein Auslesebus-Transfergate 530 und einen Leseverstärker 600.
• Im Allgemeinen wird parallel an einer Seite von Speicherzellen operiert. Daher befindet sich eine korrespondierende Zahl von Erfassungsmodulen parallel in Operation. In einer Ausführungsform stellt eine Seitensteuerung 540 zweckmäßigerweise Steuerungs- und Zeitsignale für die Erfassungsmodule bereit, die parallel betrieben werden.
• Das Erfassungsmodul 380 ist mit der Bitleitung 36 einer Speicherzelle 10 verbindbar, wenn der Bitleitungs-Trenntransistor 502 durch ein Signal BLS aktiviert wird. Das Erfassungsmodul 380 erfasst den Leitungsstrom der Speicherzelle 10 mittels des Leseverstärkers 600 und verriegelt das Leseergebnis als einen Digitalspannungspegel SEN2 an einem Erfassungsknoten 501 und gibt ihn an einen Auslesebus 532 aus.
• Der Leseverstärker 600 umfasst im Wesentlichen eine zweite Spannungsklemme 620, eine Vorladungsschaltung 640, eine Diskriminator- oder Vergleichsschaltung 650 und ein Latch 660. Die Diskriminatorschaltung 650 enthält einen dedizierten Kondensator 652.
• Ein Merkmal des Erfassungsmoduls 380 ist die Inkorporation einer Konstantspannungsversorgung zu der Bitleitung während der Erfassung. Diese wird vorzugsweise durch die Bitleitungs-Spannungsklemme 610 implementiert. Die Bitleitungs-Spannungsklemme 610 operiert wie eine Diodenklemme mit einem Transistor 612 in Reihe mit der Bitleitung 36. Ihr Gate ist auf eine Konstantspannung BLC gleich der gewünschten Bitleitungsspannung V_BL über ihrer Schwellenspannung V_T vorgespannt. Auf diese Weise isoliert sie die Bitleitung von dem Erfassungsknoten 501 und stellt einen konstanten Spannungspegel für die Bitleitung ein wie die gewünschten V_BL = 0,5 bis 0,7 Volt während der Programmverifikation oder dem Lesen. Im Allgemeinen wird der Bitleitungs-Spannungspegel auf einen solchen Pegel eingestellt, dass er ausreichend niedrig ist, um eine lange Vorladungszeit zu vermeiden, aber ausreichend hoch, um Eigenrauschen und andere Faktoren zu vermeiden.
• Der Leseverstärker 600 erfasst den Leitungsstrom durch den Erfassungsknoten 501 und bestimmt, ob der Leitungsstrom über oder unter einem vorbestimmten Wert ist. Der Leseverstärker gibt den erfassten Wert in einer digitalen Form als das Signal SEN2 am Erfassungsknoten 501 zum Auslesebus 532 aus.
• Das digitale Steuersignal INV, das im Wesentlichen ein invertierter Zustand des Signals SEN2 ist, wird außerdem ausgegeben, um die Pull-Down-Schaltung 520 zu steuern. Wenn der erfasste Leitungsstrom höher als der vorbestimmte Wert ist, wird INV gleich HIGH und SEN2 gleich LOW sein. Dieses Ergebnis wird durch die Pull-Down-Schaltung 520 verstärkt. Die Pull-Down-Schaltung 520 enthält einen n-Transistor 522, der durch das Steuersignal INV gesteuert wird, und einen anderen n-Transistor 550, der durch das Steuersignal GRS gesteuert wird. Das Signal GRS gestattet im Wesentlichen, dass die Bitleitung 36 gefloatet wird, wenn es auf LOW geht, unabhängig vom Zustand des Signals INV. Während der Programmierung geht das Signal GRS auf HIGH, um zu gestatten, dass die Bitleitung 36 auf Masse gezogen wird. Wenn es erforderlich wird, dass die Bitleitung gefloatet wird, geht das Signal GRS auf LOW.
• Die 14(H)–14(O) zeigen die Zeitsteuerung des in 8 dargestellten bevorzugten Erfassungsmoduls in Bezug auf die Merkmale der vorliegenden Erfindung. Eine ausführliche Beschreibung der Operation des bevorzugten Erfassungsmoduls in Bezug auf andere erfinderische Merkmale wurde in der gleichzeitig anhängigen US-Patentanmeldung desselben Inhabers mit der laufenden Nummer 10/254830 beschrieben und beansprucht, eingereicht am 24. September 2002 von Adrian-Raul Cernea und Yan Li. Die gesamte Offenbarung der Anmeldung, auf die verwiesen wurde, wird hiermit durch Verweis hierin inkorporiert.
• 9 zeigt eine Erfassungsmodul-Konfiguration, in der jedes Erfassungsmodul auch das Signal INV seiner Nachbarn erfasst. Die Bitleitung 36-0 wird von den Bitleitungen 36-1 bzw. 36-1' flankiert. Das Erfassungsmodul 380-0 ist an die Bitleitung 36-0 gekoppelt und die Erfassungsmodule 380-1 und 380-1' sind an die Bitleitungen 36-1 und 36-1' gekoppelt. Da jedes Erfassungsmodul die INV-Signale von seinen angrenzenden Nachbarn empfängt, empfängt das Erfassungsmodul 380-0 das INV-Signal vom Erfassungsmodul 380-1 bzw. 380-1' als die Eingangssignale INV_L und INV_R. Entsprechend wird das INV-Signal des Erfassungsmoduls 380-0 in die Erfassungsmodule 380-1 und 380-1' eingegeben.
• Wieder Bezug nehmend auf 8, wird die Bitleitungs-Vorspannung nach einer bevorzugten Ausführungsform von einem Bitleitungs-Spannungskompensator 560 zugeführt. Er erfasst den Modus von seinen linken und rechten Nachbarn in der Form der Signale INV_L bzw. INV_R und führt als Reaktion eine Vorspannungsspannung ΔV_BL gemäß der Vorspannungsspannung-Tabelle von 11 zu. Die Vorspannungsspannung wird einem Knoten 523 zugeführt, der schaltbar an die Bitleitung 36 gekoppelt ist. Während der Programmierung sind die Signale BLS und INV beide HIGH, während das Signal GRS gleich LOW ist. Diese ermöglichen den Zugriff der Bitleitung 36 auf den Bitleitungs-Spannungskompensator 560.
• 10 zeigt eine alternative Implementierung, bei der das Signal, das angibt, ob ein Nachbar im Programm- oder Programmsperrmodus ist, direkt vom Zustand der Bitleitung des Nachbarn abgeleitet wird. Dieses Konzept ist nützlich, wenn das Signal nicht auf einfache Weise von einem angrenzenden Erfassungsmodul verfügbar ist. Wie vorher beschrieben, wird, wenn eine NAND-Kette im Programmmodus ist, ihre Bitleitungsspannung um das Massepotenzial gehalten, und wenn sie im Programmsperrmodus ist, wird ihre Bitleitungsspannung bei V_DD gehalten.
• Ein Generator eines virtuellen INV-Signals 570 erfasst die Bitleitungsspannung und gibt ein virtuelles INV-Signal VINV aus, das logisch äquivalent zum INV-Signal ist, das von einem Erfassungsmodul erzeugt wird. Der Generator des virtuellen INV-Signals 570 umfasst einen p-Transistor 572 in Reihe mit einem n-Transistor 574 in einer Pull-Up/Down-Konfiguration für den Knoten, der das Signal VINV ausgibt. Der p-Transistor 572 wird von einer Spannung V_WKP an seinem Gate schwach hochgezogen. Die Spannung der Bitleitung 36' wird zum Gate des n-Transistors 574 eingegeben. Der Generator des virtuellen INV-Signals 570 verhält sich im Wesentlichen wie ein Dreizustands-Inverter, der ein VINV-Signal mit Potenzial HIGH ausgibt, wenn die Bitleitung 36-1 eine Spannung nahe an Masse hat (Programmmodus), und ein VINV-Signal mit Potenzial LOW ausgibt, wenn die Spannung bei V_DD liegt (Programmsperrmodus).
• In dem in 10 dargestellten Beispiel wird das VINV-Signal als das Signal VINV_L in das angrenzende Erfassungsmodul 380-0 eingegeben. Entsprechend werden Informationen über den Programm- oder Programmsperrmoduszustand unter Verwendung entweder des Signals INV oder VINV zu dem Erfassungsmodul 380-0, das an die NAND-Kette gekoppelt ist, kommuniziert. In dem Fall, dass beide der angrenzenden NAND-Ketten in einem Programmmodus sind, zieht das Erfassungsmodul 380-0 die Bitleitung mittels der Pull-Down-Schaltung 560 auf Masse herunter.
• 11 zeigt eine Vorspannungsspannungs-Tabelle, die die Versatzspannung auflistet, die an die Bitleitung einer Programmierungs-Ablageeinheit als eine Funktion der Programmsperrmodi ihrer linken und rechten Nachbarn angelegt wird. Die mittlere Spalte listet die Versatz- oder Vorspannungsspannung auf, die an die Bitleitung einer Ablageeinheit, die programmiert wird, als eine Funktion der Modi ihrer linken und rechten Nachbarn angelegt wird. Im Allgemeinen gilt, dass, je mehr ihrer Nachbarn sich im Programmsperrmodus befinden, desto mehr Bitleitungsvorspannung erforderlich ist, um die Störwirkung auszugleichen.
• 12 zeigt eine detailliertere schematische Darstellung des in 8 dargestellten Bitleitungs-Spannungskompensators nach einer bevorzugten Ausführungsform der Erfindung. Im Wesentlichen reagiert der Bitleitungs-Spannungskompensator 560 auf die Signale INV_L und INV_R an den Eingängen 561 bzw. 563 und gibt eine Vorspannungsspannung ΔV_BL am Ausgang 565 an den Knoten 523 des Erfassungsmoduls 380 aus (siehe 8). Zur Zuführung der in der Tabelle von 11 aufgeführten Vorspannungsspannung führen drei Spannungsquellen 562, 564, 566 ΔV₀₀ (z. B. 0 V), ΔV₁₀ (z. B. 0,15 V) bzw. ΔV₁₁ (z. B. 0,3 V) zu. Jede dieser Spannungsquellen wird selektiv am Ausgang 523 über ein Paar von logischen Schaltern, die durch den Zustand der Eingangssignale INV_L und INV_R gesteuert werden, verfügbar gemacht.
• 13 zeigt ein Ablaufdiagramm, das ein Verfahren zur Programmierung einer Seite von aneinander liegenden Speicherablageeinheiten nach einer bevorzugten Ausführungsform darstellt, während die Kopplungsfehler aufgrund von individuellen Transistoren unter ihnen, die programmgesperrt oder ausgeschlossen sind, minimiert werden.
• Programmierung aller Bits
• SCHRITT 400: Für eine Seite von aneinander liegenden Speicherablageeinheiten, wobei jede Einheit eine Ladungsablageeinheit zwischen einem Steuergate und einer Kanalregion hat, die durch eine Source und einen Drain definiert ist, Bereitstellen einer Bitleitung für jede Speicherablageeinheit der Seite, schaltbar gekoppelt an den Drain davon, und einer Wortleitung, gekoppelt an alle der Steuergates der Seite von Speicherablageeinheiten.
• Erfassen des Operationsmodus ihrer Nachbarn
• SCHRITT 410: Bestimmen für jede derjenigen Speicherablageeinheiten der Seite, die für Programmierung vorgesehen sind, ob ihre angrenzenden Speicherablageeinheiten in einem Programmsperrmodus sind oder nicht.
• Bitleitungs-Vorladung mit Versatz
• SCHRITT 420: Für diejenigen Speicherablageeinheiten der Seite, die für Programmsperrung vorgesehen sind, Anlegen einer ersten vorbestimmten Spannung an jede der Bitleitungen davon, um Programmierung zu sperren.
• SCHRITT 422: Anlegen einer zweiten vorbestimmten Spannung an jede Bitleitung von denjenigen Speicherablageeinheiten der Seite, die für Programmierung vorgesehen sind, um Programmierung zu ermöglichen, wobei die zweite vorbestimmte Spannung für die einzelnen Bitleitungen eine Funktion des Operationsmodus ihrer angrenzenden Speicherablageeinheiten ist, um eine Störung davon auszugleichen.
• Programmpulsierung, Verifikation und Sperrung
• SCHRITT 430: Anlegen eines Programmierungs-Spannungsimpulses an die Wortleitung, um die Speicherablageeinheiten der Seite parallel zu programmieren, wobei diejenigen Speicherablageeinheiten, die eine Bitleitung mit der ersten vorbestimmten Spannung haben, dadurch programmgesperrt sind, dass ihr gefloateter Kanal auf einen Programmsperre-Spannungszustand angehoben wird, und eine Störung, die aus dem Anheben resultiert, in einer angrenzenden Programmierungs-Speicherablageeinheit durch den Versatz von der zweiten vorbestimmten Spannung kompensiert wird.
• SCHRITT 440: Verifizieren, ob irgendeine der in der Programmierung befindlichen Speicherablageeinheiten zu ihrem Zielzustand programmiert wurde.
• SCHRITT 450: Kennzeichnen von irgendeinen Speicherablageeinheiten, für die verifiziert wurde, dass sie für Programmsperre vorgesehen sind, und von irgendeinen Speicherablageeinheiten, für die nicht verifiziert wurde, dass sie für Programmierung sind.
• SCHRITT 460: Wurden alle Speicherablageeinheiten der Seite verifiziert? Wenn nicht, zu SCHRITT 420 zurückkehren. Wenn ja, mit SCHRITT 480 fortfahren.
• SCHRITT 470: Ende.
• Die 14(A)–14(G) zeigen Zeitdiagramme, die das Spannungskompensationsschema während Programmoperationen nach einer ersten Ausführungsform der Erfindung darstellen.
• Die dargestellten Spannungen werden an verschiedene Wortleitungen und Bitleitungen der Speicheranordnung für NAND-Ketten, die programmiert werden oder programmgesperrt sind, angelegt (siehe auch 2 und 3). Die Programmoperation kann in eine Bitleitungs-Vorladungsphase, eine Programmierungsphase und eine Entladungsphase gruppiert werden.
• In der Bitleitungs-Vorladungsphase:
• (1) Der Source-Auswahltransistor wird durch SGS bei 0 V ausgeschaltet (14(A)), während der Drain-Auswahltransistor dadurch eingeschaltet wird, dass SGD auf V_SG hoch geht (14(B)), wodurch eine Bitleitung auf eine NAND-Kette zugreifen kann.
• (2) Der Bitleitungsspannung einer programmgesperrten NAND-Kette wird gestattet, auf eine vorbestimmte, durch V_DD gegebene Spannung zu steigen (14(F)). Wenn die Bitleitungsspannung der programmgesperrten NAND-Kette auf V_DD steigt, wird die programmgesperrte NAND-Kette floaten, wenn die Gate-Spannung SGD am Drain-Auswahltransistor auf V_DD fällt. Gleichzeitig wird die Bitleitungsspannung einer Programmierungs-NAND-Kette aktiv nach unten auf 0 V gezogen (14(G)).
• (3) Die Bitleitungsspannung der Programmierungs-NAND-Kette wird mit ΔV_BL mit Vorspannung versehen, die von dem Bitleitungs-Spannungskompensator 560 zugeführt wird (14(G)). Der Wert von ΔV_BL, der von dem Spannungskompensator 560 ausgegeben wird, ist davon abhängig, ob beide ihrer Nachbarn im Programmsperrmodus sind oder nicht.
• (4) Die Spannung der Drain-Wortleitung, die die Drain-Auswahltransistoren einer Reihe von NAND-Ketten verbindet, fällt auf V_DD. Dadurch werden nur diejenigen programmgesperrten NAND-Ketten gefloatet, deren Bitleitungsspannung mit V_DD vergleichbar ist, da ihre Drain-Auswahltransistoren ausgeschaltet sind (14(B) und 14(F)). Die Drain-Auswahltransistoren von NAND-Ketten, die einen Speichertransistor enthalten, der zu programmieren ist, werden relativ zur Bitleitungsspannung von nahe 0 V an ihrem Drain nicht ausgeschaltet.
• (5) Die Speichertransistoren in einer NAND-Kette, die nicht adressiert wird, haben ihre Steuergate-Spannung auf V_PASS eingestellt, um sie vollständig einzuschalten (14(C)). Da eine programmgesperrte NAND-Kette floatet, heben die hohen V_PASS und V_PGM, die an die nicht adressierten Speichertransistoren gelegt werden, die Spannungen an ihren Kanälen und Ladungsablageeinheiten an, wodurch Programmierung unterbunden wird. V_PASS wird normalerweise auf eine Zwischenspannung (z. B. ~10 V) relativ zu V_PGM (z. B. ~15–24 V) eingestellt. Für eine Kette, die programmgesperrt ist, trägt V_PASS bei zur Reduzierung der effektiven V_DS für die Zelle, die der höheren Spannung V_PGM ausgesetzt wird, wodurch zur Reduzierung von Leckage beigetragen wird. Für eine Kette, die programmiert wird, sollte V_PASS idealerweise auf Massepotenzial sein, obwohl eine Zwischenspannung V_PASS ein annehmbarer Kompromiss wäre.
• In der Programmierungsphase
• (6) Programmierungsspannung wird an das Steuergate eines Speichertransistors angelegt, der für Programmierung ausgewählt wurde (14(D)). Die programmgesperrten Ablageeinheiten (d. h. diejenigen mit angehobenen Kanälen und Ladungsablageeinheiten) werden nicht programmiert. Die in der Programmierung befindlichen Ablageeinheiten werden mit einer vorgespannten Bitleitungsspannung programmiert (14(G)), um eine etwaige Störung dadurch, dass einer oder beide ihrer Nachbarn in einem Programmsperrmodus sind, auszugleichen. In der Entladungsphase:
• (7) Die verschiedenen Steuerleitungen und Bitleitungen dürfen sich entladen.
• Grundsätzlich beruht die Störung einer Programmierungs-Ablageeinheit darauf, dass eine angrenzende Ladungseinheit einen gefloateten Kanal und eine gefloatete Ladungsablageeinheit hat, die kapazitiv durch eine hohe Steuergate-Spannung von einer Wortleitung angehoben sind. Dies erfolgt, wenn eine NAND-Kette in den Programmsperrmodus versetzt wird. Dies hat außerdem die unerwünschte Wirkung, die Spannung an einer Ladungsablageeinheit der zu programmierenden Speichertransistors zu stören (zu erhöhen). Durch die Erfassung, was ihre Nachbarn während der Programmierung einer Ablageeinheit tun, wird die Störung ihrer Nachbarn dementsprechend mit einer geeigneten Bitleitungs-Spannungsvorspannung kompensiert.

Claims (23)

1. Verfahren zum parallelen Programmieren einer Seite von Speicherablageeinheiten (50) aus einer Anordnung (300) davon in einem nichtflüchtigen Speicher, wobei die Speicherablageeinheiten eine gemeinsame Wortleitung (60, 64) haben, die ihre Steuergates miteinander verbindet, und wobei jede Einheit eine Ladungsablageeinheit zwischen einem Steuergate und einer Kanalregion, die durch eine Source und einen Drain definiert ist, und eine Bitleitung (36), die schaltbar an den Drain gekoppelt ist, hat, das Verfahren umfassend: (a) Bereitstellen (400) einer Bitleitung (36) für jede Speicherablageeinheit der Seite, die schaltbar an den Drain davon gekoppelt ist; (b) Bestimmen für jede der Speicherablageeinheiten der Seite, die zum Programmieren vorgesehen sind, ob ihre angrenzenden Speicherablageeinheiten nicht zu programmieren sind und sich daher in einem Programmsperrmodus befinden (410); und (c) für diejenigen Speicherablageeinheiten der Seite, die zur Programmsperre vorgesehen sind, Anlegen einer ersten vorbestimmten Spannung an jede der Bitleitungen davon, um Programmierung zu sperren (420); gekennzeichnet durch (d) Anlegen einer zweiten vorbestimmten Spannung an jede Bitleitung derjenigen Speicherablageeinheiten der Seite, die zur Programmierung vorgesehen sind, um Programmierung zu ermöglichen (422), wobei die zweite vorbestimmte Spannung für jede Bitleitung eine Funktion des Operationsmodus ihrer angrenzenden Speicherablageeinheiten ist, um eine etwaige Störung dorther auszugleichen, wobei der Operationsmodus entweder ein Programmsperr- oder ein Programmmodus ist; und durch (e) Anlegen eines Programmierungs-Spannungsimpulses an die Wortleitung (60, 64), um die Speicherablageeinheiten der Seite parallel zu programmieren (430), wobei diejenigen Speicherablageeinheiten, die eine Bitleitung mit der ersten vorbestimmten Spannung haben, dadurch programmgesperrt sind, dass ihr gefloateter Kanal auf einen Programmsperre-Spannungszustand angehoben wird, und eine Störung, die aus dem Anheben resultiert, in einer angrenzenden Programmierungs-Speicherablageeinheit durch den Versatz von der zweiten vorbestimmten Spannung kompensiert wird.
2. Verfahren nach Anspruch 1, die folgenden Schritte enthaltend: (f) Verifizieren (440), ob irgendeine der in der Programmierung befindlichen Speicherablageeinheiten zu ihrem Zielzustand programmiert wurde; (g) Kennzeichnen (450) von irgendeinen Speicherablageeinheiten, für die verifiziert wurde, dass sie für Programmsperre vorgesehen sind, und von irgendeinen Speicherablageeinheiten, für die nicht verifiziert wurde, dass sie für Programmierung sind; und (h) Wiederholen von (c) bis (g), bis die ganze Seite von Speicherablageeinheiten verifiziert wurde.
3. Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Operationsmodus von mindestens einer der angrenzenden Speicherablageeinheiten von einem daran gekoppelten Erfassungsmodul (380) ableitbar ist.
4. Verfahren nach Anspruch 1 oder Anspruch 2, wobei der Operationsmodus von mindestens einer der angrenzenden Speicherablageeinheiten von einer Spannung der daran gekoppelten Bitleitung ableitbar ist.
5. Verfahren nach einem der vorstehenden Ansprüche, wobei die Seite von Speicherablageeinheiten eine zusammenhängende Reihe der Anordnung bildet.
6. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Seite von Speicherablageeinheiten ein zusammenhängendes Segment einer Reihe der Anordnung bildet.
7. Verfahren nach einem der Ansprüche 1 bis 4, wobei der Speicher als eine Anordnung (100) von NAND-Ketten von Speicherablageeinheiten aufgebaut ist, wobei jede Kette (50) eine Vielzahl von in Reihe verbundenen Speicherablageeinheiten aufweist und die Seite von Speicherablageeinheiten aus einer Speicherablageeinheit aus jeder NAND-Kette aus einer Seite davon zusammengesetzt ist.
8. Verfahren nach einem der vorstehenden Ansprüche, wobei jede Speicherablageeinheit ein Bit von Informationen speichert.
9. Verfahren nach einem der Ansprüche 1 bis 7, wobei jede Speicherablageeinheit mehr als ein Bit von Informationen speichert.
10. Verfahren nach einem der vorstehenden Ansprüche, wobei die Ladungsablageeinheit ein Schwebegate ist.
11. Verfahren nach einem der Ansprüche 1 bis 9, wobei die Ladungsablageeinheit eine dielektrische Schicht ist.
12. Verfahren nach einem der vorstehenden Ansprüche, wobei der nichtflüchtige Speicher in der Form einer Speicherkarte ist.
13. Nichtflüchtiger Speicher, umfassend eine Anordnung (300) von Speicherablageeinheiten (50), die in Reihen und Spalten angeordnet sind, wobei jede Einheit eine Ladungsablageeinheit, ein Steuergate und eine Kanalregion, die durch eine Source und einen Drain definiert ist, hat; eine Wortleitung (60, 64), die die Steuergates einer Seite von Speicherablageeinheiten miteinander verbindet; und eine Bitleitung (36) für jede Speicherablageeinheit der Seite, wobei die Bitleitung schaltbar an den Drain davon gekoppelt ist, dadurch gekennzeichnet, dass eine Vorladungsschaltung (640, 560) an die Bitleitung gekoppelt ist zur Zuführung einer vorbestimmten Programmsperrspannung zu der Bitleitung, wenn die assoziierte Speicherablageeinheit nicht zu programmieren ist und daher für Programmsperre vorgesehen ist, und zur Zuführung einer vorbestimmten Programmfreigabespannung zu der Bitleitung, wenn die assoziierte Speicherablageeinheit für Programmierung vorgesehen ist, wobei die vorbestimmte Programmfreigabespannung einen vorbestimmten Versatz hat, der eine Funktion davon ist, ob keine, eine oder beide der angrenzenden Speicherablageeinheiten der Seite in einem Programmsperrmodus sind.
14. Nichtflüchtiger Speicher nach Anspruch 13, individuelle Erfassungsmodule (380) enthaltend, die mit den angrenzenden Speicherablageeinheiten assoziiert sind, und wobei ein Signal von jedem individuellen Erfassungsmodul angibt, ob der assoziierte angrenzende Speicher in einem Programmsperrmodus ist.
15. Nichtflüchtiger Speicher nach Anspruch 13, individuelle Bitleitungs-Spannungsdetektoren (570) enthaltend, die mit den angrenzenden Speicherablageeinheiten assoziiert sind, und wobei ein Signal von jedem individuellen Bitleitungs-Spannungsdetektor angibt, ob der assoziierte angrenzende Speicher in einem Programmsperrmodus ist.
16. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 15, wobei die Seite von Speicherablageeinheiten eine Reihe der Anordnung bildet.
17. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 15, wobei die Seite von Speicherablageeinheiten ein Segment einer Reihe der Anordnung bildet.
18. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 15, aufgebaut als eine Anordnung (100) von NAND-Ketten von Speicherablageeinheiten, wobei jede Kette (50) eine Vielzahl von in Reihe verbundenen Speicherablageeinheiten aufweist und wobei die Seite von Speicherablageeinheiten aus einer Speicherablageeinheit aus jeder NAND-Kette aus einer Seite davon zusammengesetzt ist.
19. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 18, wobei jede Speicherablageeinheit ein Bit von Informationen speichert.
20. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 18, wobei jede Speicherablageeinheit mehr als ein Bit von Informationen speichert.
21. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 20, wobei die Ladungsablageeinheit ein Schwebegate ist.
22. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 20, wobei die Ladungsablageeinheit eine dielektrische Schicht ist.
23. Nichtflüchtiger Speicher nach einem der Ansprüche 13 bis 22 in der Form einer Karte.