KR960000619B1 - 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로 - Google Patents

Abstract

내용 없음.

Description

일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로

제1도는 본 발명의 1실시예로서의 플래쉬(flash)형 메모리의 전체구성도.

제2도는 제1도에서의 S/A회로의 1구성예를 나타내는 회로도.

제3도는 제2도의 S/A회로의 특성을 나타내는 그래프.

제4도는 제1도에서의 검증(verify)용 전류회로의 구성도.

제5도는 제1도에서의 S/A(감지증폭)회로의 다른 구성예를 나타내는 회로도.

제6도는 이상적인 감지 특성을 나타내는 그래프.

제7도는 제6도의 특성을 실현하기 위한 S/A회로의 구성예를 나타내는 회로도.

제8도는 플래쉬형 메모리의 동작을 설명하기 위한 셀의 구조를 모식적으로 나타낸 도.

제9도는 종래형의 일예로서의 S/A회로의 구성을 나타내는 회로도.

제10도는 셀·트랜지스터에서의 제어·게이트와 플로팅·게이트간의 용량과, 플로팅·게이트와 기판간의 용량과의 관계를 나타내는 도.

제11도는 써넣기 특성이 나쁜 셀·트랜지스터에 대한 써넣기 회수와, 이 셀·트랜지스터에 흐르는 전류와의 관계의 일예를 나타내는 도.

제12도는 본 발명에 관계되는 제2의 태양에 관한 제1구체예의 요부를 나타내는 회로도.

제13도는 제12도에 나타내는 구체예의 동작을 설명하기 위한 파형도.

제14-제15도는 제12도에 나타내는 구체예의 동작을 설명하기 위한 파형도.

제20도는 본 발명에 나타내는 제2의 태양에 관한 제2구체예의 요부를 나타내는 회로도.

제21-제27도는 제20도에 나타내는 구체예의 동작을 설명하기 위한 파형도.

제28(a)와 (b)도는 본 발명에 관계되는 제2의 태양에서의 동작순서를 설명하는 흐름도.

제29(a)와 (b)도는 본 발명에 관계되는 제2의 태양에서 사용되는 타이밍신호 발생회로의 일예를 나타내는 도.

제30도의 종래의 EPROM에서의 감지증폭기의 구성예의 요부를 나타내는 회로도.

제31도는 본 발명에 관계되는 제3의 태양에서의 감지증폭기의 원리설명도.

제32도는 본 발명에 관계되는 제3의 태양에서의 다른 구성을 가지는 감지증폭기의 원리설명도.

제33도는 본 발명에 관계되는 제3의 태양에서의 제1의 구체예의 요부를 나타내는 회로도.

제34도는 본 발명에 관계되는 제3의 태양에서의 제2의 구체예의 요부를 나타내는 회로도.

제35도는 본 발명에 관계되는 제3의 태양에서의 제3의 구체예의 요부를 나타내는 회로도.

제36도는 본 발명에 관계되는 제3의 태양에서의 제4의 구체예의 요부를 나타내는 회로도.

제37도는 본 발명에 관계되는 제3의 태양에서의 제5의 구체예의 요부를 나타내는 회로도.

제38도는 제37도에서 사용되는 감지증폭기의 동작을 제30도에 나타내는 감지증폭기의 동작과 비교하여 나타내는 파형도.

제39도는 본 발명에 관계되는 제3의 태양에서의 제3의 구체예의 요부를 나타내는 회로도.

제40도는 종래형의 반도체장치에서의 전압강압회로의 일예를 나타내는 회로도.

제41도는 제40도의 회로의 동작특성도.

제42도는 종래형의 반도체 장치에서의 어드레스 입력회로의 일예를 나타내는 회로도.

제43도는 종래형의 반도체 장치에서의 데이타 출력회로의 일예를 나타내는 회로도.

제44도는 종래형의 반도체 장치에서의 데이타 출력회로의 다른예를 나타내는 회로도.

제45도는 본 발명에 관계되는 제4의 태양에 사용되는 반도체 장치에서의 전압강압회로의 일예를 나타내는 회로도.

제46도는 제45도의 반도체 장치에서의 전압강압회로의 다른 예를 나타내는 회로도.

제47도는 제45도 또는 제46도의 회로가 적용되는 반도체 장치의 입력단 회로의 일구성예를 나타내는 회로도.

제48도는 제45도 또는 제46도의 회로가 적용되는 반도체 장치의 출력단회로의 일구성예를 나타내는 회로도.

제49도는 제46도의 회로가 적용되는 반도체 기억장치의 구성을 계략적으로 나타내는 블럭도.

제50도는 제49도의 강압회로에 불휘발성 메모리 셀 써넣기/소거 회로의 일구성예를 나타내는 회로도.

제51도는 본 발명의 제5의 태양에 관계되는 제1구체예에서 사용되는 불휘발성 반도체 기억장치의 전원전압 절환부의 회로도.

제52도는 본 발명의 제5의 태양에 관계되는 제2구체예에서 사용되는 불휘발성 반도체 기억장치의 전원전압 절환부의 회로도로서, 제52(1)도는 회로도. 제52(2)도는 검증 전압발생회로의 회로도, 제52(3)도는 신호 ψ1과 ψ2의 전압파형도.

제53도는 본 발명의 제5의 태양에 관계되는 제3구체예에서 사용되는 불휘발성 반도체 기억장치의 전원전압 절환부의 회로도.

제54도는 본 발명의 제5의 태양에 관계되는 제4구체예에서 사용되는 불휘발성 반도체 기억장치의 감지증폭기의 회로도.

제55도는 메모리 셀의 특성도.

제56도는 EPROM의 블럭도.

제57도는 종래의 디코더의 회로도.

제58도는 소거시간과 메모리 셀 트랜지스터의 한계치의 관계를 나타내는 도.

제59도는 종래의 플래쉬 메모리로 행하여지는 소거의 순서를 타나내는 흐름도.

제60도는 본 발명의 본 발명의 제6의 태양에 관계되는 제1의 구체예의 요부를 나타내는 회로도.

제61도는 본 발명의 제6의 태양에서의 소거시간과 메모리 셀 트랜지스터의 한계치의 관계를 나타내는 도.

제62도는 본 발명의 제6의 태양에서의 제1의 구체예에서 행해지는 소거의 순서를 나타내는 흐름도.

제63도는 본 발명의 제6의 태양에서의 제2의 구체예의 요부를 나타내는 회로도.

제64도는 본 발명의 제6의 태양에서의 제2의 구체예에서 행해지는 소거의 순서를 나타내는 흐름도.

제65도는 본 발명의 제7의 태양에서의 반도체 기억장치에 사용되는 전원전압 발생회로의 일구체예의 구성을 나타내는 블럭도.

제66도는 본 발명의 제7의 태양에서의 반도체 기억장치에 사용되는 전원전압 발생회로의 일구체예의 상세한 구성을 나타내는 블럭도.

제67도는 제66도의 전원전압발생회로에서의 타이밍챠트도.

제68도는 본 발명의 제7의 태양에서의 반도체 기억장치에 사용되는 전원전압 발생회로의 다른 구체예의 상세한 구성을 표시하는 블럭도.

제69도는 제68도의 전원전압 발생회로에서의 타이밍 챠트도.

제70도는 본 발명의 제7의 태양에서의 반도체 기억장치에 사용되는 전원전압 발생회로의 다른 구체예의 상세한 구성을 나타내는 블럭도.

제71도는 제70도의 전원전압 발생회로에서의 타이밍 챠트도.

제72도는 본 발명의 제7의 태양에서의 반도체 기억장치에 사용되는 전원전압 발생회로의 다른 구체예의 상세한 구성을 나타내는 블럭도.

제73도는 본 발명의 제7의 태양에서의 전원전압 발생회로를 사용한 반도체 기억장치의 구성의 개략을 나타내는 블럭도.

제74도는 종래에서의 반도체 기억장치의 구성의 예를 나타내는 블럭도.

제75도는 본 발명의 제7의 태양에서의 상기 구체예에 관계되는 전원전압 발생회로를 사용한 반도체 기억장치의 상세한 구성의 개략을 나타내는 블럭도.

제76도는 종래에서의 충전회로 구성의 일예를 나타내는 도.

제77도는 종래에서의 충전회로의 구성의 다른 예를 나타내는 도.

제78도는 종래에서의 충전회로의 구성의 예를 나타내는 도.

제79도는 종래에서의 충전회로의 구성의 다른 예를 나타내는 도.

제80도는 본 발명에서의 충전회로로서 작동하는 기준전압 발생수단의 구성의 일예를 표시하는 블럭도.

제81도는 본 발명에서의 충전회로로서 작동하는 기준전압 발생수단의 구성의 다른 예를 나타내는 블럭도.

제82도는 종래에서의 반도체 기억장치의 구성예를 설명하는 설명하는 블럭도.

제83도는 종래에서의 반도체 기억장치를 사용한 경우의 타이밍챠트도.

제84도는 본 발명이 제8의 태양에서의 반도체 기억장치의 일구체예의 구성을 나타내는 블록도.

제85도는 본 발명의 제8의 태양에서의 반도체 기억장치를 사용한 경우의 타이밍챠트도.

제86도는 본 발명의 제8의 태양에서의 반도체 기억장치의 조작순서를 설명하는 블럭도.

제87도-제92도는 본 발명의 제8의 태양에서의 반도체 기억장치의 조작순서를 각각 설명하는 블럭도.

본 발명은, 불휘발성 반도체 기억장치에 관한 것이고, 특히, 불휘발성 기억회로를 가지는 EPROM, EEPROM에 관한 것이며, 더 특히로는, 일괄소거형이 불휘발성 반도체 기억장치(이하, 플래쉬형 메모리라고 칭함)의 회로 구성에 관한 것이다.

더 상세히는, 불휘발성 반도체 기억장치에 있어서의 감지증폭(S/A)회로, 전원 전압의 공급, 써넣기 조작의 신뢰성 향상, 및 고속독출 등에 관한 회로구성에 관한 것이다.

제8도에서는 플래쉬형 메모리로 사용되는 셀의 구조가 모식적으로 표시된다.

도면중, V_G는 게이트 단자, V_D는 드레인 단자, V_G는 소스단자, 27은 게이트 단자 V_G에 접속된 제어게이트 CG, 25는 제어게이트 CG의 전위에 의해 제어되는 플로팅게이트 FG를 표시한다.

또, 22는 반도체 기판으로 예를들면 P형의 도전성을 가지는 반도체 기판이고, 이 반도체 기판 22에 N형의 도전성을 가지는 반도체로서 되는 웰부 23,24가 설치되고, 이 웰부 23은 드레인, 또 이 웰부 24는 소스를 형성하고 있다. 더욱이, 26과 28은 절연막이다.

셀에서 데이타를 독출하는 경우에는, 소스단자 V_S에 OV, 게이트 단자 V_G에 5V의 독출용전압(통상의 전원전압 V_CC), 드레인단자 V_D에 약 1V의 전압을 각각 인가하고, 셀이 전류를 흘리는가의 여부에 따라 독출데이타 "1" 또는 "0"을 판정한다. 한편, 셀에 데이타를 써넣는 경우에는, 소스단자 V_S에 OV, 게이트 단자 V_G에 약 12V의 써넣기/소거용 전압 V_PP, 드레인단자 V_D에 써넣기용 드레인 전압 V_W(V_PP보다 저전압)을 각각 인가하고, 그것에 의해 드레인영역에서 플로팅게이트 FG에 전자를 주입한다(써넣기 동작), 또 데이타를 소거하는 경우에는, 드레인 단자 V_D에 오픈상태로 하고, 게이트 단자 V_G에 OV, 소스단자 V_S에 써넣기/소거용 전압 V_PP를 각각 인가하고, 그에 의해 플로팅게이트 FG로부터 소스영역에 전자를 빼낸다(소거동작).

여기에서, 데이타 써넣기시에는 메모리 셀에 충분히 써넣기가 행해지고 있는지의 여부를 체크(기록검증)할 필요가 있고, 마찬가지로, 데이타소거시에는 메모리 셀로부터의 소거가 충분히 행해지고 있는지의 여부를 체크(소거검증)할 필요가 있다.

이들 기록검증과 소거검증은 독출용 전압 즉, 통상의 전원전압 V_CC(5V±0.5V)의 전위 변동폭에 대하여 각각, 써넣기의 정도와 소거의 정도가 충분히 여부(마진)가 있는지의 여부를 확인하기 위하여 행하여 진다. 일반적으로, V_CC의 전압변위에 대하여, 0.5V-0.1V 정도의 동작마진이 있는 것을 확인하기 위하여 행하여진다. 이 경우, 동작마진을 포함한 각 검증용 전압은, 기록검증에서는 6V-6.5V, 소거검증에서는 3.5V-4V로 된다.

기록검증과 소거검증은 각각 확보할 동작마진을 포함한 검증전압을 워드선(예를들면 제1도에 표시하는 플래쉬형 메모리의 각 워드선 WL₁-WL_m)에 인가하고, S/A회로의 전원전압으로서 V_CC의 전압을 인가했을때와 검증전압을 인가한때에 그 S/A회로의 감도가 같도록 하면, 용이하게 달성되는 것이 예상된다.

제9도에는 EPROM 등의 불휘발성 반도체 기억장치로 사용되고 있는 일반적인 S/A회로의 구성이 표시된다.

이도면에 있어서, V_CC는 전원 전압 5V의 라인, V_SS는 전원전압 OV의 라인을 나타낸다. 전원라인 V_CC와 V_SS의 사이에는 p채널트랜지스터 11과 n채널 트랜지스터 12가 직렬로 접속되고, 트랜지스터 11의 게이트는 전원라인 V_SS에 접속되고, 트랜지스터 12의 게이트는 데이타선(결국 비트선)에 접속되어 있다. 또, 전원라인 V_CC와 데이타선이 사이에는 n채널 트랜지스터 13이 접속되고, 그 트랜지스터의 게이트는 트랜지스터11, 12의 각 드레인에 접속되어 있다. 마찬가지로, 전원라인 Vcc와 데이타선의 사이에는 P채널 트랜지스터 14와 n채널 트랜지스터 15가 직렬로 접속되고, 트랜지스터 14의 게이트는 전원라인 V_SS에 접속되고, 트랜지스터 15의 게이트는 트랜지스터 11,12의 각 드레인에 접속되어 있다. S/A회로의 출력(데이타 출력)은 트랜지스터 14,15의 각 드레인으로부터 인출된다.

이 구성에 있어서는, 메모리 셀에서 독출한 데이타가 [1]일 때, 즉 데이타선의 레벨이 "H"레벨일 때, 트랜지스터 12가 온(ON)하여 그에의해 그 드레인전위가 "L"레벨에 저하하므로, 트랜지스터 15는 차단한다. 따라서, 전원라인 V_CC에서 트랜지스터 14를 거쳐서 "H"레벨의 전압이 출력된다(데이타 출력). 결국, 독출데이타와 같은 레벨의 데이타가 감지된 것으로 된다. 역으로, 메모리 셀에서 독출된 데이타가 [0]의 경우에는, 트랜지스터 12는 차단하여, 그에 의해 전원라인 V_CC에서 트랜지스터 11을 거쳐서 "H"레벨의 전압이 트랜지스터 15의 게이트에 공급되고, 그 트랜지스터 15는 온한다. 이에 의해 데이타 출력선의 레벨이 "L"레벨에 저하한다(독출데이타와 같은 "L"레벨의 데이타).

이와 같이, 트랜지스터 15는 비트선의 레벨을 데이타 출력선에 전달하는 기능(비트선 레벨조절)을 가지고 있으며, 트랜지스터 14는 트랜지스터 15의 온.오프에 의해 메모리 셀의 데이타를 판별하는 기능을 가지고 있다.

상술한 종래의 S/A회로의 구성에서는, 전원전압으로서 V_CC전원을 사용하고 있기 때문에, 그 감도는 당해 V_CC의 전압에 의존하여, 검증검사 본래의 목적을 달성할 수 없다는 문제가 있다.

한편, V_CC전원을 검증용 전압으로 치환하면, 소기의 목적은 달성되지만, S/A회로의 소비전력은 모두 검증용 전압으로 공급하지 않으면 아니된다. 그 검증용 전압을 공급하는 전원회로의 규모가 증대하게 되어, 불리하다.

더욱이, 종래의 불휘발성 반도체 기억장치에 있어서, 셀·트랜지스터에 대해서 감지증폭기의 불감대의 범위의 전류를 흘리는 써넣기를 행한 경우, 독출시, 감지증폭기가 발진해버려서, 정확한 데이타를 독출할 수 없음에도 불구하고, 써넣기 검증시, 이를 검증할 수 없다는 문제점이 있고, 따라서 써넣기 데이타의 신뢰성을 결하는 결점이 있었다.

더욱이, 근년에 있어서는, 연산속도의 고속화가 지향되고 있느냐, 종래의 불휘발성 반도체 기억장치에 있어서는, 그 회로구성과 소프트웨어의 면에서 데이타의 써넣기, 독출 또는 소거의 고속화 하고자하여도 한도가 있어, 그 고속화가 요망되고 있다.

본 발명에 있어서는, 관계되는 갖가지의 문제를 총합적으로 해결하고, 이용가치의 높은 불휘발성 반도체 기억장치를 제공하고자 하는 것으로서, 본 발명에 관계되는 제1의 태양에서는, 그러한 종래기술에 있어서의 과제에 비추어 장착된 것으로, 통상의 전원전압을 사용하여도 기록검증시와 소거검증시의 어느 경우에도 적합화된 감도를 감도를 S/A회로에 갖게 하여, 나아가서는 충분한 검증검사를 가능케하는 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 하고 있다.

본 발명에 있어서의 제2의 태양에 있어서는, 셀·트랜지스터에 대하여 써넣기를 행하는 경우, 셀·트랜지스터에 대한 써넣기가 독출시에 있어서 감지증폭기가 발진을 일으키지 않을 정도로 충분한지 아닌지를 검증하고, 독출시에 있어서 감지증폭기가 발진을 일으키지 않을 정도로 충분한 써넣기를 행할 수 있도록 불휘발성 반도체 기억장치를 제공하는 것이다.

더욱이, 본 발명에 관계되는 제3의 태양에 있어서는, 전류 검출용의 감지증폭기를 탐재하여 되는 불휘발성 반도체 기억장치로서 독출시, 메모리·셀·트랜지스터에 전류가 흐르는 경우의 검출시간을 단축하고, 독출의 고속화를 도모할 수 있도록한 불휘발성 반도체 기억장치를 제공하는 것이다.

또, 본 발명에 관계되는 제4의 태양에 있어서는, 관계되는 불휘발성 반도체 기억장치 등에 주로 사용되는 내부전원전압 발생회로에서의 종래의 문제점을 해결하여, 전류소비를 적게함과 함께 외부로부터의 전원전압을 안정하게 강압하여 공급할 수 있는 내부 전원전압 발생회로를 제공하는 것이다.

더욱이, 본 발명에서는 제5의 태양에 있어서는 독출전압을 저전압으로 이행(移行)하여 저소비전력화를 도모할 불휘발성 반도체 기억장치에 있어서, 전원전압을 내부강압한 전압으로 동작시킬 경우에도, 검증을 양호하게 할 수 있고, 또한 안정된 디바이스 동작을 보증하는 불휘발성 반도체 기억장치를 제공하는 것이다. 한편, 종래에 있어서의 불휘발성 반도체 기억장치에 있어서는, 메모리 트랜지스터의 소거 특성에 편차가 있고, 그 메로리에 있어서의 써넣기 정보의 소거를 확실히 하기 위하여, 시간이 걸렸던 것과 동시에 과잉소거를 초래할 위험도 있었으므로, 본 발명에 있어서의 제6의 태양으로서는, 그러한 점에 비추어, 소거 검증시간을 단축하고, 소거에 요하는 시간의 단축화를 도모할 수 있음과 함께, 과소거의 메모리셀 트랜지스터가 발생하는 일이 없는 소거를 할 수 있도록 한 것을 포함하는 불휘발성 반도체 기억장치를 제공하는 것이다.

또, 종래에 있어서는, 플리쉬메모리 등의 불휘발성 반도체 기억장치에 있어서의 독출모드의 실행에 있어서, 판독모드에 대한 써넣기 데이타의 판정이나 소거 데이타의 판정에 잘못이 생겨, 써넣기 불량, 소거불량등이 일어나기 쉽다는 문제가 발생하고 있었으므로, 본 발명에 관계되는 제7의 태양에 있어서는, 상기한 종래기술에 결점을 개량하고, 동일의 전원전압에서, 복수종의 다른 전원전압을 용이하게 발생시키는 것이 가능한, 전원전압 발생기능을 가지는 플래쉬 메모리 등의 반도체 기억장치에 사용되는 전원회로를 제공하는 것이다.

더욱이, 종래에 있어서의 불휘발성 반도체 기억장치에 있어서, 내장하고 있는 1비트당의 감지증폭기의 갯수보다도 많은 연속어드레스를 어드레스하는 경우에 도중에서 감지증폭 동작을 위한 대기시간이 존재하므로, 데이타의 출력을 균등한 시간간격으로, 또한 고속으로 읽어내는 것이 불가능하다고 하는 문제도 있었으므로, 본 발명에 관계되는 제8의 태양에서의 구체예에 있어서는, 상기한 종래기술의 결점을 개량하고, 메모리 셀 수단에 기억되어 있는 복수의 데이타 정보를 고속으로 읽어낼 수 있는 불휘발성 반도체 기억장치를 제공하는 것이고, 특히 연속한 어드레스를 고속으로 또한 등간격으로 읽어낼 수 있는 불휘발성 반도체 기억장치를 제공하는 것이다.

본 발명은 상기한 목적을 달성하기 위하여, 이하에 기재된 바와 같은 기본적 기술구성을 채용하는 것이다.

즉, 먼저 본 발명에 관계되는 제1의 태양에 의하면, 복수의 워드선(WL₁-WL_m)과 복수의 비트선(BL₁₁-BL_1k,…BL_n1-BL_nk)의 교차부에 바꾸어 쓰기가 가능한 불휘발성 메모리 셀(Mij)이 배설(配設)하여서 되는 셀 매트릭스회로(1), 로우디코더 회로(3), 칼럼디코더 회로(5), 그 셀 매트릭스 회로(1)의 각 비트선(BL₁₁-BL_1k,…BL_n1-BL_nk)의 각각에 접속된 감지증폭회로(7₁-7_n), 적어도 일부의 외부전원에 접속되고, 그 외부전원전압에서 복수중의 내부전원전압을 발생시키는 내부전원전압 발생회로, 그 내부전원전압 발생회로에서 출력되는 복수의 전압에 응답하여 상기 각 회로가 소정의 동작을 하도록 구성된 반도체 기억장치로서, 그 내부전원전압 발생회로에서 발생되는 그 복수종의 내부전원전압은, 통상의 전원전압과 특정의 검증용 전원전압의 적어도 한쪽을 포함하고 있는 불휘발성 반도체 기억장치, 또는 그 내부 전원전압발생회로를 사용하지 않고, 외부전원에 통상의 전원전압과 그 즉성의 검증용 전원전압과를 발생시키도록 구성시켜서, 소정의 선택신호에 의해, 그 통상의 전원전압과 그 특정의 검증용 전원전압의 어느 하나를 임의로 선택될 수 있도록 구성된 불휘발성 반도체 기억장치가 제공되는 것이다.

또, 본 발명에서의 제2의 태양에 있어서는, 복수의 워드선(WL₁-WL_m)과 복수의 비트선(BL₁₁-BL_1k)의 교차부에 바꿔쓰기 가능한 불휘발성 메모리 셀 트랜지스터(Mij)가 배설되어서 이루어진 셀 매트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 그 셀 매트릭스 회로(1)의 각 비트선(BL₁₁-BL_1k,… … BL_nk)의 각각에 접속된 감지증폭회로(7₁-7_n)을 포함하는 불휘발성 반도체 기억장치에 있어서, 이 반도체 기억장치는, 더욱이, 소정의 써넣기 수단과 그 메모리 셀 트랜지스터에 소정의 정보가 적정하게 기억되었는지, 또는 적정하게 소거되었는지의 여부를 판단하는 검증수단이 설치되어 있고, 그 검증수단에 감지증폭기의 출력전압을 검출하는 수단, 이 출력전압을 소정의 기준전압치와 비교하는 비교수단, 이 비교결과를 기억하는 기억수단을 설치하고, 또한, 소정의 써넣기 조작후에, 그 검증 조작을 실행한 결과, 기억수단에서 출력되는 정보가 그 비교수단의 출력결과에 의하여 그 메모리 셀 트랜지스터의 정보의 써넣기가 불충분하다는 것을 나타내고 있는 경우에는, 그 써넣기 조작을 반복시키는 수단이 설치되어 있는 불휘발성 반도체 기억장치를 제공하는 것이다.

더우기, 본 발명에 관계되는 제3의 태양에 있어서는 상기한 불휘발성 반도체 기억장치에 있어서, 그 감지증폭 회로는, 고전위전원과 그 메모리 셀 트랜지스터에 접속하는 비트선의 1개의 단자사이에, 부하수단과 전류검출용의 제1의 트랜지스터를 직렬로 배치함과 함께, 그 부하수단과 그 제1의 트랜지스터와의 접속노드부에 출력부를 설치함과 함께, 그 제1의 게이트부를 그 비트선의 단자와의 사이에 인버터를 배치하고, 더욱이 그 비트선의 단자와 저전위전원의 사이에 전류증폭용의 제2의 트랜지스터를 설치하고, 또한 제2의 트랜지스터 게이트부를 그 인버터의 출력부에 접속시킨 불휘발성 반도체 기억장치가 제공되는 것이다.

또, 본 발명에 관계되는 제4의 태양에 있어서는, 상기한 불휘발성 반도체 기억장치에 있어서, 그 내부전원 전압 발생회로에는 외부로부터의 전원전압(V_CC)을 소정의 내부전압(V_C1)에 강압하는 전압강압수단을 구비하고, 그 전압 강압수단은, 상기 외부전원전압의 라인과 상기 내부전압의 발생 노드(N)와의 사이에 접속된 트랜지스터(Q)를 가지고, 또한 트랜지스터의 게이트에 소정레벨의 기준전압을 인가하여 상기 내부전압발생 노드에서 상기 강압된 내부전압을 인출하는 반도체 기억장치의 내부전원 전압 발생회로가 제공된다.

또, 본 발명에 관계되는 제5의 태양에 있어서는, 상기 제4의 태양에서의 외부전압강압수단은, 더욱이 독출용 외부전원 전압(V_CC)과 써넣기용 외부전원전압(V_PP)을 수신하도록 구성되고, 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 상기 독출용 외부 전원전압(V_CC)을 일정치에 강압하여 동작시키는 수단과, 써넣기 후의 검증용 워드선 전위를, 상기 써넣기용 외부전원전압(V_PP)을 강압하는 것으로서 생성하는 수단을 구비하는 불휘발성 반도체 기억장치가 제공된다.

또, 본 발명에 관계되는 제6의 태양에 있어서는, 상기한 불휘발성 반도체 기억장치에 있어서, 그 셀매트릭스 회로를 구성하는 모두의 메모리 셀 트랜지스터를 도통상태로 한채 서로 병렬로 접속시켜서, 그 전 메모리셀 트랜지스터를 흐르는 전류에 응답하여 발생하는 전압을 검출하는 전압검출수단, 기준전압발생수단과, 그 전압검출수단에서의 전압출력과 그 기준전압발생수단이 출력하는 기준전압과를 비교하는 비교수단으로서 구성되는 전압판정수단을 그 셀매트릭스회로에 접속하여 설치된 불휘발성 반도체 기억장치가 제공된다.

한편, 본 발명에 제7의 태양에 있어서는, 상기한 불휘발성 반도체 기억장치에 있어서, 그 기억장치는 복수중의 독출모드를 가짐과 함께, 그 각 모드에 대하여 다른 전원전압을 필요로 하는 반도체 장치로서, 전원전압 입력부, 기준전원발생수단, 용량소자를 포함한 승압수단, 그 용량소자를 충전하는 충전수단, 그 용량소자의 충전수단에는, 그 각 독출모드를 필요로 하는, 각각 서로 다른 전압에 응답하여 그 용량소자의 충전량을 복수중에 변화시키는 충전량 변경수단이 설치되어 있는 불휘발성 반도체 기억장치가 제공된다.

더우기, 본 발명에 관계되는 제8의 태양에 있어서는, 적어도, 어드레스 버퍼수단, 메모리 셀 수단, 워드선 선택수단, 비트선 선택수단, 출력버퍼, 그 어드레스 버퍼수단에 접속되고, 복수개의 데이타정보를 1그룹으로 하여 그 그룹마다 하나의 어드레스를 부호하는 제1의 어드레스 발생수단, 그 개개의 데이타 정보의 각각에 하나의 어드레스를 부호하는 제2의 어드레스 발생수단을 포함하고 있는 반도체 기억장치에 있어서, 그 제1의 어드레스 발생수단에 있어서의 하나의 어드레스 값을 사용하여 하나의 복수개의 데이타 정보군을 워드선선택수단과 비트선선택수단의 어느 하나를 거쳐서 선택하여 읽어내는 제1의 독출수단, 그 제1의 어드레스 발생수단의 어드레스에 의해 선택적으로 검출된 그 복수개의 데이타 정보군을 구성하는 개개의 데이타 정보를 그 제2의 어드레스 발생수단에서의 어드레스 값을 사용하여 그 비트선 선택수단과 워드선선택수단의 어느 하나를 거쳐서 그 출력버퍼에 선택적으로 독출하는 제2의 독출수단, 그 제1의 어드레스 발생수단에 있어서의 하나의 어드레스에 의해 소정의 복수개의 데이타 정보를 독출한 후에, 그 제1의 어드레스 발생수단의 하나의 어드레스에 의해 읽어낸 복수개의 데이타 정보의 각각이 그 제1의 어드레스 발생수단에 있어서의 각각의 어드레스에 의해 선택적으로 출력버퍼에 읽어내기까지의 사이에, 그 제1의 어드레스 발생수단에서의 다른 어드레스 값을 사용하여, 제1의 어드레스군에 있어서의 그 어드레스에 상당한 다른 복수개의 데이타 정보군을 읽어내는 선행독출수단이 설치되어 있는 반도체 기억장치가 제공된다.

상기한 각 과제를 해결하기 위하여, 먼저 본 발명에 관계는 제1의 태양에 의하면, 복수의 워드선(WL₁-WL_m)과 복수의 비트선(BL₁-BL_1k,…BL_n1-BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리 셀(Mij)이 배설되어서 되는 셀매트릭스 회로(1), 로우디코더회로(3), 칼럼디코더 회로(5), 그 셀매트릭스 회로(1)의 각 비트선(BL₁₁-BL_1k,…BL_n1-BL_nk)의 각각에 접속된 감지증폭회로(7₁-7_n), 적어도 일부의 외부전원에 접속되고, 이 외부전원전압에서 복수종의 내부전원전압을 발생시키는 내부전원전압 발생회로, 이 내부 전원전압 발생회로에서 출력되는 복수의 전압에 응답하여 상기 각 회로가 소정의 동작을 하도록 구성된 반도체 기억장치로서, 그 내부전원전압 발생회로에서 발생되는 그 복수중의 내부전원전압은, 통상의 전원전압과 특정의 검증용 전원전압의 적어도 한쪽을 포함하고 있는 불휘발성 반도체 기억장치가 제공되는 것이다.

즉, 복수의 워드선과 복수의 비트선의 교차부에 바꾸어 쓰기가능한 불휘발성 메모리 셀이 배설되어서 되는 셀매트릭스와, 다른 2종의 전원전압을 공급하고, 상기 셀매트릭스로 선택된 비트선의 데이타를 감지증폭하는 감지증폭(S/A)회로와, 기록검증 또는 소거증을 지령하는 제어신호에 응답하여 상기 다른 2종의 전원전압을 생성하는 검증용 전원회로를 구비하고, 검증시에 상기 다른 2종의 전원전압으로서 통상의 전원전압과 다른 특징의 검증용 전압을 생성함과 함께, 그 검증용 전압을 선택된 워드선에 인가하는 것을 특징으로 하는 불휘발성 반도체 기억장치가 제공된다.

상술한 구성에 의하면, 기록검증시 또는 소거검증시에도 통상의 전원전압 V_CC와 다른 특정의 검증용 전압이, S/A회로에 공급됨과 함께, 선택된 워드선에도 인가된다. 따라서, 독출시에 있어서 통상의 전원전압에 대한 S/A회로의 감도와 검증시에 있어서의 검증전압에 대한 S/A회로의 감도를 같게 할 수가 있고, 더욱이 데이타 써넣기시와 데이타 초기시의 마진을 각각 충분히 검사하는 것이 가능하게 된다.

결국, 본 발명에서의 상기 제1의 태양에서의 특정의 하나는, 검증용의 전압인 V_VER를 공급하는 전원전압회로는 외부에서 공급되는 예를들면 5V의 전원전압에 대해 소정의 정도강압 또는 승압하여 사용되나, 그 전원전압회로의 크기를 결정하는 것이, 그 검증전압을 어디까지 공급되는가 하는 점에 있으므로, 그 검증전압을 공급하는 장소를 될 수 있는 대로 한정한 위치에 공급하도록 한 것이다.

그리하여, 이와 같이 한정된 장소에만 그 검증전압을 공급하는 것만으로 종래와 같은 상태로 읽어내기를 할 수 있으므로 검증용 전압전원회로의 용량을 작게 할 수 있으므로, 반도체 기억장치 그의 면적을 축소하는 것이 가능하게 된다.

또, 본 발명에서의 그 불휘발성 반도체 기억장치에 있어서는, 상기한 검증용 전압을 공급하는 회로는, 상기와 같은 내부전원전압 발생회로에 한정되는 것은 아니고, 적의의 외부전원에 통상의 전원전압을 발생하는 전원전압 회로의 통상의 전원전압과는 다르고, 또한 기록검증시와 소거검증시에 각각 다른 전압을 발생시킬 수 있는 검증용 전압전원회로를 설치하고, 적의의 제어신호에 의해, 그 어느 것을 선택할 수 있도록 구성된 것도 좋다.

이러한 구성을 가지는 불휘발성 반도체 기억장치로서는, 예를들면, 복수의 워드선(WL₁-WL_m)과 복수의 비트선(BL₁₁-BL_1k,…BL_n1-BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리 셀(Mij)이 배설해서 되는 셀 매트릭스회로(1), 로우디코더 회로(3), 칼럼디코더회로(5), 그 셀매트릭스회로(1)의 각 비트선(BL₁₁-BL_1k,…BL_n1-BL_nk)의 각각에 접속된 감지증폭 회로(7₁-7_n), 적어도 일부의 외부전원에 접속되고, 그 외부전원에서 공급되는 복수의 전원전압에 응답하여 상기 각 회로가 소정의 작동을 하도록 구성된 반도체 기억장치로서, 그 외부전원은, 통상의 전원전압과 그 통상의 전원전압과는 다른 특정의 검증용 전원전압과를 공급할 수 있도록 구성되어 있는 것이다.

또한, 본 발명에 관계되는 상기한 제1의 태양의 특정과 작용의 상세에 대하여는 첨부도면을 참조하면서 이하에 설명한다.

제1도에는 본 발명의 제1의 태양에 관한다. 구체예로서의 플래쉬메모리의 전체구성이 일부블럭도의 형태로 표시된다.

이 도면에 있어서, 1은 복수의 워드선 WL₁-WL_m과 복수의 비트선 BL₁₁-BL_1k,…BL_n1-BL_nk의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀 Mij가 배설되어서 되는 셀어레이를 표시하고, 본 실시예에서는 셀 어레이는 n블럭으로 분할되고, 각 블럭에는 kxm개의 메모리 셀이 배설되어 있다. 2는 외부에서의 어드레스신호의 로우어드레스 RAD의 버퍼링을 행한 로우어드레스 버퍼, 3은 그 로우어드레스를 디코드하여 워드선 WL₁-WL_m의 어느 1개를 선택하는 로우디코더, 4는 어드레스신호의 칼럼어드레스 CAD의 버퍼링을 행하는 칼럼 어드레스 버퍼, 5는 그 칼럼 어드레스를 디코드하여 상기 각 블럭마다의 비트선 BL₁₁-BL_1k에 대응하는 칼럼선 CL₁-CL_k의 어느 1개을 선택하는 칼럼디코더를 표시한다. 6은 칼럼게이트 회로를 표시하고, 각 블럭마다의 비트선 BL₁₁-BL_1k에 대응하여 트랜스퍼게이트용 트랜지스터 Q₁-Q_k를 가지고 있다. 각 트랜지스터 Q₁-Q_k는 각각 대응하는 칼럼선 CL₁-CL_k를 가지고 있다. 각 트랜지스터 Q₁-Q_k는, 각각 대응하는 칼럼선 CL₁-CL_k가 선택되었을때에 온하고, 선택비트선 BLij를 데이타선 Di에 접속한다.

7₁-7_n은 각각 써넣기 회로와 S/A회로를 표시하고, 각각 대응하는 내부의 데이타선 D₁-D_n과 외부의 입출력 데이타선 I/O₁-I/O_n과의 사이에서 써넣기 데이타의 증폭과 읽어내기 데이타의 감지증폭을 한다.

또, 8은 외부로부터의 제어신호 C에 의해 검증용 전압 V_VER을 생성하는 검증용 전원회로를 표시하고, 생성된 검증용 전압 V_VER는, 후술하는 바와 같이 로우디코더 3을 거쳐서 선택워드선 WL₁-WL_m에 공급됨과 함께, 선택 비트선에 대응하는 S/A회로에도 공급된다. 또한, 9는 불휘발성 메모리셀 Mij의 각 소스에 공통으로 전원전압을 공급하기 위한 소스용 전원회로를 표시한다.

제2도에는 본 발명에서의 제1의 태양에 관계되는 구체예에서 쓰이는 S/A회로의 일구성예가 표시된다.

도시의 회로는, 써넣기 회로와 S/A회로 7₁-7_n의 일부분의 상당하고 있으며, 그 구성에 대하여는 제9도에 표시하는 종래의 S/A회로와 같으므로, 그 설명은 생략한다. 다만, 제9도의 구성과 다른점은, 메모리셀의 데이타 판별용 부하저하성분소자 14로서 예시되어 있는 트랜지스터 14의 소스는 검증용 전압 V_VER가 공급되어 있는 것이다. 이 검증용 전압 V_VER는, 후술하는 바와 같이, 통상의 독출동작시에는 전원전압 V_CC와 같은 레벨로 검증시에는 워드선 전위와 같은 레벨로 되도록 설정된 가변전압이다.

본 실시예에 있어서의 S/A회로의 감지전류곡선을 계산적으로 구하면, 제3도에 표시와 같이 된다.

도면중, 실선으로 표시되는 곡선은 검증용 전압을 통상의 전원전압과 동등하게한 상태(V_VER=V_CC)로 V_CC를 변화시킨때의 감지특성곡선을 표시하고, 파선으로 표시되는 곡선는 V_CC를 5V로 고정한 상태로 검증용 전압 V_VER를 변화시킨때에 감지 특성곡선을 표시한다.

또,의 곡선은 데이타 써넣기 후의 셀전류특성 곡선,의 곡선은 데이타 소거후의 셀전류 특성곡선, V_W는 기록검증전압 V_E는 소거검증 전압을 나타낸다. 감지 특성곡선로 지시되는 전류에 비하여, 보다 많은 전류를 셀이 흐르는 경우에는 "1"로 판정되고, 보다 적은 전류를 셀이 흐르는 경우에는 "0"으로 판정된다.

제3도에 나타내는 특성곡선에서, 검증용 전압 V_VER만을 변화시킨 경우와, V_VER=V_CC로 한 상태로 V_CC를 변화시킨 경우로 S/A회로의 감도를 실질적으로 같다는 것을 알 수 있다. 결국, 종래와 같이, 선택워드선을 검증전위로 하는 외에, 회로내에 통상 V_CC가 공급되는 부분전 모두에 일률적으로 검증전위를 공급한다는 방법과, 선택워드선을 검증전위로 하는 외에, 독출하는 감지증폭의 전위비교에 쓰이는 트랜지스터만이 검증전위를 공급하고, 그 외는 모두 통상독출시와 같이 V_CC를 공급하는 방법과, 판정레벨에는 전혀 차가 없다.

결국, 검증 전위를 공급해야함은 감지증폭의 전위비교에 트랜지스터만으로서, 소정의 전원전압 변동마진으로 검증검사를 할 수 있다.

또, 검증용 전원회로 8에서는 트랜지스터 14에만 전원을 공급하면 좋으므로, 그 검증 전원회로의 공급능력의 점에서 유익하게 된다.

결국, 낭비가 없게 되므로 회로규모의 증대방지 할 수 있다.

제4도는 검증용전원회로 8의 구성의 일예가 나타내진다.

도시의 회로는, 써넣기/소거용전압 V_PP의 라인과 전원라인의 사이에 직렬로 접속된 저항기 31-33과, 저항기 31,32의 접속점에 소스가 접속되고 또한 기록검증 신호 WV에 응답하는 n채널트랜지스터 34와, 저항기 32,33의 접속점에 소스가 접속되고 또한 소거검증 신호 EV에 응답하는 채널 트랜지스터 35와, 그 트랜지스터 34,35의 각 드레인에 소스가 접속되고 또한 게이트가 자기의 드레인에 접속된 n채널 트랜지스터 36과, 같은 트랜지스터 34,35의 각 드레인에 소스가 접속되고 또한 게이트가 자기의 드레인에 접속된 P채널 트랜지스터 37과, 전압 V_PP의 라인과 트랜지스터의 드레인간에 접속된 전류원 38과, 트랜지스터 37의 드레인과 전원라인 V_SS간에 접속된 전류원 39과, 전압 V_PP이 라인과 전원라인 V_SS사이에 직렬로 접속되고, 각각 게이트가 트랜지스터 36,37의 대응하는 게이트에 접속된 n채널 트랜지스터 40과 P채널 트랜지스터 41로서 구성되어 있다. 검증용 전압 V_VER는 트랜지스터 40,41의 각 소스에서 인출된다.

이 구성에 있어서, 저항기 31-33은 써넣기/소거용 전압 V_PP(12V)을 분압하고 있고, 본 실시예에서는, 저항기 31,32의 접속점의 전위가 6.5V(기록검증의 최대전압), 저항기 32,33의 접속점의 전위가 3.5V(소거검증의 최소전압)으로 되도록 각 저항기의 값이 선정되어 있다. 또, 트랜지스터 36,37,40,41과 전류원 38,39는 일종의 전류미러회로를 구성하고 있고, 트랜지스터 36,37의 접속점의 전위가 출력전압(검증용 전압 V_VER)과 동등히 되도록 가능하다.

그 소거검증용 전압 V_E는, 그 통상의 전원전압(V_CC)보다 낮고, 또 그 기록검증용 전압 V_W는, 그 통상의 전원전압(V_CC) 보다 높고 낮게 되도록 설정되어 있는 것이 바람직하고, 상기 통상의 전원전압(V_CC)는, 상기 소거검증용 전압인 제1의 검증전압과 그 기록검증용 전압인 제2의 검증전압과 중간치이다.

이때, 소거검증용 전압 V_E와 기록검증용 V_E의 적당한 범위는, 제3의 그래프에 의해 결정하면 좋다.

즉, 감지 특성곡선()과 셀 전류특성곡선(데이터소거후)와의 교점에 가까운 값에 소거검증용 전압V_E를 선택하고, 또 감지 특성곡선()와 셀 전류특성곡선(데이타 써넣기 후)와의 교점에 가까운 값에 기록검증용 전압 V_E를 선택하면 정확한 검증판정이 가능하게 된다.

따라서, 기록검증시에 기록검증 신호 WV를 "H"레벨로 설정되면, 트랜지스터 34가 온함으로써 저항기 31,32의 접속점의 전위 즉, 6.5V의 전압이 트랜지스터 36,37의 접속점에 전달되고, 전류미러 작용에 의해 6.5V의 검증용 전압 V_VER이 얻어진다. 한편, 소거검증시에 소거검증 신호 EV를 "H"레벨로 설정하면, 트랜지스터 35가 온함으로써, 저항기 32,32의 접속점의 전위 즉, 3.5V의 전압이 트랜지스터 36의 접속점에 전달되고, 전류미러 작용에 의해 3.5V의 검증용 전압 V_VER가 얻어진다. 또, 통상의 독출동작시에는, 기록검증 신호 WV와 소거검증신호 EV를 함께 "L"레벨로 설정하면, 트랜지스터 34,35는 차단하므로, 결국, 전류미러 회로만이 가능하고, 출력전압 V_VER로서는 6.5V와 3.5V의 중간치레벨(5V)이 출력된다. 이는, 통상의 전원전압 V_CC과 같은 레벨이다.

통상, S/A회로의 출력신호는, 진폭이나 기록능력에 관하여 약한 신호로 되므로, 그 출력신호를 안정화할 목적으로 버퍼회로를 갖추는 것이 바람직하다.

플래쉬 메모리의 경우에는, 검증시에는 출력의 진폭은, 비트선 전위(약 1V전 후)에서 검증용 전압 V_VER로 행하여지므로, 버퍼회로의 전원전압도 그 검증용 전압 V_VER으로 공급되는 것이 바람직하다.

제5도는 버퍼 회로부 S/A회로의 일구성예가 표시된다.

도시의 회로는, 제2도의 구성에 버퍼회로를 구성한 것이다. 이 버퍼회로는, 검증용 전압 V_VER의 라인과 전원라인 V_SS의 사이에 직렬로 접속되고, 각각 트랜지스터 14,15의 각 드레인 전위에 응답하는 P채널 트랜지스터 16, n채널 트랜지스터 17과 n채널 트랜지스터 18과, 전위 V_VER의 라인과 트랜지스터 17,18의 접속점과의 사이에, 접속되고, 트랜지스터 14,15의 드레인 전위에 응답하는 P채널 트랜지스터 19로서 구성되어 있다. 이 경우, S/A회로의 출력(데이타 출력)은 트랜지스터 16,17의 드레인에서 인출된다.

플래쉬 메모리의 동작에서 고려하면, 제3도에 표시된 감지특성곡선에도 이상적으로 연구가 필요하다. 예를들면, 기록검증 전압 V_W부근에서는 셀 트랜지스터의 한계치전압의 변화에 대해 전원마진을 크게 취해지도록 감지 특성곡선의 기울기는 큰 것이 바람직하고, 역으로 소거검증 전압 V_E부근에서는 그 전압 V_E의 미조정(微調整)의 용이함과 셀 트랜지스터의 편차에 대한 특성의 안정성의 향상을 위하여 감지 곡선의 기울기가 적은 것이 바람직하다.

제6도에는 이상적인 감지 특성곡선이 표시되고, 제7도에는 이 특성을 실현하기 위한 적절한 S/A회로의 구성예가 표시된다.

도시의 회로는, 제5도에 표시하는 버퍼회로부 S/A회로의 구성에 2개의 트랜지스터 20과 21을 부가한 것이다. 트랜지스터 20은 P채널 트랜지스터이고, 검증용 전압 V_VER의 라인과 트랜지스터 14의 소스사이에 접속되고, 그 게이트는 드레인에 접속되어 있다. 따라서, 이 트랜지스터 20은 전압강하용 소자로서 가능하다. 한편, 트랜지스터 21은 디플레션형의 n채널 트랜지스터이고, 전압 V_VER의 라인과 트랜지스터 14,15의 각 드레인단의 사이에 접속되고, 그 게이트는, 소스에 접속되어 있다. 따라서, 이 트랜지스터 21은 정전류소자로서 가능하다.

이 구성에 있어서, 검증용 전압 V_VER가 저레벨에 있는 경우에는, 그에 따라 전압강하용 트랜지스터 20의 드레인 전위가 저하하고, 그에 의해 트랜지스터 14가 차단하고, 정전류 부하용의 트랜지스터 21만이 온한다. 즉, 제6도의 소거검증 전압 V_E부근의 감지 특성곡선의 기울기의 작은 부분이 실현된다. 이에 대해 검증용 전압 V_VER가 비교적 고레벨에 있는 경우에는, 그에 따라 트랜지스터 20의 드레인 전위도 상승하므로, 트랜지스터 14가 온한다. 결국, 트랜지스터 21과 트랜지스터 14의 양자의 온에 의해, 제6도의 기록검증전압 V_W부근의 감지 특성곡선의 기울기의 큰 부분이 실현된다.

이상 설명한 바와 같이, 본 발명에서의 제1의 태양에 의하면, 메모리 전체중에서 검증 전위를 주는 개소는 적어도 선택 워드선과 감지증폭회로의 전위 비교용 트랜지스터만으로 되어 있어도 좋다.

즉, 본 발명에 의하면, 종래와 같이, 메모리 회로 각 부의 전원 전압 V_CC를 단순히 일률로 검증 전위로 변화시키는 구성에 비하면, 검증시에 검증 전위는 공급되는 부분은 현저히 적게하는 것이 가능하게 되었다.

이와같이, 전위 공급개소가 현저하게 적기 때문에, 본 발명의 구성을 취하면, 종래에 비하여 검증전압 발생용 전압회로의 전원공급 능력을 현저히 작은 것으로 끝나는 것을 알 수 있고, 결과로소, 검증감도를 보지하면서, 이 검증전압 발생용 전원회로가 점유하는 면적은 극히 작게 할 수 있는 특징을 가지는 것으로 된다.

다음에, 본 발명에 관계되는 제2의 태양에 대해 그 구체예를 설명한다.

본 발명에서의 제2의 태양에 관계되는 불휘발성 반도체 기억장치에 있어서 사용되는 메모리셀 트랜지스터는 예를들면, 제8도에 표시되어 있는 것과 같은 종래의 구성을 가지는 것이어도 좋다.

그리하여, 제어 게이트 27에, 예를들면, 12.5[V]와 같은 고전압을 인가하고, 드레인 23에도 7[V] 정도의 전압을 인가하면, 드레인 23의 근방에서 전자사태항복 현상이 일어나서, 고에너지의 단자가 다량으로 발생하고, 그중의 일부가 플로팅 게이트 25에 주입되고, 플로팅 게이트 25는 음으로 대전된다. 이 동작을 [써넣기]또는 [프로그램]이라 칭한다.

그런데, 제어게이트 27과 플로팅 게이트 25와의 사이에 용량을 C_CF, 플로팅 게이트 25와 P형 실리콘기판 22와의 사이의 용량을 C_FS로 하면, 이들 용량 C_CF, C_FS의 관계는, 제10도에 표시할 수 있다.

따라서, 써넣기에 의해 플로팅 게이트 25내에 주입된 전자의 전하량을 Q_FG, 제어게이트 27의 전압을 V_CG, 플로팅게이트 25의 전압을 V_FG로 하면, 이 플로팅 게이트 254의 전압 V_FG는, 다음식(1)으로 구할 수 있다.

[수학식 1]

여기에, 써넣은 후는, 전하량 Q_FG가 음의 값이 되고, Q_FG/C_FS+C_CF는, 예를들면, -5[V]정도로 된다. 한편, C_CF/(C_FS+C_CF)는, 예를들면, 0.6[V] 정도의 값을 취하도록 설계된다.

이 결과, 써넣기후는, 제어게이트 27에 5[V]의 전압을 인가해도, 플로팅 게이트 25는 음의 전위를 유지하고, 셀 트랜지스터는 도통상태로는 되지 않고, 전류를 흘리지 아니한다. 이 상태는, 정보 [0]을 기억하고 있는 상태로 된다.

이 셀 트랜지스터에 자외선을 조사하면, 플로팅 게이트 25내에 주입되어 있는 전자가 기판 1에 방출되고, 주입전자의 전하량 Q_FG는 0으로 된다. 이 동작을 [소거]라 칭한다. 이 경우에는, Q_FG=0로서, 플로팅 게이트 25의 전압 V_FG는, 다음식(2)로 구할 수 있다.

[수학식 2]

여기에, 식(2)중, C_CF/(C_FS+C_CF)는, 상술한 바와 같이, 예를들면, 0.6[V] 정도의 값을 취하도록 설게되므로, 소거후, 제어게이트 27에, 예를들면, 5[V]를 인가하면, 플로팅 게이트 25의 전압 V_FG는, 3[V] 정도로 된다.

따라서, 이 경우에는, 셀 트랜지스터는 도통상태로 되고, 예를들면, 100μA의 전류를 흘리게 된다. 이 상태는, 정보[1]를 기억하고 있는 상태로 된다.

그런데, EPROM에서는, 써넣기 검증시 또는 독출시, 감지증폭기가 셀 트랜지스터에 흐르는 전류를 검출하여 데이타를 출력하지만, 구체적으로는 예를들면, 50μA와 같은 판정레벨을 설치하고, 감지증폭기는 셀 트랜지스터가 50μA 이상의 전류를 흘리면, 써넣기가 행하여지지 않는 것으로 [H](고 레벨)을 출력하고, 50μA 이상의 전류를 흘리지 않으면, 써넣기가 행해지고 있는 것으로 하여 [L](저레벨)을 출력하도록 설계된다.

또, EPROM에서는, 근년, 써넣기 시간의 단축을 도모하기 위해 써넣기를 지시하는 써넣기 신호(프로그램 신호)의 펄스폭을 써넣기 특성의 좋은 셀 트랜지스터에 맞추어 짧게하고, 써넣기 특성의 나쁜 셀 트랜지스터에 대해서는, 써넣기신호를 수회 인가하고, 즉, 써넣기를 수회 행하여, 그때마다 플로팅게이트 4의 전하량 Q_FG를 조금식 늘려가는 방법이 채용되고 있다.

즉, 써넣기는, 다음과 같은 순서로 행해진다.써넣기 선의 어드레스를 어드레스 단자에 부여한다.써넣기 데이타를 데이타단자에 부여한다.써넣기 신호를 제어단자에 부여한다.데이타를 독출하고, 써넣은 데이타와 비교하고, 써넣기의 검증을 행한다.이 결과, 써넣은 데이타와 읽어낸 데이타가 일치한 경우에는, 다음의 어드레스로 옮겨, 일치하고 있지 않으면, 재차,를 반복한다.

제11도는 써넣기 특성이 나쁜 셀 트랜지스터에 대한 써넣기 회수와, 이 셀 트랜지스터에 흐르는 전류와의 관계의 일예를 나타내는 도이고, 이 예에서는, 당초, 100μA의 전류를 흘리고 있던 셀 트랜지스터에 흐르는 전류는, 1회째의 써넣기후에는 80μA, 2회째의 써넣기후에는 63μA, 3회째의 써넣기후에는 51μA, 4회째의 써넣기후에는 38μA로 변화하고 있다.

이예의 경우, 4회째의 써넣기로, 써넣기 데이타와 읽어낸 데이타가 일치하므로 다음의 어드레스 이행하고, 이 셀 트랜지스터에 대한 5회째의 써넣기는 행하여지지 아니한다.

이 경우, 써넣기 레벨은 감지증폭의 판정레벨을 충분히 밑돌아서, 문제는 생기지 아니한다.

그러나, 이 예에서는, 3회째의 써넣기로, 이 셀 트랜지스터에 흐르는 전류는 51μA로 되어 있으나, 이 값은, 감지증폭이 써넣기의 유무에 대하여 판정레벨로 하는 50μA에 극히 가깝다.

이와 같은 경우, 현실로는, 감지증폭기는 발진해 버려서, 정상의 출력을 낼 수 없게 된다. 즉, 감지증폭기에는, 판정레벨에 불감대라고 불리우는 폭이 있고, 예를들면, 50μA를 판정레벨로 하고 있어도, 예를들면, 45-55μA는 불감대로서 바르게 판정되지 않고, 감지증폭기는 발진해 버린다

이 원인은, 일반적으로 전원 노이즈라고 말해지고 있다. 즉, 가령, 셀 트랜지스터가 51μA의 전류를 흘려서, 감지증폭기[H]를 출력하였다고 하면, 그때에는 전원전압이 강하하고, 셀 트랜지스터에 흐르는 전류가, 예를들면, 49μA로 감소해 버린다.

그러면, 감지증폭기는[L]을 출력하고, 그후, 전원전압은 원래의 전압으로 되돌아오고, 셀 트랜지스터에 흐르는 전류도 51μA에 되돌아오고, 감지증폭기는[H]를 출력한다. 이와 같이 하여, 감지증폭기가 [H]와 [L]의 출력은 반복한다. 즉, 발진상태로 된다.

이 경우, EPROM에 대해 써넣기를 하는 EPROM 써넣기 장치, 이른바, EPROM 기록내의 써넣기 검증회로는, 셀 트랜지스터에 대해 감지증폭기가 발진하지 않은 정도로 충분한 써넣기가 행해지지 않음에도 불구하고, 감지증폭기가 [L]을 출력한 경우를 검출하고, 써넣기 데이타와 읽어낸 데이타가 일치한다고 하여, 셀 트랜지스터에 대하여 정확한 써넣기가 행해졌다고 판단해 버리는 경우가 있다.

이와 같이, 종래의 EPROM에 있어서는, 셀 트랜지스터에 대하여 감지증폭기의 불감대의 범위의 전류를 흘리는 써넣기를 한 경우, 독출시, 감지증폭기가 발진해 버려서, 정확한 데이타를 읽어내지 못함에도 불구하고, 써넣기 검증시, 이를 검증할 수 없다는 문제점이 있었다. 또한, 이러한 문제점은, EPROM만이 아니고, EPROM, 플래쉬 메모리등, 불휘발성 반도체 기억장치 일반에 존재하고 있었다.

본 발명에서의 제2의 태양에 있어서는, 이러한 점에서, 셀 트랜지스터에 대하여 써넣기를 행하는 경우, 셀 트랜지스터에 대한 써넣기가 독출시에 있어서, 감지증폭기가 발진을 일으키지 않을 정도로 충분한지의 여부를 검증하고, 독출시에 있어서 감지증폭기가 발진을 일으키지 않을 정도로 충분한 써넣기를 할 수 있도록한 불휘발성 반도체 기억장치를 제공하는 것이다.

결국, 본 발명에서의 제2의 태양에 있어서는, 그 메모리셀 트랜지스터에 대하여 필요한 정보를 써넣기한 후, 그 정보가 독출시에 정확히 써넣어져 있는지의 여부를 감지증폭기를 사용하여 검증 조작에 의해, 검증하고, 그 정보가 아직, 불충분한 레벨에 있을 경우, 또는 그 감지증폭의 출력이 발진하는 상태에 있는 경우에는, 재차 프로그램, 즉, 써넣기 조작을 반복하여, 그 정보가, 독출시에 정확히 써넣어져 있다는 판단이 나올때까지, 반복하도록 구성하고 있는 것이다.

즉, 본 발명에서의 제2의 태양에 있어서는, 복수의 워드선(WL₁-WL_m)과 복수의 비트선(BL₁₁-BL_1k,…BL_n1-BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀 트랜지스터(Mij)가 배설되어서 이루는 셀 매트릭스회로(1), 로우디코더회로(3), 칼럼디코더 회로(5), 그 셀 매트릭스회로(1)와 각 비트선(BL₁₁-BL_1k,…BL_n1-BL_nk)의 각각에 접속된 감지증폭 회로(7₁-7_n)를 포함하는 불휘발성 반도체 기억장치에 있어서, 그 반도체 기억장치는, 더우기, 소정의 써넣기 수단과 그 메모리셀 트랜지스터에 소정이 정보가 적성(適性)으로 기억되었는지, 또는 적성으로 소거되었는지의 여부를 판단하는 검증수단이 설치되어 있고, 그 검증수단에, 그 감지증폭기의 출력전압을 검출하는 수단, 그 출력전압을 소정의 기준전압치와 비교하는 비교수단, 그 비교결과를 기억하는 기억수단을 설치하고, 더우기, 소정의 써넣기 조작후에, 그 검증조작을 실행한 결과, 그 기억수단에서 출력되는 정보가, 그 비교수단의 출력결과에 의해, 그 메모리셀 트랜지스터의 정보의 써넣기가 불충분하다는 것을 나타내고 있는 경우에는, 그 써넣기 조작을 반복시키는 수단이 설치되어 있는 불휘발성 반도체 기억장치를 제공하는 것이다.

즉, 본 구체예에 있어서는, 그 소정의 써넣기 조작이 종료한 후, 그 검증수단에 의한 검증조작을 실행하기까지의 사이에, 그 비교수단이 그 감지증폭기의 출력전압을 소정의 기준전압치와 비교하기 위한 비교 조작을 실행하기 위한 소정의 기간을 설정하는 타이밍신호 발생수단이 설치되어 있음이 바람직하다.

보다 구체적으로는, 그 검증수단은, 그 메모리셀 트랜지스터에 대한 써넣기 조작후, 그 메모리셀 트랜지스터를 독출상태로 한 경우에 있어서, 그 감지증폭이 발진을 일으킨 경우를 포함하여, 써넣기가 행해지지 않고 있다고 판단한 경우에 출력하는 레벨을 상기 감지증폭이 출력한 경우에, 이를 기억하는 기억회로를 설치하고, 이 기억회로의 내용에 의하여, 상기 메모리셀 트랜지스터에 대한 써넣기가 독출시에 있어서 감지증폭기 발진을 일으키지 않을 정도로 충분한지, 아닌지를 검증하고, 그 검증결과를 외부에 출력하도록 구성되어 있는 것이 바람직하다.

또, 본 태양에서의 다른 구체예로서는, 셀 트랜지스터에 대한 써넣은후, 소정의 주기의 타이밍신호를 발생하는 타이밍신호 발생회로와, 상기 셀 트래지스터에 대한 써넣기후, 상기 셀 트랜지스터를 독출상태로 한 경우에 있어서, 상기 타이밍 신호 발생회로가 발생하는 타이밍 신호에 제어되어 상기 소정의 주기로 감지증폭의 출력을 차단하여, 그 레벨을 기억하는 기억회로를 설치하고, 이 기억회로에 기억된 상기 감지증폭의 출력레벨중에 상기 감지증폭을 하여 써넣기가 행해지지 않고 있다고 판단하는 경우에 출력하는 레벨이 포함되어 있는 경우에는, 써넣기가 불충분하다는 검증결과를 외부에 출력하고, 상기 기억회로에 기억된 상기 감지증폭의 출력레벨중에 상기 감지증폭을 하여 써넣기가 행해지지 않고 있다고 판단하는 경우에 출력하는 레벨이 포함하고 있지 않을 경우에만이 써넣기가 충분하다는 검증결과를 외부에 출력하는 써넣기 검증회로를 내장하여 구성되는 것이다.

이하, 제12-제29도를 참조하여, 본 발명에 있어서의 제2의 태양에 관계되는 구체예와 제2의 구체예에 대하여, 본 발명은 EPROM에 적용한 경우를 예로하여 설명한다.

제12도는, 상기 제2의 태양에서의 제1의 구체예의 요부를 나타내는 회로도이다.

도면중, 108은 셀 트랜지스터가 배열되어 이루는 메모리셀부, 109는 써넣기 데이타 DI이 입력되는 써넣기 데이타 입력단자. 110은 써넣기 PCM가 입력되는 써넣기 신호 입력단자이다.

또, 111은 써넣기 신호 PGM에 제어되어 써넣기 데이타 DI을 셀 트랜지스터에 써넣기 위한 써넣기 회로, 112는 셀 트랜지스터의 데이타를 읽어내기 위한 감지증폭기이다.

또, 113은 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 발지하지 않을 정도로 충분한지의 여부, 또는 그 정보가 독출시에 정확히 읽어내는 정도에 충분히 써넣기가 행해지고 있는지의 여부를 검증하는 써넣기 검증회로, 즉 검증수단이고, 이 써넣기 검증회로에 있어서, 114는 써넣기후, 즉 써넣기신호 PGM이 [H]에서 [L]로 된후, 소정시간 지연하여 소정시간의 사이, [H]로 되도록 타이밍신호 S101로 발생하는 타이밍신호 발생회로이다.

또, 115는 플립플롭이고, 이 플립플롭 115에 있어서, 116, 117은 전원전압 VCC을 공급하는 VCC 전원선, 118, 119는 pMOS 트랜지스터(이하, pMOS라 한다), 120-124는 nMOS 트랜지스터(이하, nMOS라 한다)이다.

또, 125는 써넣기 검증신호, 이른바 검증신호 VF 가 입력되는 검증신호 입력단자, 126, 127은 NAND 회로, 128은 인버터, 129는 출력데이타 DO가 출력되는 데이타 출력단자이다.

여기에, 제13-제17도는 이 제1의 구체예의 동작을 설명하기 위한 파형도이고, 제16-제19도는 이 제1의 구체예의 동작을 설명하기 위한 회로도이고, 또 제28도는 이 동작 흐름도이다.

이하, 제28도의 동작 흐름도에 나타난 각 단계에 따른 순으로 설명한다.

이 제1의 구체예에서는, 제13도와 제16도에 표시하는 바와 같이, 검증신호 VF=[L]의 상태에서, 단계(1)로 셀 어드레스 X가 선택되고, 단계(2)에서 써넣기 데이타[L](정보 [0]에 대응), 써넣기 신호 PGM=[H]로 되면, 선택된 셀 트랜지스터에 대한 써넣기가 행해짐과 함께, nMOS120=온으로 되고, pMOS118=ON, nMOS121=오프로 된다.

또, 이 경우, 타이밍 신호 발생회로 114는, 타이밍신호 S101로서 [L]을 출력하고, nMOS123=오프로 하지만, pMOS118=온, nMOS121=오프인 것으로 되도록, pMOS119=오프, nMOS122=온으로 되고, 플립플롭 115의 출력 S103=[L]로 된다.

그후, 단계(3)에 있어서, 소정의 기간이 경과하며, 제13도와 제17도에 표시와 같이, 써넣기 신호 PGM=[L]로 되고, 1회째의 써넣기가 종료하면, nMOS120=오프로 되고, 계속하여, 타이밍신호 S101=[H]로 되고, nMOS123=온으로 된다.

여기에, 셀 트랜지스터에 대한 써넣기후, 감지증폭기 112의 출력 S102가 안정적으로 [L]로 되어 있는 경우, 즉, 셀 트랜지스터에 대한 써넣기가 감지증폭기 112의 발진을 일으키지 않을 정도로 충분히 행해지고 있는 경우, nMOS124=오프로 된다.

그 결과, 플립플롭 115에서는, pMOS118=온, pMOS119=오프, nMOS121=오프, nMOS122=온을 유지하게 되므로, 플립플롭 115의 출력 S103도 [L]을 유지하게 된다.

이 상태에서, 단계(4)에 있어서, 검증신호 VF=[H]되므로, NAND 회로 126의 출력 S104=[H]로 되고, 이 경우, 인버터 128의 출력 S105=[H]에 있으므로, NAND 회로 127의 출력, 즉, 출력데이타 DO는 [L]로 되고, 이것이 EPROM 기록기에 공급된다. (스텝(5))

이 경우, 써넣기 데이타 DI=[L], 출력데이타 DO=[L]이고, 써넣기 데이타 DI과 출력데이타 DO가 일치하므로, EPROM 기록기는 이 셀 트랜지스터에 대한 써넣기는 충분한 것으로서, 이 셀 트랜지스터에 써넣기를 속행하지 않고, 단계(6)으로 진행하고, 다음의 어드레스 X+1을 선택하고, 다음의 어드레스에 대한 써넣기로 이행하게 된다.

그리하여, 관계되는 조작을 반복하고, 어드레스 X가 치후의 어드레스인지의 여부가 단계(7)에서 판단되고, 예(YES)이면, 이 루틴을 종료하고, 아니오(NO)이면 단계(1)로 되돌리고, 상기의 각 정도를 반복하게 된다.

이에 대하여, 제14도와 제18도에 표시와 같이, 셀 트랜지스터에 대한 써넣기후, 감지증폭기 112의 출력 S102가 안정적으로 [H]로 되면, 즉, 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 발진을 일으키지 않을 정도로 불충분하게 행해지고 있는 경우, nMOS124=온으로 된다.

이 경우, 이미, nMOS120=오프, nMOS123=온에 있는 점에서, pMOS119=온, nMOS122=오프로 되고, pMOS118=오프, nMOS121=온으로 된다. 이 결과, 플립플롭 115의 출력 S103는 [H]로 된다.

이 상태에서, 검증신호 VF=[H]로 되면, NAND회로 126의 출력 S104=[L]로 되고, NAND회로 127의 출력, 즉 출력데이타 DO는 [H]되고, 이것이 EPROM 기록기에 공급된다.(스텝 (5))

이 경우, 써넣기 데이타 DI=[L], 출력데이타 DO=[H]이고, 써넣기 데이타 DI과, 출력데이타 DO가 일치하지 않으므로, EPROM 기록기는, 셀 트랜지스터에 대한 써넣기는 불충분하다고 하여, 단계(5)로 되돌아오고, 적의의 써넣기 조작 반복지시회로 130에서, 소정의 지령신호를 그 써넣기 회로 111에 되돌리고, 이 셀 트랜지스터에 대한 써넣기를 재차 행하게 된다.

또, 제15도와 제19도에 도시하는 바와같이, 셀 트랜지스터에 대한 써넣기 후, 감지증폭기 112가 발진하고, 그 출력 S102가 진동한 경우, 감지증폭기 112의 출력 S102가 최초로 [H]로 된 시점에서, nMOS124=온으로 된다.

이 경우, 이미, nMOS120=오프, nMOS123=온에 있는 점에서, pMOS119=온, nMOS122=오프로 되고, pMOS118=오프, nMOS121=온으로 된다. 이 결과, 플립플롭 115의 출력 S103은 [H]로 된다.

이 상태에서, 검증신호 VF=[H]로 되면, NAND회로 126의 출력 S104=[L]로 되고, NAND회로 127의 출력, 즉 출력데이타 DO는 [H]로 되고, 이것이 EPROM 기록기에 공급된다.

이 경우에도, 써넣기 데이타 DI=[L], 출력데이타 DO=[H]이고, 써넣기 데이타 DI과 출력데이타 DO가 일치하지 않으므로 단계(5)에서 EPROM 기록기는, 이 셀 트랜지스터에 대한 써넣기는 불충분한 것으로서, 단계(2)로 되돌아와서 셀 트랜지스터에 대한 써넣기를 재차 행하게 된다.

이와 같이, 이 본 발명에 관게되는 제2의 태양에서의 제1의 구체예에 있어서는, 셀 트랜지스터에 대한 써넣기후, 감지증폭기 112가 안정적으로 [L]을 출력한 경우, 즉, 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 발진하지 않는 정도로 충분히 행해지고 있는 경우에만, 출력데이타 DO로서, 써넣기 데이타의 동일 레벨의 [L]을 출력한다.

이에 대하여, 셀 트랜지스터에 대한 써넣기후, 감지증폭기 112가 안정적으로 [H]를 출력한 경우와 발진을 일으킨 경우, 즉, 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 발진을 일으키지 않을 정도로 충분히 행해지지 않은 경우에는, 출력데이타 DO로서, 써넣기 데이타 DI과는 다른 레벨의[H]를 출력한다.

이와 같이, 이 제1의 구체예에 의하면, 셀 트랜지스터에 대한 써넣기가 독출시에 있어서 감지증폭기 112가 발진을 일으키지 않을 정도로 충분한지의 여부를, 내장된 써넣기 검증회로 113을 거쳐서 검증할 수가 있으므로, 셀 트랜지스터에 대하여 써넣기를 하는 경우, 독출시에 있어서 감지증폭기 112가 발진을 일으키지 않을 정도로 충분한 써넣기를 행할 수 있다.

일반적인 경우에 대하여 말하면, 제11도에서도 명백한 것처럼, 써넣기 조작, 즉, 프로그램조작이 2회째까지는, 써넣기가 충분하지 않은 경우가 많고, 그 프로그램조작이 3회째에 있어서는, 감지증폭기의 판단기준에 근접한 출력레벨로 되므로, 노이즈의 영향도 고려하면, 감지증폭기의 출력이 발진하는 경우가 많게 된다.

본 구체예에 있어서는, 상기 어느 경우에도, 써넣기 불충분이라고 판단하여, 프로그램조작을 반복시키도록 하고 있으므로, 써넣기 조작의 정확성과, 독출정보의 신뢰성의 향상에 기여하는 것이다.

또한, 제13도를 참조하여, 본 구체예에서의 각 동작의 타이밍을 설명하면, 증가하는 시각 T1에 있어서, 소정의 정보를 소정의 메모리셀 트랜지스터의 하나에 써넣는 지령 PGM이 출력되고, 시각 T2로 오프로 되지만, 그 기간으로, 상기 써넣기 조작이 행하여진다. 그리하여 시각 T2후의 시각 T3에 있어서, 그 타이밍챠트신호 발생회로 114에서, 타이밍 발생회로 S101이 출력되어 시각 T4에서 그 신호는 오프로 되지만, 그 사이에 플립플롭 115를 동작시켜서 그 감지증폭기에서 출력전압을 기준전압을 비교처리하는 것이다.

이어서, 시각 T5에 있어서 검증신호 MOS가 출력되고, 그 감지증폭기의 출력상황이 상기한 방법으로 판정되는 것이다.

제20도는 본 발명에 관계되는 제2의 태양에서의 제2의 구체예의 요부를 나타내는 회로도이고, 이 제2의 구체예는, 타이밍신호 발생회로 114와, 4비트의 쉬프트레지스터 131과, OR회로 132와, NAND회로 126, 127과, 인버터 128로서 되는 써넣기 검증회로 133을 설치하고, 기타에 대하여는, 제1의 구체예의 같이 구성한 것이다.

또, 제28(b)도의 흐름도도 제28(a)도와 거의 동일하다.

여기에, 제20도에서의, 타이밍신호 발생회로 114는 셀 트랜지스터에 대한 써넣기후, 검증신호 VF가 [H]로 되기까지의 사이에 소정의 주기로 4회, [H]로 되는 타임이신호 S106을 발생하는 것이다.

또, 쉬프트레지스터 131은, 써넣기 신호 PGM=[H]로, 각 비트 134=137의 기억내용이 [L]이 되도록 리세트되고, 타이밍신호 S106=[H]의 경우에, 감지증폭기 112의 출력 S102를 인입하여, 그 레벨을 기억하는 것이다.

또한, OR회로 132는, 쉬프트레지스터 131의 각 비트 134-137에 기억되어 있는 기억내용의 OR논리를 취하고, 그 결과를 NAND회로 126에 공급하는 것이다.

여기에, 제21-제23도는 이 제2의 구체예의 동작을 설명하기 위한 파형도, 제24-제27도는 이 제2의 구체예의 동작을 설명하기 위한 회로도이고, 이 제2의 구체예에서는, 제21도와 제24도에 표시하는 바와 같이, 검증신호 VF=[L]의 상태에서, 써넣기 데이타 DO=[L], 써넣기 신호 PGM=[H]로 되면, 셀 트랜지스터에 대한 써넣기가 행해짐과 함께, 쉬프트레지스터 131이 리세트된다.

그후, 제21도와 제25도에 표시하는 바와 같이 써넣기 신호 PGM=[L]로 되고, 1회째의 써넣기가 종료하면, 타이밍신호 S106이 소정 기간에 H로 되고, 이에 동기하여, 감지증폭기 112의 출력 S102가 쉬프트레지스터 131에 인입된다.(단계(1)-단계(3))

여기에, 셀 트랜지스터에 대한 써넣기 후, 제28도에서의 단계(31)에 있어서, 예를들면 4개의 펄스를 출력시켜 단계(32)에 있어서 감지증폭기 112 출력과 기준전압을 비교하고, 그 결과를 예를들면, 쉬프트 레지스터등의 기억수단에 기억시켜 둔다.

그리하여, 감지증폭기 112의 출력 S102가 안정적 [L]로 되어 있는 경우, 즉 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 반진을 일으키지 않는 정도로 충분히 행해지고 있는 경우, 쉬프트레지스터 131에 인입된다. 레벨은 [L]만으로 되고, 쉬프트레지스터 131의 각 비트 134, 135, 136, 137의 기억내용은, 각각, [L],[L],[L],[L]로 되고, OR회로 132의 출력 S107은 [L]로 된다.

이 상태에서, 단계(4)에 있어서, 검증신호 VF=[H]로 되면, NAND회로 126의 출력 S104=[H]로 되고, 이 경우, 인버터 128의 출력 S105=[H]에 있으므로, NAND회로 127의 출력, 즉 출력데이타 DO는 [L]로 되고(단계(5)), 이것이 EPROM 기록기에 공급된다.

이 경우, 써넣기 데이타 DI=[L], 출력데이타 DO=[L]이고, 써넣기 데이타 DI과 출력데이타 DO가 일치하므로, EPROM 기록기는, 이 셀 트랜지스터에 대한 써넣기는 충분한 것으로서, 이 셀 트랜지스터에 대한 써넣기를 속행하지 않고, 다음의 어드레스에 대한 써넣기로 이행하게 된다.(단계(6)-단계(7)).

이에 대하여, 제22도와 제26도에 표시와 같이 셀 트랜지스터에 대한 써넣기후, 감지증폭기 112의 출력 S102가 안정적으로 [H]로 되어 있는 경우, 즉, 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 발진을 일으키지 않는 정도로 불충분하게 행해지고 있는 경우, 쉬프트레지스터 131에 인입되는 레벨은 [H]만으로 되고, 쉬프트레지스터 131의 각 비트 134, 135, 136, 137의 기억 내용은, 각각 [H],[H],[H],[H]로 되고, OR회로 132의 출력 S107은 [H]로 된다.

이 상태에서 검증신호 VF=[H]로 되면, NAND회로 126의 출력 S104=[L]로 되고, NAND회로 127의 출력, 즉 출력데이타 DO는 [H]로 되고 이것이 EPROM 기록기에 공급된다.

이 경우, 써넣기 데이타 DI=[L], 출력데이타 DO=[H]이고, 써넣기 데이타 DI와 출력데이타 DO가 일치하지 않으므로 단계(5)에 있어서 EPROM 기록기는 이 셀 트랜지스터에 대한 써넣기는 충분한 것으로서 단계(2)로 되돌아 오고 이 셀 트랜지스터에 대한 써넣기를 재차 행하게 된다.

또, 제23도와 제27도에 표시하는 바와 같이, 셀 트랜지스터 대한 써넣기 후 감지증폭기 112가 발진하고, 그 출력 S102가 진동한 경우 쉬프트레지스터 131에 인입된다. 레벨은 예를들면 [H],[L],[H],[L]로 되고, 쉬프트레지스터 132의 각 비트 134, 135, 136, 137의 기억내용은 각각 [H],[L],[H],[L]로 되고, OR회로 32의 출력 S107은 [H]로 된다.

이 상태에서 검증신호 VF=[H]로 되면, NAND회로 126의 출력 S104=[L]로 되고, NAND회로 127의 출력, 즉 출력데이타 DO는 [H]로 되고, 이것이 EPROM 기록기에 공급된다.

이 경우, 써넣기 데이타 DI=[L], 출력데이타 DO=[H]이고, 써넣기 데이타 DI와 출력데이타 DO가 일치하지 않으므로 EPROM 기록기는 이 셀 트랜지스터에 대한 써넣기는 불충분하다고 하여 이 셀 트랜지스터에 대한 써넣기를 재차 행하게 된다.

이와 같이, 이 제2의 구체예에 있어서도 셀 트랜지스터 대한 써넣기 후 감지증폭기 112가 안정적으로 [L]을 출력한 경우 즉, 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 발진하지 않을 정도로 충분히 행해지고 있는 경우에만 출력데이타 DO로서 써넣기 데이타와 동일레벨의 [L]을 출력한다.

이에 대하여 셀 트랜지스터에 대한 써넣기 후, 감지증폭기 112가 안정적인 [H]를 출력한 경우와 발진을 일으킨 경우, 즉 셀 트랜지스터에 대한 써넣기가 감지증폭기 112가 발진을 일으키지 않는 정도로 충분히 행해지고 있지 않은 경우에는 출력데이타 DO로서 써넣기 데이타 DI와는 다른 레벨의 [H]를 출력한다.

이와 같이 이 제2의 구체예에 의해서도 셀 트랜지스터에 대한 써넣기가 독출시에 있어서 감지증폭기 112가 발진을 일으키지 않을 정도로 충분한지의 여부를 내장된 써넣기 검증회로 133을 거쳐서 검증할 수가 있으므로 셀 트랜지스터에 대하여 써넣기를 하는 경우, 독출시에 있어서 감지증폭기 112가 발진을 일으키지 않는 정도로 충분한 써넣기를 할 수 있다.

다음에 본 발명에 관계되는 불휘발성 반도체 기억장치에 있어서 사용되는 타이밍신호 발생회로 114의 구성예를 제29(a)도와 제29(b)도를 참조하면서 설명한다.

제29(a)도는 본 발명에 제2의 태양에서의 제1의 구체예에 있어서 사용되는 타이밍신호 발생회로 114의 구성의 일예를 설명하는 것이고, 그 회로구성으로서는 프로그램신호 PGM이 입력되는 입력을 가지는 인버터 INV12와 그 인버터 INV12의 출력에 일단이 점지전위에 접속된 용량 C12의 타단이 접속함과 동시에, 그 인버터 INV12 의 출력을 NAND 게이트회로 NAND12의 한쪽의 입력에 접속함과 함께 그 NAND 게이트회로 NAND12의 다른쪽의 입력에 그 프로그램신호 PGM을 입력한다.

그리하여, 그 NAND 게이트회로 NAND12의 출력에 다른 인버터 INV13의 입력과 접속하고, 그 출력을 그 타이밍신호 발생회로 114의 출력으로 한 구성을 가지고 있다.

그러한 타이밍신호 발생신호 114에 있어서는 그 인버터 INV12의 입력에 "L"레벨의 그 프로그램신호 PGM이 입력되면 그 용량에 의하여 a점의 전위가 차례로 상승하고, 소정의 전압레벨을 넘으면 그 NAND 게이트회로 NAND12에서 "H"레벨의 신호가 입력되고, 그후 그 프로그램신호 PGM이 "H"레벨로 변화하면, 그 NAND 게이트 회로 NAND12의 출력인 b점의 전위는 "L"레벨로 되고 소정의 지연시간을 경과하여 그 인버터 IV3의 출력, 즉 S10이 "H"레벨로 된다.

그후, 용량이 방전하여, 그 a점의 전위가 저하하고 소정의 레벨 이하로 되면 그 NAND 게이트 회로 NAND12의 출력이 반전하여 "H"레벨로 되므로 그 인버터 INV13의 출력, 즉 S101도 반전하여 "L"레벨로 된다.

또, 제29(b)도는 본 발명의 제2의 태양에서의 제2의 구체예에 있어서는 사용되는 타이밍신호 발생회로 114의 구성의 일예를 설명하는것이고, 그 회로구성으로서는 프로그램신호 PGM이 입력되는 입력을 가지는 인버터 INV12과 그 인버터 INV21의 출력에 일단이 접지선위에 접속된 용량 G21의 타단의 접속함과 동시에, 그 인버터 INV21의 출력을 NAND 게이트회로 NAND21의 한쪽의 입력에 접속함과 함께 그 NAND 게이트회로 NAND21의 다른쪽의 입력에 그 프로그램신호 PGM을 입력하도록 하여 구성된 제1의 회로 29-1을 형성함과 함께 제1의 회로 29-1의 출력이 입력되는 입력을 가지는 인버터 INV22와 그 인버터 INV22의 출력에 일단이 접지선위에 접속된 용량 C22의 타단을 접속하면 동시에, 그 인버터 INV22의 출력을 NAND 게이트회로 NAND22 의 다른쪽의 입력에 제1의 회로 29-1의 출력을 입력하도록 하여 구성된 제2의 회로 29-2를 형성한다.

더욱이, 제2의 회로 29-2의 출력이 입력되는 입력을 가지는 인버터 INV23과 그 인버터 INV23의 출력에 일단이 접지전위에 접속된 용량 C23의 타단을 접속하면 동시에, 그 인버터 INV23의 출력을 NAND 게이트회로 NAND23의 한쪽의 입력에 접속함과 함께 그 NAND 게이트회로 NAND23의 다른쪽의 입력에 그 제2의 회로 29-2의 출력을 입력하도록 하여 구성된 제3의 회로 29-3을 형성함과 함께 제3의 회로 29-3의 출력이 입력되는 입력을 가지는 인버터 INV24와 그 인버터 INV24의 출력에 일단이 접지전위에 접속된 용량 C24의 타단을 접속함과 동시에, 그 인버터 INV24의 출력을 NAND 게이트회로 NAND24의 다른쪽의 입력에 제4의 회로 29-3의 출력을 입력하도록 하여 구성된 제4의 회로 29-4를 형성한다.

그리하여, 각각의 회로 29-1~29-4의 출력을 NAND 게이트회로 NAND25의 입력단에 각각 접속하고, 그 NAND 게이트회로 NAND25의 출력을 그 타이밍신호 발생회로 114의 출력 S106으로 한 것이다.

그러한 구성에 있어서, 그 타이밍신호 발생회로 114의 입력에 그 프로그램신호 PGM이 입력된 경우의 제1의 회로 29-1의 출력인 a점의 전위의 변화는 제29(a)도의 점 b의 전위의 변화와 동일하고, 또 제2에서 제4의 회로 29-2~29-4의 각각이 그전에 설치되어 있는 각 회로의 출력을 수신하여 각 회로의 출력인 각점 b,c,d의 변화도 제29(a)도의 점 b의 전위의 변화와 동일하다.

다만, 그 각점 b,c,d의 신호의 출력의 변화는 각각 소정의 지연시간을 두고 변화하는 것이므로 제29(b)도에 표시하는 바와 같이 소정의 간격으로 4개의 펄스신호를 얻을 수 있다.

다음에, 본 발명에 관계되는 제3의 태양에 대하여 설명한다.

상기한 불휘발성 반도체 기억장치에 있어서는 메모리셀 트랜지스터의 각각에 써넣어진 각종의 정보를 독출함에 있어서 어떻게 고속으로 또 정확히 읽어낼 수 있는지가 최대의 문제이고, 그 때문에 감지증폭기 자체의 구조가 항상 문제로 되어 있다.

종래 전류검출형의 감지증폭기를 내장하여 구성되는 불휘발성 반도체 기억장치에 있어서의 메모리셀 트랜지스터로서, 예를들면 EPROM을 사용한 경우에 이에 대응하여 사용되는 감지증폭기의 일예로서 제30도에 그 구성의 요부가 표시되어 있다.

도면중, 301은 메모리셀 트랜지스터, 302는 워드선, 303은 비트선, 304는 비트선 선택신호 Yo에 의하여 비트선 303의 선택을 하는 인헨스먼트형의 nMOS 트랜지스터, 305는 전류검출형의 감지증폭검증이다.

또, 감지증폭기 305에 있어서 306은 전원전압 Vcc를 공급하는 전원선, 307, 308은 인헨스먼트형의 pMOS 트랜지스터, 309-312는 인헨스먼트형의 nMOS 트랜지스터이다.

또한, nMOS 트랜지스터 310과 nMOS 트랜지스터 313으로서 nMOS 트랜지스터 313으로서 nMOS 트랜지스터 310을 구동 트랜지스터, nMOS 트랜지스터 313을 부하 트랜지스터로 한다. 이른바 E/D(인헨스멘트/디플레션)형의 인버터 315가 구성되어 있다.

또 316은 칩인에이블신호/CE가 입력되는 칩인에이블신호 입력단자, 317은 슈미트 트리거 인버터, 318은 통상의 인버터, 319는 감지증폭출력 Sout가 출력되는 감지증폭 출력단자이다.

여기에 pMOS 트랜지스터 307과 nMOS 트랜지스터 309는 이 EPROM이 비선택으로 되어 있는 경우, 후술하는 바와 같이 감지증폭기 305를 비활성으로 하고, 감지증폭기 305에 있어서 전력이 소비되지 않도록 하기 위한 트랜지스터이다.

또, pMOS 트랜지스터 308은 독출시에 선택된 메모리셀 트랜지스터에 전류가 흐르는지의 여부를 검출하기 위한 부하 트랜지스터이고, 그 게이트가 접지되어 있다.

또 nMOS 트랜지스터 314는 독출시, 선택된 메모리셀 트랜지스터가 온으로 되는 경우에 있어서도 이 선택된 메모리셀 트랜지스터에 흐르는 전류가 적은 점에서 nMOS 트랜지스터 308에 있어서의 전류검출을 용이하게 하기 위하여 pMOS 트랜지스터 8에 흐르는 전류를 보완하기 위한 트랜지스터이다.

또 nMOS 트랜지스터 311, 312와 인버터 315는 노드 320의 전압이 상승할 경우에 이를 하강시켜서, 예를들면 1[V]에 안정시키는 것이었다.

즉, 노드 320의 전압이 1[V]보다도 높게 되면, 인버터 315의 출력단, 즉 노드 321의 전압이 내려가서 nMOS 트랜지스터 311, 312를 흐르는 전류가 감소하고, 노드 320의 전압은 1[V]로 안정하도록 회로정수(回路定數)가 설정되어 있다.

또 nMOS 트랜지스터 311을 비트선의 충전을 빠르게 하는 기능을 가지고 있다.

이와 같이 구성된 이 EPROM에 있어서는 비선택시, 칩인에이블신호/CE=[H]로 되고, pMOS 트랜지스터 7=오프, nMOS 트랜지스터 9=온으로 된다.

이 결과, 인버터 315에 대한 전원전압 Vcc의 공급이 차단됨과 함께, nMOS 트랜지스터 311=오프, nMOS 트랜지스터 312=오프로 되고, 감지증폭기 305에 있어서 전력이 소비되지 않도록 한다.

이에 대하여, 이 EPROM이 선택된 칩인에이블신호/CE=[L]로 되고, pMOS 트랜지스터 307=온, nMOS 트랜지스터 309=오프로 된다.

이 결과, pMOS 트랜지스터 307을 거쳐서 인버터 315에 대한 전원전압 Vcc의 공급됨과 함께, nMOS 트랜지스터 311은, nMOS 트랜지스터 312=온으로 되고, 감지증폭기 305는 활성상태로 된다.

여기에, 예를들면 워드선 302=[H]로 됨과 함께 비트선 선택신호 Yo=[H]로, nMOS 트랜지스터 304=온으로 되고, 메모리셀 트랜지스터 301이 선택된 경우에 있어서 이 메모리셀 트랜지스터 30에 전류가 흐르지 않을 경우, 노드 320의 전압은 pMOS 트랜지스터 308과 nMOS 트랜지스터 312를 거쳐서 공급되는 전류와 nMOS 트랜지스터 311을 거쳐서 공급되는 전류에 의해 상승한다.

이 경우, 전술한 바와 같이 노드 321의 전압이 하강하고, nMOS 트랜지스터 311, 312를 흐르는 전류가 감소하고 노드 320의 전압은 1[V]로 안정되고, 이 결과 노드 322의 레벨은 [H]로 되고, 감지증폭기 출력단자 319에는 감지증폭 출력 Sout로서 [H]가 출력된다.

이에 대하여 메모리셀 트랜지스터 301에 전류가 흐르는 경우에 노드 320의 전압은 하강하고, 이 결과 노트 322의 레벨은 [L]로 되고, 감지증폭 출력단자 319는 감지증폭출력 Sout로서 [L]이 출력된다.

이 EPROM에 있어서는, pMOS 트랜지스터 308에서의 전류검출을 용이하게 하기 위하여 nMOS 트랜지스터 314를 설치하고 독출시에 pMOS 트랜지스터 308에 흐르는 전류를 보정하고, 독출의 고속화를 도모하도록 하고 있으나, 시장에 있어서는 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우의 독출시간에 더욱 단축하고, 독출의 고속화를 도모하는 것이 요청하고 있다.

결국, 본 발명에 관계되는 제3의 태양에 있어서는 그러한 종래에서의 문제점에 비추어 전류검출용의 감지증폭기를 탑재하여 되는 불휘발성 반도체 기억장치로서 독출시에 메모리셀 트랜지스터에 전류가 흐르는 경우와 독출시간을 단축하고, 독출의 고속화를 도모할 수 있도록 한 불휘발성 반도체 기억장치를 제공하는 것이다.

결국, 본 발명에 관계되는 불휘발성 반도체 기억장치에 사용되는 감지증폭기는 전류를 많이 흘리면 그 나름대로 빨리 연산처리를 실행하는 능력을 가지고 있으나 메모리셀 트랜지스터를 흐르는 전류가 작고, 따라서, 그 감지증폭기를 구동시키는 능력이 낮게 억제되어져 있는 것이다.

따라서, 그 감지증폭기에 있어서의 그 메모리셀 트랜지스터를 흐르고 있는 전류가 기준치보다도 높은지 낮은지의 판단이 명확히 될 수 없다는 문제가 있다.

그러한 문제를 해결하는 방법이 하나로서 미소한 전류동지를 비교하는 것보다 비율을 바꾸지 아니하고, 어느 정도 대량의 전류를 흘려서 비교하는 것이 그 변화에 대한 검출이 쉽게 될 수 있다는 사고 방법이 있다.

그 때문에 본 발명에 관계되는 제3의 태양에 있어서는 기본적으로는 그 메모리셀 트랜지스터를 흐르는 전류외에 다른 전류를 동시에 흐르게 함에 의해 그 메모리셀 트랜지스터를 흐르는 전류의 레벨을 검출하고자 하는 것이다.

즉, 본 발명에 관계되는 제3의 태양에 있어서는 복수의 워드선(WL₁~WL_m)와 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 되는 셀 메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 그 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n)로 구성된 불휘발성 반도체 기억장치에 있어서, 그 감지증폭 회로는 고전위 전원과 메모리셀 트랜지스터에 접속하는 비트선의 하나의 단자와의 사이에 부하수단과 전류 검출용의 제1의 트랜지스터를 직렬로 배치함과 함께 그 부하수단과 제1의 트랜지스터와의 접속노드부에 출력부에 설치됨과 함께 그 제1의 게이트부와 그 비트선의 단자와의 사이에 인버터를 배치하고, 더우기 그 비트선의 단자와 저전위 전원과의 사이에 전류증폭용의 제2의 트랜지스터를 설치하고, 또한 그 제2의 트랜지스터의 게이트부를 그 인버터의 출력부에 접속시킨 불휘발성 반도체 기억장치가 제공되는 것이다.

제31도와 제32도는 제3의 태양에서의 감지증폭기의 원리설명도이다. 도면중 324는 메모리셀 트랜지스터, 325는 워드선, 326은 비트선, 327은 비트선 선택신호에 의해 온, 오프가 제어되는 비트선 선택용의 스위치소자, 328, 329는 감지증폭기이다.

또 감지증폭기 328, 329에 있어서, 330은 전원전압 Vcc를 공급하는 전원선, 331은 독출시 선택된 메모리 셀 트랜지스터에 전류가 흐르는지의 여부를 검출하기 위한 부하, 332는 감지증폭출력 Sout이 얻어지는 노드, 333~335는 nMOS 트랜지스터, 338, 337은 인버터이다.

여기에, nMOS 트랜지스터 333은 독출시 선택된 메모리셀 트랜지스터가 온으로 되는 경우에 있어서도 이 선택된 메모리셀 트랜지스터에 흐르는 전류가 적은 점에서 331에서의 전류검출을 용이하게 하기 위하여 부하 331에 흐르는 전류를 보완하기 위한 트랜지스터이다.

또, nMOS 트랜지스터 334, 335 및 인버터 336은 nMOS 트랜지스터 335와 스위치소자 327과의 접속점 즉, 노드 338의 전압을 소정의 전압에 안정시키기 위한 것이다.

또한 nMOS 트랜지스터 334는 독출시 선택된 메모리셀 트랜지스터가 오프로 되고, 이 선택된 메모리셀 트랜지스터에 전류가 흐르지 아니할 경우에 nMOS 트랜지스터 333에 흐르는 전류를 보완하는 기능도 하고 있다.

여기에, 본 발명은 독출시 노드 338의 전압이 상승하는 경우에는 nMOS 트랜지스터 333의 게이트전압이 낮아지고 노드 338의 전압이 하강하는 경우에는 nMOS 트랜지스터 333의 게이트 전압이 높아지도록 nMOS 트랜지스터 333의 게이트 전압을 제어하도록 구성하는 것이다.

제31도와 제32도는 각각 본 발명에 관계되는 제3의 태양에서의 구성예를 표시하고 있고, 제31도는 인버터 336의 출력단을 nMOS 트랜지스터 333의 게이트에 접속한예, 제32도는 입력단을 노드 338에 접속된 인버터 336과는 다른 인버터 337의 출력단을 nMOS 트랜지스터 333의 게이트에 접속한 예이다.

상기한 본 발명의 제3의 태양에서의 감지증폭기의 구체적인 구성의 예를 표시한다면 부하 331을 거쳐서 드레인을 전원선 330에 접속하고, 소스를 비트선 선택용의 스위치소자 327의 비트선 326이 접속되어 있지 않은 측의 단자에 접속된 제1의 nMOS 트랜지스터 335와 입력단을 상기 제1의 nMOS 트랜지스터 335와 상기 스위치소자 327과의 접속점 338에 접속되고, 출력단을 상기 제1의 nMOS 트랜지스터 335의 게이트에 접속된 제1의 인버터 336와 드레인을 전기전원선 330에 접속되고 소스를 상기 제1의 nMOS 트랜지스터 335와 상기 스위치소자 327와의 접속점 338에 접속되고, 게이트를 상기 제1의 인버터 336의 출력단에 접속된 제2의 nMOS 트랜지스터 334와 드레인을 상기 제1의 nMOS 트랜지스터 335와 상기 스위치소자 327와의 접속점 338의 전압이 상승하는 경우에는 게이트 전압이 낮아지고 상기 제1의 nMOS 트랜지스터 335와 상기 스위치소자 327와의 접속점 338의 전압이 하강하는 경우에는 게이트 전압이 높아지도록 제어되는 제3의 nMOS 트랜지스터 333를 설치하고, 상기 부하 331과 상기 제1의 nMOS 트랜지스터 335와의 접속점 332에 감지증폭출력 Sout를 얻도록 구성된 감지증폭기 328, 329를 내장하고 있는 불휘발성 반도체 기억장치이다.

본 구체예에 있어서는 독출시, 노드 338의 전압이 하강하는 경우, 즉 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우에는 nMOS 트랜지스터 333의 게이트 전압이 상승하도록 제어되므로 부하 331에 흐르는 전류를 증가하여 감지증폭출력 Sout로서 [L]을 얻는 경우의 시간, 즉 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우의 독출시간을 단축하고, 독출의 고속화를 도모할 수 있다.

이하에, 본 발명에 관계되는 제3의 태양에 관한 구체예에 대하여 제33도~제39도를 참조하면서 설명한다.

제33도는 본 발명에 관계되는 제3의 태양에서의 제1의 구체예의 요부를 표시하는 회로도이다. 도면중 340은 감지증폭기이고 이 감지증폭기 340에서는 nMOS 트랜지스터 314의 게이트는 인버터 315의 출력단에 접속되어 있고, 기타에 대해서는 제30도에 표시하는 종래의 EPROM과 같이 구성되어져 있다.

다만, 이 감지증폭기 340에 있어서도 비트선 선택신호 Yo=[L]로, nMOS 트랜지스터 340=오프의 경우, 노드 320의 전압은 1[V]에 안정되고 이 경우에 있어서, 노드 322의 전압은 슈미트 트리거 인버터 317에 대하여 [H]로 되도록 회로정수가 설정되어 있다.

이 제1구체예에 있어서는 비선택시 칩인에이블신호/CE=[H]로 되고, pMOS 트랜지스터 307=오프, nMOS 트랜지스터 309=온으로 된다.

이 결과, 인버터 315에 대한 전원전압 Vcc의 공급이 차단됨과 함께 nMOS 트랜지스터 311=오프, nMOS 트랜지스터 312=오프로 되고 감지증폭기 340에 있어서 전력이 소비되지 않도록 된다.

이에 대하여, 이 제1실시예가 선택도면 칩인에이블신호/CE=[L]로 되고, pMOS 트랜지스터 307=온, nMOS 트랜지스터 309=오프로 된다.

이 결과, pMOS 트랜지스터 307을 거쳐서 인버터 315에 대하여 전원전압 Vcc가 공급됨과 함께 nMOS 트랜지스터 311=온, nMOS 트랜지스터 312=온으로 되고, 감지증폭기 340은 활성상태로 된다.

여기에, 예를들면 워드선 302=[H]로 됨과 함께, 비트선 선택신호 Yo=[H]로, nMOS 트랜지스터 304=온으로 되고, 메모리셀 트랜지스터 301이 선택된 경우에 있어서 이 메모리셀 트랜지스터 301에 전류가 흐르지 않을 경우, 노드 320의 전압은 pMOS 트랜지스터 308과 nMOS 트랜지스터 312를 거쳐서 공급되는 전류와 nMOS 트랜지스터 311을 거쳐서 공급되는 전류에 의하여 상승한다.

이 경우, 노드 321의 전압이 하강하고, nMOS 트랜지스터 311, 312를 흐르는 전류가 감소하고, 노드 320의 전압은 1[V]에 안정되고, 322의 레벨은 [H]로 되고, 감지증폭 출력단자 319에 감지증폭 출력 Sout로서 [H]출력된다.

이에 대하여 메모리셀 트랜지스터 301에 전류가 흐르는 경우에는 노드 320의 전압은 하강하고 이 결과, 노드 322의 전압은 [L]로 되고, 감지증폭 출력단자 319에는 감지증폭 출력 Sout로서 [L]출력된다.

여기에 이 제1구체예에 있어서는 노드 320의 전압이 하강하면 노드 321의 전압은 상승하고, nMOS 트랜지스터 314의 게이트 전압은 상승하고 nMOS 트랜지스터 314에 흐르는 전류는 증가한다.

따라서, 이 제1구체예에 의하면 독출시 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우, nMOS 트랜지스터 314의 게이트를 접지해 두는 경우에 비교하면 노드 322의 레벨을 [L]로 하는 시간을 단축하여 독출의 고속화를 도모할 수 있다.

결국, 제38도의 파형도를 참조하면 본 발명에 관계되는 상기 구체예에 있어서는 가령 ATD회로를 사용하여 노드부 22를 어느정도 들어올린 상태로 하더라도 그 제2의 트랜지스터와 인버터로 구성되는 본구체예의 제어회로에 의하여 그 노드 322의 레벨을[L]로 하는 시간을 파형(A)에 표시되는 바와같이 단축할 수 있고, 종래의 회로에서의 동일파형(B)에 비하여 독출속도를 대폭으로 단축할 수 있다는 것이 이해된다.

제34도는 본 발명의 제3의 태양에서의 제2구체예의 요부를 표시하는 회로도이다. 도면중, 341은 감지중폭기이고, 이 감지증폭기 341에 있어서 342는 전원전압 Vcc를 공급하는 전원선, 343은 인헨스먼트형의 pMOS 트랜지스터, 344, 345는 인헨스먼트형의 nMOS 트랜지스터, 346은 디플레션형의 nMOS 트랜지스터이다.

여기에, nMOS 트랜지스터 345와 nMOS 트랜지스터 346에서 nMOS 트랜지스터 345를 구동 트랜지스터, nMOS 트랜지스터 346을 부하 트랜지스터로 하는 E/D형의 인버터 347이 구성되어 있다.

즉, 이 제2구체예에서는 pMOS 트랜지스터 343, nMOS 트랜지스터 344와 인버터 347을 설치하고, 인버터 347의 입력단을 노드 320에 접속하고, nMOS 트랜지스터 314의 노드를 인버터 347의 출력단인 노드 348이 접속하도록 한 것이고, 기타에 대해서는 제33도에 표시하는 제1의 구체예와 마찬가지로 구성되어 있다.

이 제2의 구체예에서는 예를들면 워드선 320=[H]로 됨과 함께, 비트선 선택신호 Yo=[H]로, nMOS 트랜지스터 304=온으로 되고, 메모리셀 트랜지스터 301이 선택된 경우에 있어서 이 메모리셀 트랜지스터 301에 전류가 흐르지 않을 경우, 노드 320의 전압은 pMOS 트랜지스터 308과 nMOS 트랜지스터 308과 nMOS 트랜지스터 321을 거쳐서 공급되는 전류와 nMOS 트랜지스터 311을 거쳐서 공급되는 전류에 의해 상승한다.

이 경우, 노드 321의 전압이 하강하고, nMOS 트랜지스터 311, 312를 흐르는 전류가 감소하고, 노드 320의 전압은 1[V]에 안정되고, 노드 322의 레벨은 [H]로 되고, 감지증폭 출력단자 319에 감지증폭 출력 Sout로서 [H]출력된다.

이에 대하여 메모리셀 트랜지스터 301에 전류가 흐르는 경우에는 노드 320의 전압은 하강하고, 이 결과 노드 322의 전압은 [L]로 되고, 감지증폭출력단자 319에는 감지증폭출력 Sout로서 [L]이 출력된다.

여기에 이 제2구체예에 있어서는 노드 320의 전압이 하강하는 경우에는 인버터 347의 출력단인 노드 348의 전압은 상승하고 nMOS 트랜지스터 314의 게이트 전압은 상승하기 때문에, nMOS 트랜지스터 314에 흐르는 전류는 증가한다.

따라서, 이 구체예에 의해서도 독출시, 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우, nMOS 트랜지스터 314의 게이트를 접지해 두는 경우에 비교하면 노드 322의 레벨을 [L]로 하는 시간을 단축하여 독출의 고속화를 도모할 수 있다.

제35도는 본 발명에 관계한 제3의 태양에서의 제3구체예의 요부를 나타내는 회로도이다. 도면중, 349는 감지증폭기이고, 이 감지증폭기 349에 있어서, 350은 전원전압 Vcc를 강압해서 되는 강압전압 VA를 공급하는 강압전압선이다.

즉, 이 제3의 구체예는 pMOS 트랜지스터 343을 거쳐서 강압전압 VA를 인버터 347에 공급하고, 기타에 대하여는 제34도 표시하는 제2의 구체예와 마찬가지로 구성한 것이다.

이 제3의 구체예에 의하면 제2의 구체예와 마찬가지의 작용효과를 얻을 수 있음과 함께 노드 320의 전압이 하강하는 경우, 노드 348의 전압의 상승을 제2실시예의 경우보다도 억제함으로써 nMOS 트랜지스터 314의 게이트 전압의 상승을 제2의 구체예의 경우보다도 낮게 억제하고, nMOS 트랜지스터 314에 흐르는 전류를 저감하고, nMOS 트랜지스터 314에 흐르는 전류가 너무 크게 됨으로써 동작을 방지할 수 있다.

제36도는 본 발명에 관계되는 제3의 태양에서의 제4의 구체예의 요부를 표시하는 회로도이다. 도면중 351은 감지증폭기이고 이 감지증폭기 351은 nMOS 트랜지스터 352를 설치하고, 그 드레인을 전원선 306에 접속하고 이 소스를 노드 322에 접속하고 그 게이트에 ATD 신호를 공급하도록 하고, 기타에 대하여는 제33도에 표시하는 제1의 구체예와 같이 구성한 것이다.

이 제4의 구체예에 의하면, 독출시, ATD 신호에 의하여 노드 320, 322를 프리차지하고, 선택된 메모리 셀 트랜지스터에 전류가 흐르지 않을 경우, 즉 [H]를 독출하는 경우에 그 고속화를 도모할 수 있다.

또 이 제4의 구체예에서는 nMOS 트랜지스터 314의 게이트는 제1구체예의 경우와 같이 노드 321에 접속되어 있으므로 독출시, 노드 320의 전압이 하강하는 경우 nMOS 트랜지스터 314의 게이트 전압은 상승하고 nMOS 트랜지스터 314에 흐르는 전류는 증가한다.

따라서, 이 제4의 구체예에 의하면 독출시 ATD 신호에 의하여 노드 320, 322를 프리차지하도록 구성하는 경우에 있어서 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우, nMOS 트랜지스터 414의 게이트를 접지해두는 경우에 비교하여 노드 322의 레벨을 [L]로 하는 시간을 단축하고, 독출의 고속화를 도모할 수 있다.

제37도는 본 발명에 관계되는 제3의 태양에서의 제3의 구체예의 요부를 표시하는 회로도이다. 도면중, 353은 감지증폭기이고, 이 감지증폭기 353은 트랜지스터 352를 설치하고 그 드레인을 전원선 306에 접속하고, 그 노드를 노드 322에 접속하고 그 게이트에 ATD 신호를 공급하도록 하고, 기타에 대하여 제34도에 도시하는 제2의 구체예와 같이 구성한 것이다. 이 제5의 구체예에 의해서도 독출시 ATD 신호에 의하여 노드 320, 322를 프리차지하고, 선택된 메모리셀 트랜지스터에 전류가 흐르지 않을 경우, 즉 [H]를 독출하는 경우에 그 고속화를 도모할 수 있다.

또 이 제5의 구체예에서는 nMOS 트랜지스터 314의 게이트는 제2의 구체예의 경우와 같이 게이트 348에 접속되어 있으므로 독출시, 노드 320의 전압이 하강한 경우 nMOS 트랜지스터 314의 게이트 전압은 상승하고 nMOS 트랜지스터 314에 흐르는 전류는 증가한다.

따라서, 이 제5의 구체예에 대해서도 독출시 노드 320, 322을 프리차지하도록 구성하는 경우에 있어서, 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우, nMOS 트랜지스터 314의 게이트를 접지해두는 경우에 비교하여 노드 322의 레벨을 [L]로 하는 시간을 단축하고 독출의 고속화를 도모할 수 있다.

또한 제38도는 제37도에 표시된 감지증폭기 353의 동작을 제30도에 표시하는 종래의 트랜지스터 305의 동작과 비교하는 파형도이고 제38도는 제37도중의 감지증폭기 353의 동작을 표시하는 파형도, 제38b도는 제30도에 표시하는 감지증폭기 353의 동작을 표시하는 파형도, 제38b도는 제30도에 표시하는 감지증폭기 305의 동작을 표시하는 파형도이다.

제39도는 본 발명에 관계되는 제3의 태양에서의 제6의 구체예의 요부를 표시하는 회로도이다. 도면중 354는 감지증폭기이고, 이 감지증폭기 354는 nMOS 트랜지스터 352를 설치하고, 그 드레인을 전원선 306에 접속하고 이 소스를 노드 322에 접속하고 그 게이트에 ATD 신호를 공급하도록 하여 기타에 대하여는 제35도에 도시하는 제3의 구체예와 같이 구성한 것이다.

제39도의 제6의 구체예에 의해서도 독출시 ATD 신호에 의하여 노드 320, 322를 프리차지하고, 선택된 메모리 셀 트랜지스터에 전류가 흐르지 않을 경우, 즉 [H]를 독출하는 경우에 그 고속화를 도모할 수 있다.

또 이 제6의 구체예에서는 nMOS 트랜지스터 314의 게이트는 제3의 구체예의 경우와 같이 노드 348에 접속되어 있으므로 독출시 노드 320의 전압이 하강하는 경우, nMOS 트랜지스터 314의 게이트 전압은 상승하고, nMOS 트랜지스터 314에 흐르는 전류는 증가한다.

따라서, 이 제3의 구체예에 의하면 독출시 ATD 신호에 의하여 노드 320, 322를 프리차지하도록 구성하는 경우에 있어서 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우, nMOS 트랜지스터 314의 게이트를 접지해두는 경우에 비교하여 노드 322의 레벨을 [L]로 하는 시간을 단축하고, 독출의 고속화를 도모할 수 있다.

또, 이 제6의 구체예에 의하면, 인버터 347에는 강압전압 VA 공급되므로 노드 320의 전압이 하강하는 경우 nMOS 트랜지스터 314의 게이트 전압의 상승을 제5의 구체예의 경우보다도 낮게 억제하고, nMOS 트랜지스터 314에 흐르는 전류를 저감하고, nMOS 트랜지스터 314에 흐르는 전류가 너무 크게 됨으로써 오동작을 방지할 수 있다.

이상과 같이, 본 발명에 관계되는 제3의 태양에 의하면 독출시 선택된 메모리셀 트랜지스터를 전류가 흐르는 경우, 부하에 흐르는 전류를 보완하기 위한 nMOS 트랜지스터의 기이트 전압이 상승하도록 구성되어 있으므로, 독출시 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우, 부하에 흐르는 전류를 증가하고 선택된 메모리셀 트랜지스터에 전류가 흐르는 경우의 독출시간을 단축하고 독출의 고속화를 도모할 수 있다.

상기한 본 발명에 관계되는 불휘발성 반도체 기억장치에 있어서는 복수종의 서로 다른 전원전압을 다른 위치에 있어서 사용하는 것이고, 그 거의가 외부의 전원전압으로부터 전류를 공급되어 있다.

그리하여 상기한 본 발명에 있어서의 태양에 있어서는 바람직하게는 단일의 외부전원전압으로부터 복수종의 서로 다른 전원전압을 그 불휘발성 반도체 기억장치 내부에서 발생시키도록 한 것이다.

그러나, 그러한 내부전원 전압발생회로에 있어서도 종래부터 많은 문제가 있고 이상적인 내부전원 전압발생로를 얻는 것은 어려운 상태에 있었다.

즉, 근년 반도체장치의 고집적화에 수반하여 구성소자의 가공치수의 미세화의 그 저소비전력화의 요구에 수반하여 전원전압의 저압화(예를들면, 현재주류의 5V에서 30V 또는 3.3V로의 이행)가 요구되어 있다. 그 한편, 종래의 반도체장치나 다른 부품도 혼재하여 사용할 필요가 있으므로, 저전압에서의 동작만이 아니고 통상의 전원전압에서의 동작에 대해서도 장치 전체로서 동작을 보증하는 것이 요망되고 있다.

종래 알려져 있는 기술로는 기존의 반도체장치에 대하여 특별히 연구를 함이없이 무리하게 저전압으로 사용하고 있었다. 따라서 저전압에서의 사용으로는 반도체장치를 구성하는 트랜지스터가 저전압에 대하여 적정화(예를들면 게이트 산화막의 박막화, 채널 길이의 단소화 등)가 충분히 되어 있지 않으므로 특성의 열화가 현저하였다.

이 때문에 종래의 반도체장치에서는 외부로부터의 전원전압(통상은 5V)을 장치 내부에서 적당한 저전압으로 강압하는 방법(결국, 전류전압은 단순히 강압하는 것만의 수법)을 사용하여 그 강압전압에 대해 트랜지스터의 적정화를 행하고 반도체장치의 특성을 확보하는 것이 행하여진다.

그러나 외부전원전압을 단순히 강압하는 것만의 기술을 사용한 종래의 반도체장치에서는 이하에 기술하는 것처럼 여러 문제, 즉(1) 강압회로 자체의 문제, (2) 입력단회로의 문제, (3) 출력단회로의 문제가 발생한다.

(1) 강압회로 자체의 문제

제40도에 종래형의 반도체장치에서의 전압 강압회로의 일예가 표시되고, 제41도에는 그 동작 특성 파형이 도시되어 있다.

제40도에 있어서, Vcc 외부로부터의 전원전압(라인), Vss는 반도체 장치의 기준의 전원전압(라인), Vci는 강압된 내부전압을 표시한다.

도시의 회로는 전원라인 Vcc에 접속된 정전류원 IS와 그 정전류원의 출력단과 전류라인 Vss의 사이에 직렬로 접속되고 또 각 게이트가 각각의 드레인에 접속된 n채널 트랜지스터 QT1~QTn과 전원라인 Vcc 내부전원(Vci) 발생노드간에 접속되고, 또 트랜지스터 QT1의 드레인단의 신호에 응답하는 n채널 트랜지스터 Q30으로써 구성되어 있다.

이 회로구성에서는 제41도의 동작특성에 표시되는 바와같이 외부전압 Vcc가 V₁의 레벨 이상에서는 내부전압 Vci는 V₂의 레벨로 일정화되므로 이상적인 전압강압이 행해지는 이점이 있다.

그런, 그 한편으로는 외부전압 Vcc를 강압전압 Vci로 변환하기 위한 트랜지스터 Q30의 게이전위(기준전압)는 트랜지스터 QT1~QTn의 각 전압강하(즉, 한계레벨)에 의해 결정되므로 주위 온도의 변동이나 전원전압의 변동등이 있는 경우에 문제가 생긴다. 즉, 각 트랜지스터 QT1~QTn의 전압강하량이 변동하고, 그에 따라 트랜지스터 Q30의 전위도 변동하므로 강압전압 Vci를 안정되게 출력할 수 없는 결점이 있다.

또 정전류원 IS를 써서 각 트랜지스터 QT1~QTn에 전압강하를 발생시켜 있으므로 항상 전류를 소비하고 있는 불리한 점도 있다.

(2) 입력단회로의 문제

제42도에 종래형의 반도체기억장치에서의 어드레스 입력회로의 일예가 도시되어 있다.

도시의 회로는 예를들면 제40도에 도시한 전압강압회로에서 발생된 강압전압 Vci에 의하여 구동되고, 강압전압 Vci의 라인에 소스가 접속되고 또 Vss의 전위에 응답하는 p전압 트랜지스터 Q31과 그 트랜지스터의 드레인과 전원라인 Vss의 사이에 접속되고, 또 어드레스 입력신호에 응답하는 CMOS 인버터(p채널 트랜지스터 Q32와 n채널 트랜지스터 Q33)와 트랜지스터 Q33과 병렬로 접속되고 또 Vss의 전위에 응답하는 n채널 트랜지스터 Q34와 전원라인 Vci와 Vss의 사이에 접속되고, 또 인버터(Q32, Q33)의 출력에 응답하는 CMOS 인버터(p채널 트랜지스터 Q35와 n채널 트랜지스터 Q36)로서 구성되어 있다.

이 회로구성에서는 내부 강압전압 Vci로 구동되어 있으므로 그보다 고전위의 통상의 전원전압 Vcc로 구동하는 경우에 비하여 입력회로의 입력한계치 레벨이 낮아져서 노이즈에 약하다는 문제가 있다. 예를들면, 내부에서 발생한 노이즈 등에 의해 트랜지스터가 오동작이 생길 가능성이 있다.

또 어드레스 입력신호가 Vcc~Vss의 레벨의 진폭으로 변화한 경우, 외부신호 시억간의 용량결합에 의한 노이즈(커플링 노이즈)성분이 커지는 불리함도 있다.

(3) 출력단회로의 문제

제43도에 종래형의 반도체기억장치에서의 어드레스 입력회로의 일예가 도시되어 있다.

도시의 회로는 제42도의 회로와 같이, 예를들면 제40도에 도시한 전압강압회로에서 발생된 강압전압 Vci에 의해 구동되고 강압전압 Vci의 라인과 전원라인 Vss의 사이에 접속되고, 또 내부회로로부터의 데이타 신호에 응답하는 CMOS 인버터(p채널 트랜지스터 Q37와 n채널 트랜지스터 Q38)에 의해 구성되어 있다.

이 회로구성에서는 내부 강압전압 Vci에서 구동되어 있으므로, 내부회로로부터의 데이타신호가 Vci~Vss의 진폭으로 변화할 경우, 그에 따라 출력신호도 Vci~Vss의 진폭으로 변화한다. 그 때문에, 이 데이타 출력회로의 출력단에 접속되는 회로가 통상의 전원전압(5V계)으로 구동되어 있는 경우, 그 회로에 사용되는 소자와의 정합성이 좋지 않다는 문제가 있다. 경우에 의해서는 소정의 논리 레벨의 신호를 안정되게 전달할 수가 없다는 부적합함도 고려된다.

제41도에는 종래형에서의 데이타 출력회로의 다른예가 도시되어 있다.

도시의 회로는 외부의 전원전압 Vcc으로 구동시켜 전원라인 Vcc와 Vss의 사이에 접속되고 또 내부회로로부터의 데이타 신호에 응답하는 CMOS 인버터(p채널 트랜지스터 Q39와 n채널 트랜지스터 Q40)에 의해 구성되어 있다.

이 회로구성에서는 전원전압 Vcc로 구동되어 있으므로, 같은 5V계의 전압으로 구동되는 외부소자와의 정합성인 점에서는 문제는 없다. 그러나, 내부회로로부터의 데이타 신호가 Vci~Vss의 진촉으로 변화한 경우, 입력레벨이 Vss일때는 p채널 트랜지스터 Q39만이 온하여 n채널 트랜지스터 Q40은 차단하므로 문제는 생기지 않으나 입력레벨이 Vci일 때, 전원전압 Vcc와 강압전압 Vci의 레벨차대로는 p채널 트랜지스터 Q39도 온상태로 되므로 트랜지스터 Q39와 Q40을 통해 전원라인 Vcc에서 Vss로 관통전류가 흐르는 문제가 발생한다.

그 때문에 본 발명에 관계되는 제4의 태양에 있어서는 그러한 불휘발성 반도체기억장치 등에 주로 사용되는 내부 전원전압 발생회로에서의 종래의 문제점을 해결하여 전류소비를 적게함과 함께 외부로부터 내부강압전압을 혼재하여 사용한 경우에도 외부소자를 포함한 각 소자와의 정합성을 양호 유지하고, 또 노이즈의 영향을 없애고, 동작신뢰성의 향상에 기여하는 불휘발성 반도체기억장치에 있어서의 내부 전원전압 발생회로를 제공하는데 있다.

다시금 언급한다면, 본 발명에서 그 제4의 태양에서의 내부 전원전압 발생회로는 구성이 간단하고, 또한 전압강압회로에 볼 수 있는 관통전류의 발생이 없고, CMOS 구조의 전압강압회로를 채용하여 그 내부 전원전압 발생회로를 구성하는데 극히 적합한 형성할 수 있는 것이다.

결국, 본 발명에서 그 제4의 태양에서의 기본적 기술구성은 외부 전원전압과 기준전압과도 안정한 고정전압 레벨로 유지한 상태에 있어서, 그 내부 전원전압 발생회로를 구성하는 주된 트랜지스터의 한계치를 조정함으로써 소정의 레벨이 강압전압을 발생시키는 것이 가능케 되는 것이다.

따라서 본 발명에 관계되는 제4의 태양에 있어서는 특히 외부로부터의 전원전압을 강압하는 회로를 내장하고 전원전압의 넓은 범위에 있어서 그 동작을 보증하도록 한 내부 전원전압을 발생회로를 얻을 수 있게 된다.

그러한 제4의 태양에서의 내부 전원전압 발생회로는 상기 과제를 해결하기 위하여 외부로부터의 전원전압을 소정의 내부전압에 강압하는 강압수단을 구비하고, 그 전압 강압수단은 상기 전류전압의 라인과 상기 내부전압의 발생 노드간에 접속된 트랜지스터를 가지고, 그 트랜지스터의 게이트에 소정 레벨의 기준전압을 인가하여 상기 내부 전압발생 노드에서 상기 강압된 내부전압을 출력하는 것을 특징으로 한다.

보다 구체적으로는, 복수의 워드선(WL₁~WL_m)와 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 되는 셀 메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 그 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n), 적어도 일부의 외부 전원에 접속되고 그 외부 전원전압에서 복수종의 내부 전원전압을 발생시키는 내부 전원전압 발생회로에는 외부로부터의 전원전압(Vcc) 을 소정의 내부전압(Vci)으로 강압하는 전압 강압수단을 구비하고 그 전압 강하수단은 상기 내부전압의 발생노드(N)과의 사이에 접속된 트랜지스터(Q)를 가지고, 또한 그 트랜지스터의 게이트 소정 레벨의 기준전압을 인가하여 상기 내부 전압 발생 노드에서 상기 강압된 내부전압을 출력하도록 구성된 반도체기억장치의 내부 전원전압 발생회로이고, 상기 트랜지스터는 디플레션형의 n채널 트랜지스터임이 바람직하다.

더우기, 상기 내부전원전압 발생회로에 있어서 내부 전압발생 노드에 평활용의 캐퍼시피(C)를 설치하는 것도 가능하고, 이에 대하여 노이즈 등의 원인에 의하여 발생하는 편차를 평활히 할 수 있다.

또한, 본 구체예에 있어서는 상기 트랜지스터의 계수치를 변경함으로써 전압강압 레벨이 조정되는 것이다.

또 본 구체예에 있어서는 상기 트랜지스터의 게이트에 인가되는 일정한 고정된 기준전압은 상기 반도체장치의 기준의 전원(Vss)에서 공급되는 단일의 전압이 바람직하다.

더우기, 상기 트랜지스터의 게이트에 인가되는 소정 레벨의 기준전압을 반도체장치의 기준의 전원 라인에서 공급되고, 이에 의해 상기 내부전압발생 노드에서 강압전압만을 출력하도록 해도 좋고, 또는 불휘발성의 기억소자 등을 사용하여 그 내용에 의하여 상기 트랜지스터의 게이트에 인가되는 소정 레벨의 기준전압을 외부 전원전압의 레벨 또는 반도체장치의 기준의 전원전압의 레벨의 어느것에 설정하고, 그에 의해 상기 내부전압 발생노드에서 강압전압 또는 통상의 전원전압을 선택적으로 출력해도 좋다.

상기한 구성에 의하면, 전원전압을 소정의 내부 전압으로 강압하기 위한 수단으로서 트랜지스터를 사용하여 트랜지스터의 게이트에 안정된 소정 레벨의 기준전압을 인가하여 구동하도록 하고 있으므로 종래에 보였던 바와같은 낭비적인 전류소비를 초래함이 없이 안정된 내부강압전압을 얻을 수 있다.

또 내부 전압발생 노드에 평활용이 캐퍼시터를 설치할 경우에는 그 노드에 출력되는 내부 강압전압의 레벨을 더 안정화시킬 수 있다.

본 발명의 제4의 태양에 관계되는 내부에 전원전압 발생회로의 구체예에 대해 제45~제50도를 참조하여 설명한다.

제45도에는 본 발명의 제4의 태양에 관계되는 내부전원전압 발생회로에서의 전압강압회로의 일성예가 도시되어 있다.

본 실시예에서는 외부로부터 전원전압 Vcc를 내부회로를 위해 강압된 내부전압 Vci로 변환하기 위한 소자로서 디플레션형의 n채널 트랜지스터 Q를 사용하고 있다. 이 트랜지스터 Q의 게이트는 본 장치의 기준의 전원라인 Vss(즉, 안정된 접지 레벨=OV의 기준전압)에 접속되고, 그 접지는 고전위의 전원라인(즉, 외부전압 Vcc)에 접속되고, 소스는 내부전압 Vci의 발생노드 N에 접속되어 있다. 이 디플레션형 트랜지스터 Q의 한계 레벨은 Vth=Vci로 선정되어 있다. 또 내부 전압발생 노드 N과 저전위의 전원라인 Vss 사이에는 평활용 캐퍼시터 C가 접속되어 있다.

본 실시예의 구성에 의하면, 외부의 안정된 전원전압 Vcc를 강압된 내부전압 Vci로 변환하기 위한 트랜지스터 Q의 게이트는 변동하지 않는 안정된 레벨의 기준전압라인 Vss에 접속되어 있고, 또 제40도의 구성에 보았던 바와같이 항시 전류를 흘려버리는 부적합도 없으므로 안정된 내부 강압전압 Vci를 얻을 수 있다.

본 발명에 관계되는 내부 전원전압 발생회로에 있어서의 트랜지스터의 한계치는 예를들면, 실리콘 산화막과 두께를 변경함으로써 저장할 수 있다.

또 내부 전압 발생노드 N에 평활용 캐퍼시티 C가 설치되어 있으므로 그 노드 N에 출력되는 내부 강압전압 Vci의 레벨을 안정화할 수 있다.

본 구체예에서는, 내부 전압 발생노드 N에서 강압된 내부 전압 Vci만을 출력하도록 구성하였으나 이 내부전압(Vci)을 통상의 전원전압(Vcc)으로 절환하여 출력시키도록 하는 것도 용이하게 가능하다. 그 회로의 일예는 제46도에 표시되어 있다.

제46도에 도시되는 회로는 내부 강압전압 Vci 또는 외부전압 Vcc의 어느것을 출력하는지를 결정하기 위한 소자로써, 예를들면 EPROM 등의 불휘발성 메모리셀 QM을 설치한 것을 특징으로 하고 있다. 이의 불휘발성 메모리셀 QM은 기준의 전원라인 Vss와 내부 노드 P사이에 접속되고, 그 제어게이트 외부전압 Vcc의 전원라인에 접속되어 있다. 불휘발성 메모리셀 QM은 그 기억내용에 따라 전류를 흘리거나 또는 전류를 흘리지 않는다. 따라서 내부노드 P의 전위는 그 메모리셀 QM이 전류를 흐르게 하는 경우에는 "L"레벨, 전류를 흘리지 않는 경우에는 "H"레벨을 나타낸다.

고전위의 전원라인 Vcc와 내부노드 P의 사이에는 P채널 트랜지스터 Q1이 접속되어 있다. 또 전원라인 Vcc와 저전위의 전원라인 Vss의 사이에는 MOS 구성의 인버터(p 채널트랜지스터 Q2 와 n채널트랜지스터 Q3)가 접속되어 있고, 그 트랜지스터의 게이트는 모두 내부의 노드 P에 접속되고, 드레인은 모두 P 채널 트랜지스터 Q1의 데이타에 접속되어 있다. 마찬가지로, 전원라인 Vcc와 Vss의 사이에 다른 CMOS 구성의 인버터(P채널트랜지스터 Q4와 n채널트랜지스터 Q5)가 접속되어 있고, 그 트랜지스터의 게이트는 모두 인버터(Q2,Q3)의 출력단에 접속되고, 드레인은 모두 트랜지스터 Q(제45도 참조)의 데이타에 접속되어 있다.

즉, 제46도의 실시예에서는 전원전압 Vcc를 내부전압 Vci(또는 Vcc)로 변환하기 위한 트랜지스터 Q의 게이트는 제45도 실시예와 같이 고정의 기준전위 Vss는 아니고, 불휘발성 메모리셀 QM의 내용에 의존하여 결정되는 전위(결국 내부노드 P에 나타나는 "H"레벨 또는 "L"레벨)에 응답하도록 구성되어 있다.

따라서, 불휘발성 메모리셀 QM이 전류를 흘리는 경우 내부노드 P는 "L"레벨이 되므로 2단의 인버터를 거쳐서 트랜지스터 Q의 게이트에는 "L"레벨의 신호가 인가되고, 그 트랜지스터는 차단 상태로 된다.

이에 의하여, 내부 전압발생노드 N에는 강압된 내부전압 Vci가 출력된다. 한편, 불휘발성 메모리셀 QM이 전류를 흘리지 않을 경우, 내부 노드 P는 "H"레벨로 되므로 상기 동작과는 역으로 트랜지스터 Q의 온에 의해 내부전압발생노드 N에는 외부 전원전압 Vcc가 출력된다.

제47에는 상기 전압 강압회로가 적용되는 반도체장치의 입력단회로의 일구성예가 도시되어 있다.

도시한 입력단 회로는 적어도 일부의 회로가 내부 강압전압 Vci에 의해 구동되는 내부회로(도시하지 않음)에 입력신호 Si(예를들면 반도체 메모리의 경우에는 어드레스 신호)을 전달하도록 구성되어 있고, 외부로부터의 전원전압 Vcc에 의하여 구동되는 회로부와 상기 강압된 내부전압 Vci에 의하여 구동되는 회로부를 가지고 있다.

외부 전원전압 Vcc에 의하여 구동되는 회로부는 전원라인 Vcc에 소스가 접속되고, 또한 Vss의 전위에 응답하는 p채널트랜지스터 Q11과 그 트랜지스터의 드레인과 전원라인 Vss 사이에 접속되고, 또한 입력신호 Si가 응답하는 CMOS 인버터(P채널트랜지스터 Q12와 n채널트랜지스터 Q13)과 트랜지스터 Q13 병렬로 접속되고, 또한 Vss의 전위에 응답하는 n채널트랜지스터 Q14와 전원라인 Vcc와 Vss의 사이에 접속되고 또한 인버터(Q12, Q13)의 출력에 응답하는 CMOS 인버터(p채널트랜지스터 Q15와 n채널 트랜지스터 Q16)를 가지고 있다. 트랜지스터 Q15, Q16은 전단의 회로에서 출력되는 진폭 Vcc~Vss의 신호의 레벨을 안정화시켜서 후단에 전달하는 기능을 가지고 있다.

한편, 내부 강압전압 Vci에 의해 구동되는 회로부는 내부강압전압 Vci의 라인과 전원라인 Vss의 사이에 접속되고 또한 인버터(Q15,Q16)의 출력에 응답하여 CMOS 인버터(p채널트랜지스터 Q17과 n채널트랜지스터 Q18)와 같이 전원라인 Vci와 Vss의 사이에 접속되고, 또한 인버터(Q17,Q18)의 출력에 응답하는 CMOS 인버터(p채널트랜지스터 Q19와 n채널 트랜지스터 Q20)를 가지고 있다.

제47도의 회로구성에 의하면, 입력신호 Si를 직접 수신하는 회로부는 외부 전원전압 Vcc로 구동되어 있으므로 종래형의 구성(제42도 참조)에 비하여, 입력 한계치 레벨을 높게 할 수가 있다. 따라서 외부입력신호의 노이즈에 대하여 유리한 구성으로 되고(결국 노이즈 마진의 향상), 트랜지스터의 오동작의 가능성을 배제할 수가 있다. 이는 동작 신뢰성의 향상에 기여하는 것이다.

또한, 입력신호 Si를 수신하는 회로부는 물론이고, Vci로 구동되는 회로부의 초단(트랜지스터 Q17,Q18)의 각 데이타 신호 Vcc~Vss의 논리진폭으로 변화하므로, 각 트랜지스터(Q17,Q18)의 데이타 내압은 상대적으로 높게 되도록 선정해 두는 것이 바람직하다.

또 이에 관련하여 외부 전원전압 Vcc로 구동되는 회로부에 사용되는 각 트랜지스터의 드레인 내압 또는 게이트 내압도 올려둘 필요가 있다.

제48도에는 상기 전압 강화회로가 적용되는 반도체장치의 출력단회로의 일구성예가 표시된다.

도시한 출력단 회로는 적어도 일부의 회로가 내부 강압전압 Vci에 의해 구동되는 내부회로(도시하지 않음)로부터의 데이타 신호를 데이타 출력 So로서 외부에 출력하도록 구성되어 있고, 상기 강압된 내부전압 Vci에 의하여 구동되는 회로부와 외부로부터의 전원전압 Vcc에 의해 구동되는 회로부를 가지고 있다.

내부강압전압 Vci에 의하여 구동되는 회로부는 내부 강압 전압 Vci의 라인과 전원라인 Vss 사이에 접속되고 또한 상기 데이타 신호에 응답하는 CMOS 인버터(p채널트랜지스터 Q21와 n채널 트랜지스터 Q22)를 그 인버터의 출력단에 소스가 접속되고 또한 상기 내부 강압전압 Vci의 라인에 게이트가 접속된 n채널트랜지스터 Q23을 가지고 있다.

한편, 외부 전원전압 Vcc에 의해 구동되는 회로부, 트랜지스터 Q23의 드레인 전원라인 Vcc의 사이에 접속괴고 또한 후술의 CMOS인버터 Q25, Q26의 출력신호에 응답하는 p채널트랜지스터 Q24와 전원라인 Vcc와 Vss의 사이에 접속되고, 또한 트랜지스터 Q24의 드레인단의 신호에 응답하는 CMOS 인버터(p채널트랜지스터 Q25와 n채널트랜지스터 Q26)와, 동일한 전원라인 Vcc와 Vss의 사이에 접속되고 또한 인버터(Q25,Q26)의 출력에 응답하여 데이타 출력 So를 생성하는 CMOS 인버터(p채널트랜지스터 Q27과 n채널트랜지스터 Q28)를 가지고 있다.

제47도의 구성에서는 내부회로로부터의 데이타 신호를 레벨 변환수단(트랜지스터 Q23, Q24)를 사용하여 외부 전원전압 Vcc의 레벨로 변환한 후, Vcc~Vss의 진폭을 가진 데이타 출력 So로서 외부에 출력하고 있다. 따라서 이의 출력단에 접속되는 회로가 통상의 전원전압(5V계)으로 구동되어 있는 경우에 그 회로에 사용되는 소자와의 정합성을 양호하게 유지할 수가 있다.

또, 내부회로로부터의 데이타신호가 Vci~Vss의 진폭으로 변화한 경우에도 상기 레벨 변환수단의 작용에 의해 트랜지스터 Q25, Q26의 데이타에는 Vci~Vss의 진폭을 가진 신호가 입력되므로 양쪽의 트랜지스터는 모두 온 하는 일이 없고, 따라서 그 트랜지스터를 거쳐서 전원라인 Vcc에서 Vss에 관통 전류가 흐르는 부적합함을 해소할 수가 있다.

또한 제47도의 경우와 같이 외부 전원전압 Vcc로 구동되는 회로부에 사용되는 각 트랜지스터의 드레인 내압 또는 게이트 내압은 상대적으로 높아지도록 선정해 두는 것이 바람직하다.

제49도에는 제46도의 회로 적용되는 반도체기억장치의 구성이 도시되어 있다.

이 도면에 있어서, 410은 강압회로를 표시하고 그 강압회로 포함되는 불휘발성 메모리셀의 써넣기/소거회로(제50도 참조)와 제46도의 전압 강압회로에 의해 구성되어 있다. 이 강압회로 410은 통상의 전원전압 Vcc와 불휘발성 메모리셀의 써넣기/소겅용의 고전압 Vpp의 공급을 수신하여 동작한다. 420은 강압회로 410의 출력단(노드 N)에 나타나는 내부 강압전압의 공급을 수신하여 동작하는 회로부를 표시하고 어드레스 버퍼, 디코더, 메모리셀 어레이와 감지증폭기를 가지고 있다. 또 430은 전원전압 Vcc의 공급을 수신하여 어드레스 입력의 버퍼링을 하는 초단의 어드레스버퍼, 440은 마찬가지로 전원전압 Vcc의 공급을 수신하여 데이타 출력을 송출하는 출력버퍼를 표시한다.

제50도에는 강압회로 410에 있어서의 불휘발성 메모리셀의 써넣기/소거회로의 일구성예가 도시되어 있다.

이 도면에 있어서, 불휘발성 메모리셀 QM의 써넣기를 제어하는 회로는 소스가 패드 P₁에 접속되고, 또한 게이트가 드레인에 접속 P채널트랜지스터 Q41과 그 트랜지스터의 드레인과 전원라인 Vss의 사이에 접속되고 또한 전원전압 Vcc에 응답하는 COMS 인버터(p채널트랜지스터 Q42 및 n채널트랜지스터 Q43)와 전원라인 Vcc와 Vss의 사이에 접속되고, 또한 인버터 Q42, Q43의 출력에 응답하여 써넣기 신호 WX를 생성하는 CMOS 인버터(p채널트랜지스터 Q44와 n채널트랜지스터 Q45)를 가지고 있다. 마찬가지로 불휘발성 메모리셀 QM의 소거를 제어하는 회로는 소스가 패드 P₂에 접속되고 또한 게이트가 드레인에 접속된 p채널 트랜지스터 Q46과 그 트랜지스터의 드레인과 전원라인 Vss의 사이에 접속되도 또한 전원전압 Vcc에 응답하는 CMOS 인버터(p채널트랜지스터 Q47와 n채널트랜지스터 Q48)와 전원라인 Vcc와 Vss의 사이에 접속되고 또한 인버터 Q47, Q48의 출력에 응답하여 소거신호 EX를 생성하는 CMOS 인버터(p채널트랜지스터 Q49와 n채널트랜지스터 Q50)를 가지고 있다.

또 불휘발성 메모리셀 QM의 써넣기/소거회로 부분은 드레인이 전원라인 Vcc에 접속되고 또한 써넣기 신호 WX에 응답하는 n채널트랜지스터 Q51과 드레인이 고전압의 전원라인 Vpp에 접속되고 또한 노드의 전위에 응답하는 n채널트랜지스터 Q52와 드레인 트랜지스터 Q51, Q52의 각 소스에 접속되고 또한 게이트가 소스(노드)에 접속된 n채널트랜지스터 Q53과 노드과 전원라인 Vss의 사이에 접속되고, 또한 노드의 전위에 응답하는 n채널트랜지스터 Q54와 소거신호 EX의 출력단과 노드의 사이에 접속되고 또한 전원전압 Vcc에 응답하는 n채널트랜지스터 Q55와 고전압의 전원라인 Vpp와 노드의 사이에 접속되고, 또한 노드의 전위에 응답하는 p채널트랜지스터 Q56과 노드와의 사이에 순방향으로 접속된 인버터 IV1과 고전압의 전원라인 Vpp와 노드의 사이에 접속되고 또한 노드의 전위에 응답하는 p채널 트랜지스터 Q57과 노드와의 사이에 순방향으로 접속된 인버터 IV2와 노드와 써넣기 신호 WX의 출력단의 사이에 접속되고 또한 전원전압 Vcc에 응답하는 n채널트랜지스터 Q58과 드레인이 고전압의 전원라인 Vpp에 접속되고, 또 노드의 전위에 응답하는 n채널트랜지스터 Q59와 그 트랜지스터의 소스와 노드의 사이에 접속되고, 또한 노드의 전위에 응답하는 불휘발성 메모리셀 QM과 트랜지스터 Q59의 소스와 내부 노드 P의 사이에 접속되고, 또한 전원전압 Vcc에 응답하는 n채널트랜지스터 Q60을 가지고 있다.

이하, 제50도에 도시하는 써넣기/소거회로의 동작에 대하여 설명한다.

(1) 써넣기 신호 WX가 "L"레벨이고 또한 소거신호 EX가 "H"레벨의 경우 이 경우 트랜지스터 Q51은 오프로, 트랜지스터 Q58은 온이기 때문에 노드는 "L"레벨로 되고, 인버터 IV2를 통하여 노드에 "H"레벨로 되므로 트랜지스터 Q52는 온하고 있다. 이 트랜지스터 Q52의 온에 의하여 불휘발성 메모리셀 QM의 제어 게이트에는 노드의 전위(거의 Vpp의 채널)가 인가된다. 또 노드이 "H"레벨이기 때문에 트랜지스터 Q59가 온하고, 불휘발성 메모리셀 QM의 드레인은 거의 Vpp의 레벨이 인가된다. 한편, 소거신호 EX의 "H"레벨에 의하여 트랜지스터 Q55를 통하여 노드는 "H"레벨로 되고, 인버터 IV1을 통하여 노드는 "L"레벨로 되므로 불휘발성 메모리셀 트랜지스터 QM의 소스는 "L"레벨로 된다. 이에 의하여, 트랜지스터 QM의 플로팅게이트에 전자가 주입되어서 써넣기가 행해지고, 그 결과 그 트랜지스터 QM은 오프로 되고, 내부노드 P의 전위는 "H"레벨를 나타낸다. 이 경우 제46도의 구성을 참조하면 내부전압발생노드 N에는 외부의 전원전압 Vcc가 출력된다.

(2) 써넣기 신호 WX가 "H"레벨이고 또한 소거신호 EX가 "L"레벨의 경우

이 경우 트랜지스터 Q51은 온으로, 트랜지스터 Q58은 오프이므로 노드는 "H"레벨로 되고, 따라서 노드은 "L"레벨로 되므로 트랜지스터 Q59는 오프하고 있다. 한편, 소거신호 EX의 "L"레벨에 의하여 노드는 "L"레벨로 되고, 따라서 노드는 "H"레벨로 되고, 불휘발성 메모리셀 QM의 제어게이트에는 "L"레벨(거의 Vss의 레벨)이 인가된다. 이때 노드에 "L"레벨 때문에 트랜지스터 QM의 플로팅게이트에서 전자가 배출되어서 소거가 행하여지고, 그 결과 그 트랜지스터 QM은 온으로 되고, 내부노드 P의 전위는 "L"레벨로 된다. 이 경우 제46도의 구성을 참조하면 내부전압발생 노드 N에는 강압된 내부전압 Vci가 출력된다.

또한, 상기 구성에 있어서 패드 P₁, P₂에 전원전압 Vcc+Vth(다만, Vth는 p채널트랜지스터 Q41, Q46의 한계레벨)의 전압이 인가되면 써넣기신호 WX와 소거신호 EX는 모두 "L"레벨로 된다.

이상 설명한 바와같이 본 발명에 관계되는 제4의 태양에 의하면 외부로부터의 전원전압을 강압하는 회로를 내장한 반도체장치에 있어서 전류소비를 적게 함과 함께, 내부 강압전압을 안정되게 공급할 수가 있다.

또 외부전압과 내부 강압전압을 혼재하여 사용한 경우에도 외부 소자를 포함한 각 소자와의 정합성을 양호하게 유지할 수 있고, 또 노이즈의 영향을 없애고 동작 신뢰성의 향상을 도모하는 것이 가능하게 된다.

본 발명에 관계되는 불휘발성반도체기억장치에 있어서 사용되는 내부 전원전압 발생회로의 구성의 예에 대하여 상기에 설명하였으나, 불휘발성반도체기억장치에서의 사용형태에 있어서는 단순히 외부 전원전압을 강압하는 것만이 아니고, 소정의 전압을 소정의 레벨로 승압시킬 필요가 있는 경우도 있다.

그러나, 종래는 내부 전원전압 발생회로에 있어서는 승압가능을 가지는 회로를 가지고 있지 않으므로, 그 분별의 회로를 설치할 필요가 있었다.

예를들면, 제56도는 종래의 불휘발성반도체기억장치에 있어서의 EPROM의 블럭도이다. 이 도면에 있어서, EPROM은 매트릭스상에 배치된 메모리셀 어레이 MCA, 칼럼어드레스버퍼 CAB, 칼럼디코더 CD, 로우어드레스버퍼 RAB, 로우디코더 RD, 써넣기 회로 WC, 감지증폭기 SA와 입출력데이타 버퍼 IOB로서 구성되어 있다. 어드레스 입력에 의하여 로우디코더 RD로 워드선 WL이 칼럼디코더 CD에 의하여 비트선 BL이 각각 선택되어서 유일의 메모리셀이 선택되고 입출력데이타버퍼 IOB를 거쳐서 써넣기 또는 읽어내기가 행하여진다.

또 제57도는 디코더의 회로도이다, 써넣기에는 써넣기 제어신호 W#(기호 #는 음 논리신호임을 표시한다)가 "L"레벨로 되고, 워드선 WL에는 전원전압 Vpp가 인가된다. 또 독출시에는 써넣기 제어신호 W#가 "H"레벨로 되고, 워드선 WL에는 전원전압 Vcc가 인가된다. 더우기, 검증시에는 써넣기 제어신호 W#는 "H"레벨인채로 전원전압 Vcc를 통상의 독출 전압 이상으로 상승시켜서 실행하고 있다.

근년, 종래의 독출전압을 5[V]에서 3[V]으로 이행하여 저소비 전략화를 도모하는 것이 요구되고 있고, EPROM도 예외는 아니다. 이 경우 저전압화에 의하여 당연히 액세스속도의 면에서 불리하게 되므로 트랜지스터를 3[V]의 전압으로 최적화할 필요가 있다.

또 EPROM은 전용 기록기에 의하여 써넣기가 행하여 지지만, 종래의 기록기로 써넣기를 행하고자 하면, 전원전압 Vcc에는 5[V] 또는 6[V]가 공급되게 된다. 이 때문에 제40~제41도에 도시되는 바와같이 강압회로를 사용하여 전원전압 Vcc 를 강압하고, 내부회로에 대한 전원전압 Vcc(Vci)가 일정치 이상으로 상승하지 않도록 하는 것이 필요하게 된다. 이 경우, 상술한 방법에 의한 검증은 강압회로에 의하여 내부회로에 대한 전원전압 Vci가 일정치 이상으로 상승하지 않으므로 불가능하게 된다.

그런데, 이상과 같이 종래의 불휘발성 반도체기억장치에서는 독출전압을 저전압으로 이행하여 저보비 전력화를 도모하는 것이 요구되고 있고, 종래의 기록기로 써넣기를 행한다고 하면 강압회로에 의해 내부회로에 대한 전원전압을 일정치 이상으로 상승하지 않도록 하는 것으로 되지만 이 경우, 종래방법에 의한 검증이 행하여 지지 않는다는 문제가 있었다.

그 때문에, 본 발명에서의 제5의 태양에 있어서는 상기 문제점을 해결하고, 독출전압을 저전압으로 이행하여 저소비 전력화를 위한 불휘발성반도체기억장치에 있어서 전원전압을 내부 강압한 전압으로 동작시키는 경우에도 검증을 양호하게 행할 수 있고, 또한 안정된 디바이스 동작을 보증한 불휘발성반도체기억장치를 제공하는 것이다.

상기 과제를 해결하기 위하여 본 발명에 관계되는 제5의 형태에 있어서는 그 제1의 구체예로서 제51도에 도시한 바와 같이 읽어내기용 외부 전원전압 Vcc와 써넣기용 외부 전원전압 Vpp를 수신하도록 구성되고, 불휘발성반도체기억장치 내부의 읽어내기 동작을 하는 회로를 상기 읽어내기용 외부 전원전압 Vcc를 일정치로 강압하여 동작시키는 수단과 써넣기 후의 검증용 워드선 전위를, 상기 써넣기용 외부 전원전압 Vpp를 강압함으로써 생성하는 수단을 구비한 내부 전원전압 발생회로를 형성하는 것이고, 또 제2의 구체예로서는 그 내부 전원전압 발생회로는 제52도에 도시와 같이 읽어내기용 외부전원전압 Vcc와 써넣기용 외부 전원전압 Vpp를 수신하도록 구성되고, 불휘발성반도체기억장치 내부의 읽어내기 동작을 하는 회로를 상기 읽어내기용 외부 전원전압 Vcc를 일정치로 강압하여 동작시키는 수단과 써넣기 후의 검증용 워드선 전위로서, 상기 읽어내기용 외부 전원전압 Vcc의 강압전압보다도 높은 전압을 내부생성하여 공급수단과를 구비하는 내부 전원전압 발생회로로 하는 것이다.

더우기, 제3의 구체예로서는 내부 전원전압 발생회로는, 제53도에 도시하는 바와같이 읽어내기용 외부전원전압 Vcc와 써넣기용 외부 전원전압 Vpp를 수신하도록 구성되고, 불휘발성반도체기억장치 내부의 읽어내기 동작을 하는 회로를 상기 읽어내기용 외부 전원전압 Vcc를 일정치로 강압하여 동작시키는 수단과 써넣기 후의 검증시에는 상기 읽어내기용 외부 전원전압 Vcc의 강압을 금지하는 수단과를 구비하는 내부 전원전압발생회로로 하는 것이다.

또 본 발명에 관계되는 제5의 형태에 있어서의 제4의 구체예로서는 내부 전원전압발생회로는 제54도에 도시하는 바와같이 읽어내기용 외부 전원전압(Vcc)과 써넣기 용 외부 전원전압(Vpp)을 수신하도록 구성되고 불휘발성반도체기억장치 내부의 읽어내기 동작을 하는 회로를 상기 읽어내기용 외부 전원전압(Vcc)를 일정치로 강압하여 동작시키는 수단과, 써넣기 후의 검증시에는 감지증폭기의 감지전류를 통상 독출시의 감지전류보다 작게 하는 수단과를 구비하도록 구성한 것이다.

즉, 상기 제1의 구체예에 있어서는 제51도에 도시하는 바와같이 전원전압 절환부는 써넣기용 외부 전원전압 Vpp가 투입되었는지 여부를 검출하는 Vpp 검출회로 501과 워드선 전위를 공급하는 절환회로 503으로서 구성되고, 써넣기용 외부 전원전압 Vpp가 투입되면 읽어내기용 외부 전원전압 Vcc를 일정치로 강압한(내부회로에 대한 전원)전압 Vci는 떨어져서, 검증시에는 써넣기 후의 검증용 워드선 전위를 써넣기용 외부 전원전압 Vpp를 강압한 전압을 공급하도록 하여져 있다.

따라서 독출 전압을 저전압으로 이행하여 저소비 전력화를 위한 불휘발성반도체기억장치 있어서, 전원전압을 내부 강압한 동작시키는 경우에도, 검증을 양호하게 핼 할 수 있고, 또한 안정된 디바이스 동작이 보증된다.

또 상기 제2의 구체예에 있어서는 제52도에 도시하는 바와같이 전원전압 절환부는 써넣기용 외부 전원전압 Vpp가 투입되었는지 여부를 검출하는 Vpp 검출회로 501과 워드선 전위를 공급하는 절환회로 503으로서 구성되고, 써넣기용 외부 전원전압 Vpp 투입시에는 읽어내기용 외부 전원전압 Vcc를 일정치로 강압한(내부회로에 대한 전원)전압 Vci는 떨어져서, 검증시에는 써넣기 후의 검증용 워드선 전위로 읽어내기용 외부 전원전압 Vpp의 강압 전압을 승압한 공급하도록 하여져 있다. 이에 의하여 양호한 검증 동작이 실현된다.

더우기, 상기 제3의 구체예에 있어서는 제53도에 도시하는 바와같이 전원전압 절환부는 불휘발성반도체기억장치 내부의 읽어내기 동작을 하는 회로를 상기 읽어내기용 외부 전원전압 Vcc를 일정치로 강압하는 강압회로를 갖추어 써넣기용 외부 전원전압 Vpp가 투입되었는지의 여부를 검출하는 Vpp 검출회로 501로부터의 제어회로 읽어내기용 외부 전원 전압 Vcc를 강압한 전압의 공급을 금지하는 수단을 설치하고, 써넣기후의 검증용 워드선전위로서 읽어내기용 외부전원전압 Vcc를 그대로 공급하도록 하여져 있다. 이에 의하여, 양호한 검증이 가능하게 된다.

또 상기 제4의 구체예에 있어서는 제54도에 도시와 같이 검증시에는 감지증폭기의 감지 전류를 통상의 읽어내기의 경우보다 작게하므로 내부회로의 전원전압 Vci에 대하여 안정한 동작을 보증할 수 있으며, 양호한 검증이 가능하게 된다.

다음에, 상기한 각 구체예의 대하여 도면을 참조하면서 설명한다.

제51도에 도시한 제1의 구체예에 있어서는 불휘발성반도체기억장치의 전원전압 절환부의 회로도가 도시되어 있다.

또한, 본 구체예의 불휘발성반도체기억장치의 개략구성은, 제56도에 도시하는 블럭도와 같이 제51도의 전원전압 절환부와 제40도의 전원강압회로가 부가되는 것이다.

제51도에 있어서, 본 실시예의 불휘발성반도체기억장치의 전원전압 절환부는 써넣기용 외부 전원전압 Vpp가 투입되었는지의 여부를 검출하는 Vpp검출회로 501과 칼럼디코더와 로우디코더에 대한 전원전압(워드선전위)을 절환하여 공급하는 절환회로 503으로서 구성되어 있다.

그 Vpp 검출회로 501은 이 도면에 표시와 같이 p채널 MOS트랜지스터 Tp1', Tp2'와 Tp3과 n채널 MOS트랜지스터 Tn1 및 Tn2로서 구성되고, 써넣기용 외부 전원전압 Vpp가 투입되었을 때에는 Vpp 검출신호 R을 "L"레벨로 한다.

또 절환회로 503은 검증시에는 칼럼디코더와 로우디코더에 대한 전원전압(워드선전위)으로서 써넣기용 외부 전원전압 Vpp를 강압한 전압을 공급하는 것이다. 결국 써넣기용 외부 전원전압 Vpp가 투입되면 Vpp 검출신호 R이 "L"레벨로 되고, 제40도의 강압회로에 의하여 읽어내기용 전원전압 Vcc를 강압한(내부회로 대한) 전원전압 Vci 전압은 n채널 MOS트랜지스터 Tn7에 의하여 떨어지게 된다. 이때, 써넣기제어신호 W#가 "L"레벨(써넣기시)이면, n채널 MOS트랜지스터 Tn6이 온하여 써넣기용 외부 전원전압 Vpp가, 또 Vpp 검출신호 R이 "L"레벨이면 p채널 MOS트랜지스터 Tp5가 온하고 있으므로 써넣기 제어신호 W#가 "H"레벨(검증시)이면 써넣기용 외부 전원전압 Vpp를 저항 R1과 R2에 의하여 분압된 전압 Vpp'가 각각 칼럼디코더와 로우디코더에 대한 전원전압으로써 공급된다.

또 제52(1)도에는 상기 제2의 구체예에 관계되는 불휘발성반도체기억장치의 전원전압 절환부의 회로도가 도시되어 있다.

또한, 본 실시예의 불휘발성반도체기억장치의 개략구성은 제56도에 블럭도와 같고 제52(1)도의 전원전압절환부와 제40도의 전압 강압회로가 부가되는 것이다.

본 구체예의 전원전압 절환부, Vpp 검출회로 501과 절환회로 503'으로서 구성되고, Vpp 검출회로 501은 제1구체예(제51도)의 것과 같은 것이다.

또 절환회로 503'는 검증시에는 내부 검증전압 발생회로 513에 의하여 생성한 전압, 칼럼디코더와 로우디코더에 대한 전원전압으로써 공급하는 것이다.

검증전압 발생회로 513은 제52(2)도에 도시한 바와같이 n채널 MOS트랜지스터 Tn11, Tn12와 Tn13과 콘덴서 C1과 C2로서 구성되는 승압회로에 의하여 형성되고 있다. 즉, 제40도의 전압 강압회로에 의하여 생성된 내부회로에 대한 전원전압 Vci를 승압하여 칼럼디코더와 로우디코더에 대한 전원전압으로 하고 있다. 또한 콘덴서 C1과 C2에 대하여는 제52(3)도에 도시하는 파형의 전압 ψ1과 ψ2가 공급된다.

절환회로 503'은 써넣기용 외부 전원전압 Vpp가 투입시(Vpp 검출신호 R이 "L"레벨)에는 전원전압 Vci 전압은 n채널 MOS트랜지스터 Tn7에 의하여 떨어져서 이때 써넣기 제어신호 W#가 "L"레벨(검증시)이면 검증 전압 발생회로 513에 의하여 승압한 내부전압이 각각 칼럼 디코더와 로우디코더에 대한 전원전압으로서 공급된다.

제53도에 상기 제3의 구체예에 관계되는 불휘발성반도체기억장치의 전원전압 절환부의 회로를 도시한다. 또한 본 구체예의 불휘발성반도체기억장치의 개략구성은 제56도에 도시하는 블럭도와 같고 제53도의 전원전압 절환부가 부가되는 것이다.

본 실시예의 전원전압 절환부는 제40도의 전압강압회로에 대하여 Vpp 검출회로 501로부터의 Vpp 검출회로 R에 의하여 제어되는 p채널 MOS트랜지스터 Tp21을 부가하여 검증시에 워드선 구동부분의 강압을 금지하는 것이다.

결국, 기록기로 써넣기를 하는 경우에는 써넣기용 외부 전원전압 Vpp가 투입되어서 Vpp 검출회로 R이 "L"레벨로 되고, P채널형 MOS 트랜지스터 Tp21이 온하여 읽어내기용 외부 전원전압 Vcc가 그대로 칼럼디코더와 로우디코더에 대한 전원전압(워드선전압)으로서 공급되게 되어 양호한 검증이 가능하게 된다.

또 본 구체예와 같은 방법으로써 종래와 같은 디코더회로(제57도)에 의하여 구성하여 써넣기시 이외는 워드선 전위를 항시 외부로부터의 독출용 외부 전원전압 Vcc에 의하여 구동하는 것도 유효한 방법의 하나이다.

제54도에 상기한 제4의 구체예에 관계되는 불휘발성 반도체기억장치의 감지증폭기의 회로도를 도시한다. 또한 본 실시예의 불휘발성 반도체 기억장치의 개략구성은 제56도에 도시하는 블럭도와 같고, 제51도의 Vpp 검출회로와 제40도의 강압회로가 부가되는 것이다.

본 구체예의 불휘발성 반도체 기억장치는 검증시에 감지증폭기 SA의 감지전류를 통상의 읽어내기의 경우보다 작게 하여 행함으로써, 양호한 검증을 실현한다.

감지증폭기 SA는, 제54도에 도시하는 회로도에 있어서 부하회로를 구성하는 2개의 P채널 MOS 트랜지스터 Tp41과 Tp42의 한쪽(Tp42)의 게이트단자에 Vpp 검출회로 501로부터의 Vcc 검출신호 R#를 접속하여, 메모리셀의 비트선 BL에 감지전류를 공급한다.

Vpp 검출회로 501로부터의 Vpp 검출회로 R#는 독출시에는 "L"레벨로 되고, P채널 MOS 트랜지스터 Tp42가 온하여 감지전류는 제55도에 도시하는 바와같이 큰값으로 된다. 또 제55도에 있어서 검증시에는 메모리셀의 특성은 곡선 A와 같이 변화하지만, 이들 독출시의 감지전류치까지 변화시키면 Vw~Vci의 동작 전압 마진을 얻는 것이 가능하게 된다.

결국, 검증시에는 감지증폭기 SA의 감지전류를 통상의 읽어 내기의 경우보다도 작게하여 행하게 되고, 내부회로의 전원전압 Vci에 대하여 안정된 동작을 보증할 수 있다.

이상 설명한 바와 같이, 본 발명에 관계되는 제5의 형태에서의 제1의 구체예에 있어서는 써넣기용 외부 전원전압이 투입되면, 독출용 외부 전원전압을 일정치로 강압한 전압은 떨어져서 검증시에는 써넣기후의 검증용 워드선 전위로서 써넣기용 외부 전원전압을 강압한 전압을 공급하는 것으로 했으므로 독출전압을 저전압으로 이행하여 저소비 전력화를 위한 불휘발성 반도체 기억장치에 있어서 전원전압을 내부강압한 전압으로 동작시킬 경우에도 검증를 양호하게 할 수가 있고, 또한 안정된 디바이스 동작을 보증할 수 있는 불휘발성 반도체 기억장치의 내부 전원전압발생회로를 제공할 수가 있다.

또 제2의 구체예에 의하면 써넣기용 외부 전원전압 투입시에는 독출용 외부 전원전압 V를 일정치로 강압한 전압은 떨어져서 검증시에는 써넣기후의 검증 워드선 전위로서 독출용 외부 전원전압의 강압 전압을 승압한 전압을 공급하도록 했으므로, 양호한 검증 동작을 실현할 수 있는 불휘발성 반도체 기억장치의 내부 전원전압발생회로를 제공할 수가 있다.

더우기, 제3의 구체예의 의하면 불휘발성 반도체 기억장치 내부의 독출 동작을 하는 회로를 독출용 외부전원전압 Vcc를 일정치로 강압하는 강압회로를 갖추고, 써넣기용 외부 전원전압 Vpp가 투입되었는지의 여부를 검출하는 Vpp 검출회로로부터의 제어로 독출용 외부 전원전압 Vcc를 강압한 전압의 공급을 금지하는 수단을 설치하여, 써넣기후의 검증용 워드선 전위로서 독출용 외부 전원전압 Vcc를 그대로 공급하도록 했으므로, 양호한 검증 동작이 가능한 불휘발성 반도체 기억장치의 내부 전원전압 발생회로를 제공할 수가 있다.

또한 제4의 구체예에 의하면 독출용 외부 전원전압 Vcc와 써넣기용 외부 전원전압 Vpp를 갖추고, 불휘발성 반도체 기억장치내부의 독출동작을 하는 회로를 상기 독출용 외부 전원전압 Vcc를 일정치로 강압하여 동작시킴과 함께, 검증시에는 감지증폭기 SA의 감지전류를 통상의 읽어내기의 경우보다 작게 함으로써 내부회로의 전원전압 Vci에 대하여 안정된 동작을 보증할 수 있고 양호한 검증 동작이 가능한 불휘발성 반도체 기억장치의 내부 전원전압 발생회로를 제공할 수 있다.

상기한 각 태양에 있어서는, 본 발명에 관계되는 불휘발성 반도체 기억장치에 있어서의 갖가지의 문제에 대하여 해설하고 그 문제점을 해결하는 방책을 설명해왔다.

그런데, 관계되는 불휘발성 반도체 기억장치에 있어서, 아직 해결되지 않은 다른 문제로서, 그 메모리셀 트랜지스터에 일정한 소정의 정보를 써넣은후, 그것을 소거할 필요가 있으나 당해 소거를 용이하고 확실하게 실행하는 방법이 없었다.

즉, 플래쉬메모리 등의 불휘발성 반도체 기억장치에 있어서, 메모리셀 트랜지스터를 소거하는 경우에는 확실히 소거되었는지를 확실하게하기 위하여 소거검증 조작을 하는 것이나 어느 시점에서 소거 조작을 중지시킬것인가의 판단이 어렵고, 종래부터 적절한 방법이 존재하지 않은 상태에 있다.

결국, 불휘발성 반도체 기억장치에서의 셀어레이를 구성하는 복수의 메모리셀 트랜지스터는 제조공정에 있어서, 그 특성에 상당한 편차를 당초부터 가지고 있으므로, 동일한 소거조건으로 소거조작을 하더라도 어떤 메모리셀 트랜지스터는 충분히 소거되어 있더라도 다른 메모리셀 트랜지스터는 아직 충분히 소거가 되지 않고 있고, 또한 소거조작을 할 필요가 있는 것이다.

그 때문에, 가령 소거속도가 늦은 메모리셀 트랜지스터의 소거상태에 맞추어서 소거조작을 하면, 소거속도의 빠른 메모리셀 트랜지스터에서는 역으로 과잉소거로 되고, 이러한 과잉소거를 일으킨 메모리셀 트랜지스터는 정상 온(normal ON)으로 되어 이후 사용할 수 없는 상태로 된다.

또 소거속도의 빠른 메모리셀 트랜지스터에 맞추어서 소거조작을 하면 충분히 소거가 되지 않은 메모리셀 트랜지스터가 다수 발생하여 이후의 써넣기가 정확히 실행할 수 없는 문제가 있고, 따라서 종래에 있어서는 메모리셀 트랜지스터의 소거조작을 천천히 실행해 간다는 실정이었다.

결국, 플래쉬메모리에 있어서는 소거시 메모리셀 트랜지스터, 이른바 셀트랜지스터 중에 소거부족의 셀트랜지스터가 남지 않도록 소거동작과 소거검증 동작이 반복되지만 과소거의 셀트랜지스터의 발생은 절대로 피하지 않으면 아니된다. 또 한편으로는, 종래의 소거조작은 각 메모리셀 트랜지스터 각각 개별로 어드레스를 사용하여 실행하는 것이므로, 소거에 요하는 시간이 극히 길게 걸리므로, 이러한 소거조작의 단축화가 요청되고 있다.

그리하여, 본 발명에서의 제6의 태양으로서는 이러한 점에 비추어 소거검증 시간을 단축하고, 소거에 요하는 시간의 단축화를 도모할 수 있음과 함께, 소거법의 메모리셀 트랜지스터가 발생함이 없는 소거를 할 수 있도록 플래쉬메모리를 포함하는 불휘발성 반도체 기억장치를 제공하는 것이다.

종래 플래쉬메모리의 구성의 예로서는 제1도에 도시하는 바와 같은 것이 일반적이고, 또 감지증폭기의 구성의 예는 제32도에 도시와 같은 구성의 것이 일반적이다.

그러한 구성의 불휘발성 반도체 기억장치에 있어서 소거 검증시에는 예를 들면, 워드선 WL₀~WL₂에 대하여 소거가 가장 늦은 메모리셀 트랜지스터에 요구되어 있는 소거후의 한계치, 즉 특성의 편차상 메모리셀 트랜지스터 M11₀~M11ji에 허용되어 있는 상한의 한계치와 동일한 전압치를 인가하고, 메모리셀 트랜지스터 M11₀~M11ij를 1개씩 읽어낸 경우에 메모리셀 트랜지스터 M11₀~M11ij에 전류가 흐르는지의 여부를 판정할 수 있는 전압, 즉 이 예의 경우는 전원전압 VCC와 동일전압으로 된다.

이결과, 이 플래쉬메모리에서는 소거검증시 메모리셀 트랜지스터 M11₀~M11ij를 1개씩 읽어낸 경우에 메모리셀 트랜지스터 M11₀~M11ij에 전류가 흐르지 않을 경우, 즉 예를 들면 제32도에 있어서의 노드 332의 전압이 전압=기준전압 Verf의 경우 소거부족, 그 노드 332의 전압이 전압치<기준전압 Vref의 경우, 소거완료가 판정되게 한다.

여기에 제58도에 소거시간과 메모리셀 트랜지스터 M11₀~M11ij의 한계치와의 관계를 도시하고, 있고 실선 620은 소거가 가장 늦은 메모리셀 트랜지스터의 경우, 실선 621은 소거가 가장 늦은 메모리셀 트랜지스터의 경우이다.

이 플래쉬메모리에서는 소거는 이 제58도에 도시되는 바와같이 소거가 가장 늦은 메모리셀 트랜지스터에 요구되어 있는 소거후의 한계치, 즉 허용되어 있는 상한의 한계치를 기준전위로 하고 소거가 가장 늦은 메모리셀 트랜지스터의 한계치가 기준전위에 달한 경우에 종료하도록 행해진다. 구체적으로는 제59도에 도시하는 순서에 따라 행해진다.

즉, 먼저 전 메모리셀 트랜지스터 M11₀~M11ij에 대한 써넣기가 행해진다(단계 A1). 이어서 소거동작이 개시되고(단계 A2), 소정시간 대기상태(소거동작유지상태)된후, 소거동작이 정지된다(단계 A3,A4).

그후 메모리셀 트랜지스터 M11₀~M11ij 1개씩 읽어 내어지고, 감지증폭기 7의 노드 332의 전압이 기준 전압 Vref와 비교됨으로써 소거검증이 행해진다(단계 A5).

그리하여, 메모리셀 트랜지스터 M11₀~M11ij의 모두에 대하여 노드 332의 전압치<기준전압 Vref로 되어 있는지의 여부를 즉, 전 메모리셀 트랜지스터 M1100~M11ij에 대하여 소거가 완료하고 있는지의 판단된다(단계 A6).

여기에 전 메모리셀 트랜지스터 M11₀~M11ij에 대하여 소거가 행해지지 않을 경우(단계 A6에서 아니오인 경우)에는 단계 A2로 되돌아가고 전 메모리셀 트랜지스터 M11₀~M11ij 소거완료의 경우(단계 A6에서 예의 경우)에의 소거가 종료된다.

종래의 플래쉬메모리에 있어서는,그 구성상 메모리셀 트랜지스터 M11₀~M11ij를 1개씩 독출상태로 하고, 메모리셀 트랜지스터 1개씩 밖에 소거검증을 할 수가 없다.

환언하면, 감지증폭기 1개당 메모리셀 트랜지스터 1개씩 밖에 소거검증을 할 수 없다. 이것이 소거검증 시간을 길게 하고, 소거에 요하는 시간을 길게하는 원인으로 되어 있었다.

또 이 종래의 플래쉬메모리에 있어서는 그 구성상, 소거가 가장 늦은 메모리셀 트랜지스터의 한계치가 허용되어 있는 상한의 한계치로 된 것을 확인함으로써 전 메모리셀 트랜지스터 M11₀~M11ij에 대하여 소거가 완료하였다고 판단하도록 하여져 있다.

이 때문에, 소거가 빠른 메모리셀 트랜지스터가 과소거로 되어 있는 경우에 있어서도 이를 피할 수가 없고, 과서거의 메모리셀 트랜지스터의 존재를 허용해 버리는 경우가 있다는 문제점이 있었다.

그 때문에, 본 발명에서의 제6의 태양에 있어서는 상기한 문제점을 해결하기 위하여 복수의 워드선(WL₁~WL_m)과 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀 Mij이 배설하여서 되는 셀매트릭스회로 1, 로우디코더회로 3, 칼럼디코더회로 5, 그 셀 매트릭스회로 1의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로 7로 구성된 반도체 기억장치에 있어서, 셀매트릭스회로를 구성하는 모든 메모리셀 트랜지스터를 도통상태로 한채로 서로 병렬로 접속시켜 전 메모리셀 트랜지스터내를 흐르는 전류에 응답하여 발생하는 전압을 검출하는 전압검출수단, 기준전압발생수단과 그 전압검출수단으로부터의 전압출력과 구성된 전압 발생수단이 출력하는 기준전압과 비교하는 비교수단으로서 구성된 전압 판정수단을 셀매트릭스회로에 접속하여 설치한 불휘발성 반도체장치를 제공하는 것이다.

또 본 태양에서의 보다 구체적인 구성으로서는 각 메모리셀 트랜지스터의 소스를 공통으로 접속한 소스선에 소정의 전압을 인가함과 함께, 그 복수의 메모리셀 트랜지스터의 제어게이트를 이루고 있는 복수의 워드선의 전부 또는 일부에 각각 동일 또는 다른 +전압을 인가하고, 한편 그 복수의 셀트랜지스터의 드레인을 데이타버스에 공통으로 접속시킴과 동시에 그 데이타버스에 전압판정회로를 접속시킨 것이고, 또 각 메모리 셀 트랜지스터의 소스를 공통의 소스선에 접속함과 함께, 그 복수의 메모리셀 트랜지스터의 제어게이트를 이루고 있는 복수의 워드선의 전부 또는 일부에 각각 동일 또는 상이한 +전압을 인가하고, 한편 그 복수의 셀트랜지스터의 드레인을 데이타버스에 공통으로 접속시킴과 동시에 그 데이타버스에 소정의 전압을 인가함과 동시에 소스선에 전압판정회로를 접속시킨 것이다.

즉, 본 발명에 관계되는 제6의 태양에 있어서는 플래쉬메모리는 소거검증시, 소스를 공통의 소스선에 접속해서 되는 복수의 메모리셀 트랜지스터의 제어게이트를 이루고 있는 복수의 워드선의 전부 또는 일부와 상기 소스선에 각각 소정의 전압치 이상의 동일 또는 상이한 +전압을 인가함과 함께, 상기 복수의 메모리 셀 트랜지스터의 드레인이 접속되어 있는 복수의 비트선에 대응하여 설치되어 있는 데이타버스와 상기 복수의 비트선의 전부 또는 일부를 접속한 경우에 상기 데이타버스의 전압을 소정의 기준전압과 비교하여, 상기 복수의 메모리셀 트랜지스터의 전부 또는 일부의 드레인 전압이 상기 워드선에 인가되어 있는 +전압에서 상기 복수의 메모리셀 트랜지스터에 허용되어 있는 하한의 한계치를 감한 값에 달했는지의 여부를 판정하는 전압판정회로를 갖추어서 구성된다.

또 다른 구성예로서는 플래쉬메모리는 소거검증시, 소스를 공통의 소스선에 접속해서 되는 복수의 메모리셀 트랜지스터의 제어게이트를 이루고 있는 복수의 워드선의 전부 또는 일부와 상기 복수의 메모리셀 트랜지스터의 드레인이 접속되어 있는 복수의 비트선에 대응하여 설치되어 있는 데이타버스에 각각 소정의 전압치 이상의 동일 또는 상이한 +전압을 인가함과 함께 상기 데이타버스와 상기 복수의 비트선의 전부 또는 일부를 접속한 경우에, 상기 소스선의 전압을 소정의 기준전압과 비교하여 상기 복수의 메모리셀 트랜지스터의 전부 또는 일부의 소스 전압이 상기 워드선에 인가되어 있는 +전압으로부터 상기 복수의 메모리셀 트랜지스터에 허용되어 있는 하한의 한계치를 감한 값에 달해있는지의 여부를 판정하는 전압판정회로를 갖추어서 구성된다.

결국, 상기 제1의 구체예에 있어서는 소거검증시, 예를 들면 복수의 워드선의 전부와 소스선에 각각 소정의 전압치 이상의 동일 또는 상이한 정전압을 인가함과 함께, 데이타버스와 복수의 비트의 전부를 접속한 경우, 복수의 메모리셀 트랜지스터의 드레인전압은 [워드선에 인가되어 있는 +전압-소거가 가장 빠른 메모리셀 트랜지스터의 한계치(한계치를 가장 작게 하는 메모리셀 트랜지스터의 한계치)]로 된다.

여기에 이 제1의 구체예에서는, 전압판정회로에 의하여 복수의 메모리셀 트랜지스터의 드레인 전압이 [워드선에 인가되어 있는 +전압-허용되어 있는 하한의 한계치]에 달해 있는지의 여부가 판정되지만,[소거가 가장 빠른 메모리셀 트랜지스터의 한계치=허용되어 있는 하한의 한계치]로 되었을 때에 복수의 메모리셀 트랜지스터의 드레인전압은 [워드선에 있는 +전압-허용되어 있는 하한의 한계치]로 된다.

환언하면, 복수의 메모리셀 트랜지스터의 드레인 전압이 [워드선에 인가되어 있는 정전압-허용되어 있는 하한의 한계치]에 달한 경우, 소거가 가장 빠른 메모리셀 트랜지스터의 한계치는 허용되어 있는 하한의 한계치에 달해 있다고 판단되고, 또 이 경우 소거가 가장 늦은 메모리셀 트랜지스터의 한계치는 허용되어 있는 상한의 한계치에 달해 있다고 판단할 수가 있다.

즉, 이 제1의 구체예에서는 복수의 워드선의 전부와 소스선에 각각 소정의 전압 이상의 동일 또는 상이한 +전압을 인가함과 함께, 데이타버스와 복수의 비트선의 전부를 접속하고, 전압판정회로에 의하여 복수의 메모리셀 트랜지스터의 드레인 전압이 워드선에 인가되어 있는 +전압으로부터 허용되어 있는 하한의 한계치를 감한 값에 달해 있는지의 여부를 판정함으로써 복수의 메모리셀 트랜지스터의 전부에 대하여, 동시에 소거검증을 할 수가 있다.

이와같이 제1의 구체예에 의하면, 복수의 메모리셀 트랜지스터에 대하여 동시에 소거검증을 할 수 있고, 전 메모리셀 트랜지스터를 1개씩 독출할 필요가 없으므로 소거검증 시간을 단축할 수가 있다.

또 이 제1의 구체예에 의하면 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치로 된 경우를 검출함으로써 소거검증을 할 수 있으므로 과소거의 메모리셀 트랜지스터가 발생하는 일이 없는 소거를 할 수가 있다.

또한 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치로 된 경우의 후에, 종래의 방법에 의한 소거검증을 하는 경우에는 소거가 가장 늦은 메모리셀 트랜지스터에 허용되어 있는 소거후의 한계치보다 큰 한계치를 나타내는 메모리셀 트랜지스터의 존재를 확인할 수가 있고, 디바이스의 불량을 발견할 수가 있다.

이와 같이 하는 경우에 있어서도, 종래의 방법에 의한 소거검증은 각 메모리셀 트랜지스터에 대하여 최대한 1회만큼 행하면 충분하므로, 소거검증에 요하는 시간을 종래의 경우보다도 짧게 할 수 있다.

또 이 제1의 구체예에 의하면 데이타버스의 전압을 소정의 기준 전압과 비교하여 복수의 메모리셀 트랜지스터의 전부 또는 일부의 드레인 전압이 워드선에 인가되어 있는 +전압에서 허용되어 있는 하한의 한계치를 감한값에 달해 있는지의 여부를 판정하는 전압판정회로를 갖추어져 있는 점에서 비트선을 공통으로 하는 메모리셀 트랜지스터 또는 1개의 메모리셀 트랜지스터마다 소거검증을 할 수도 있다.

이 경우에는 소거검증시, 복수의 워드선의 일부와 소스선에 각각 소정의 전압치 이상의 동일 또는 상이한 +전압을 인가함과 함께, 데이타버스와 복수의 모드선의 일부와 접속하도록 하면 좋다.

또 제2의 구체예에 있어서는 소거검증시, 예를 들면 복수의 워드선의 전부와 데이타버스에 각각 소정의 전압치 이상의 동일 또는 상이한 +전압을 인가함과 함께, 데이타버스와 복수의 모드선의 전부와를 접속할 경우, 복수의 메모리셀 트랜지스터의 소스전압은 [워드선에 인가되어 있는 +전압-소거가 가장 빠른 메모리셀 트랜지스터의 한계치]로 된다.

여기에 제2의 구체예에서는 전압판정회로에 의하여 복수의 메모리셀 트랜지스터의 소스전압이 [워드선에 인가되어 있는 +전압-허용되어 있는 하한의 한계치]에 달해 있는지의 여부가 판정 되지만, [소거가 가장 빠른 메모리셀 트랜지스터의 한계치=허용되어 있는 하한의 한계치]로 되었을 때에 복수의 메모리셀 트랜지스터의 드레인 전압은 [워드선에 인가되어 있는 +전압-허용되어 있는 하한의 한계치]로 된다.

환언하면, 복수의 메모리셀 트랜지스터의 소스 전압이 [워드선에 인가되어 있는 +전압-허용되어 있는 하한의 한계치]에 달한 경우, 소거가 가장 빠른 메모리셀 트랜지스터의 한계치는 허용되어 있는 하한의 한계치에 달해 있다고 판단되고, 또 이 경우 소거가 가장 늦은 메모리셀 트랜지스터의 한계치는 허용되어 있는 상한의 한계치에 달하고 있다고 판단할 수가 있다.

즉, 이 제2의 구체예에서는 소거검증시 복수의 워드선의 전부와 데이타버스에 각각 소정의 전압치 이상의 동일 또는 상이한 +전압을 인가함과 함께, 데이타버스와 복수의 비트선의 전부를 접속하고, 전압판정회로에 의하여 복수의 메모리셀 트랜지스터의 드레인 전압이 워드선에 인가되어 있는 +전압에서 허용되어 있는 하한의 한계치를 감한값에 달해있는지의 여부를 판정함으로써 복수의 메모리셀 트랜지스터에 대하여 동시에 소거검증을 행할 수가 있다.

이와같이, 제2의 구체예에 의하면 제1의 구체예의 경우와 같이, 복수의 메모리셀 트랜지스터에 대하여 동시에 소거검증을 행할 수 있고, 전 메모리셀 트랜지스터에 대하여 1개씩 독출할 필요가 없으므로 소거검증 시간을 단축할 수가 있다.

또 이 제2의 구체예에 의하면, 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치로 된 경우에 검출하여 소거검증을 할 수 있으므로 과소거의 메모리셀 트랜지스터가 발생하는 일이 없는 소거를 할 수 있다.

또한 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치로 된 경우의 후에, 종래의 방법에 의한 소거검증을 하는 경우에는 소거가 가장 늦은 메모리셀 트랜지스터에 허용되어 있는 소거후의 한계치보다 큰 한계치를 표시하는 메모리셀 트랜지스터의 존재를 확인할 수가 있고, 디바이스의 불량을 발견할 수 있다.

이와같이 하는 경우에 있어서도 종래의 방법에 의한 소거검증은 각 메모리셀 트랜지스터에 대하여 최대한 1회만큼 행하면 족하므로 소거검증에 요하는 시간을 종래의 경우보다도 짧게 할 수 있다.

또 이 제2의 구체예에 의하면, 소스선의 전압을 소정의 기준 전압과 비교하여 복수의 메모리셀 트랜지스터의 전부 또는 일부의 소스전압이 워드선에 인가되어 있는 +전압에서 허용되어 있는 하한의 한계치를 감한값에 달해 있는지의 여부를 판정하는 전압판정회로를 갖추고 있는 것에서 비트선을 공통으로 하는 메모리셀 트랜지스터 마다 또는 1회의 메모리셀 트랜지스터마다 소거 검증을 행할 수도 있다.

이 경우에는 소거검증시 복수의 워드선의 일부와 소스선에 각각 소정의 전압치 이상의 동일 또는 상이한 +전압을 인가함과 함께 데이타버스와 복수의 비트선의 일부와 접속하도록 하면 좋다.

이하, 제60도-제64도를 참조하여 본 발명에 관계되는 제6의 태양에 대한 구체예를 설명한다.

제60도는 본 발명에 관계되는 제6의 태양에서의 제1의 구체예의 요부를 표시하는 회로도이다. 도면중 SL은 메모리셀 트랜지스터 M11₀~M11₂₂의 소스가 접속되어 있는 소스선이고, 이 제1구체예에서는 소거검증시, 소스선 SL에 전원전압 VCC를 인가하기 위한 전압인가회로 623이 설치되어 있다.

또 소거검증시 데이타버스 613의 전압이 [VCC-메모리셀 트랜지스터 M11₀~M11₂₂에 허용되어 있는 하한의 한계치]보다 큰지의 여부를 판정하는 전압판정회로 624가 설치되어 있다. 기타에 대하여는 제32도에 도시하는 종래의 플래쉬 메모리와 같이 구성되어 있다.

여기에 전압판정회로 624에 있어서 625는 비교기를 이루는 연산 증폭기, 626, 627은 부하를 이루는 디플레션형의 nMOS 트랜지스터, 628은 기준전압 Vref를 발생하는 기준전압 발생회로이고, 기준전압 Vref는 [VCC-메모리셀 트랜지스터 M11₀~M11₂₂에 허용되어 있는 하한의 한계치]로 되어 있다.

또 629는 칼럼게이트 601의 nMOS 트랜지스터 612₀~612₂와 동일사이즈의 인헨스먼트형의 nMOS의 트랜지스터이고, 이 nMOS 트랜지스터 629의 게이트에는 소거검증시 VCC+Vth-n(nMOS 트랜지스터의 한계전압)이 인가된다. 또 630은 판정출력이 출력되는 판정출력단자이다.

이 제1구체예에 있어서는 소거는 제61도에 표시와 같이 소거가 최고 빠른 메모리셀 트랜지스터에 요구되어 있는 소거후 한계치, 즉 허용되어 있는 하한의 한계치가 기준전위로 되고, 소거가 가장 빠른 불휘발성 반도체의 한계치가 기준전위에 달했는지의 여부를 확인한 후, 종래의 방법에 의한 소거검증을 행함으로써 행해진다.

결국, 본 발명에서의 제6의 태양에 있어서는 메모리셀 트랜지스터중에서 가장 소거속도가 빠른 메모리셀 트랜지스터가 소거되는 한계치 전압 Vth를 기준전위와 설정하는 것이다.

따라서 이상적으로는 한계치 전압 Vth는 0V이다.

또 기준전위에서 설정되는 편차의 범위는 메모리셀 어레이에 있어서의 모든 메모리셀 트랜지스터가 소거되었다고 판단할 수 있는 범위에 설정하는 것이다.

즉, 먼저 전 메모리셀 트랜지스터 M11₀~M11₂₂에 대한 써넣기가 행해진다(단계 B1). 이어서 소거동작이 개시된후, 소정시간 대기상태(소거동작유지상태)로 된다(단계 B2,B3). 여기에, 소거동작은 소스선 SL=VCC, 워드선 WL₀-WL₂=-전압, 비트선 BL₀-BL₂=개방(nMOS 트랜지스터 612₀-612₂=오프)로 하거나 또는 소스선 SL=고전압, 예를 들면 12[V], 워드선 WL₀-WL₂=0[V], 비트선 BL₀-BL₂=개방함으로써 행해진다.

다음에, 소거검증이 행해진다(단계 B4). 이는 워드선 WL₀-WL₂=VCC, 소스선 SL=VCC, nMOS 트랜지스터 612₀-612, 619=온(게이트전압=VCC+Vth-n)으로 하고, 데이타버스 613의 전압치와 기준전압 Vref의 전압치와를 비교함으로써 행해진다.

이 경우 데이타버스 613의 전압과 메모리셀 트랜지스터 M11₀~M11₂₂의 드레인 전압과는 일치하고, 데이타버스 61의 전압은 [VCC-nMOS 트랜지스터 M11₀~M11₂₂중 소거가 가장 빠른 메모리셀 트랜지스터의 한계치(한계치를 가장 작게 하는 메모리셀 트랜지스터의 한계치]로 된다.

여기에 판정출력단자 630으로 얻어지는 판정출력이 [H]인지의 여부가 판단되지만(단계 B5), 판정출력이 [H]가 아닌 경우(단계 B5에서 아니오인 경우), 즉 데이타버스 613의 전압>기준전압 Vref의 경우에는 메모리셀 트랜지스터 M11₀~M11₂₂중 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치보다 높은 상태에 있게 된다.

이 경우에서는 특성의 편차상 소거가 가장 늦은 메모리셀 트랜지스터에 요구되어 있는 소거후의 한계치(허용되어 있는 상한의 한계치)보다 큰 한계치를 표시하는 메모리셀 트랜지스터가 존재하고 있는 가능성이 있으므로 단계 B2로 되돌아가서 재차 소거가 행해진다.

이에 대하여 판정출력단자 630에 얻어지는 판정출력에 [H]의 경우(단계 B5에서 예인 경우), 즉 데이타버스 613의 전압≥기준전압 Vref의 경우에는 메모리셀 트랜지스터 M11₀~M11₂₂중 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치에 달하여 있게 된다.

이 경우에는 소거가 가장 늦은 메모리셀 트랜지스터의 한계치는 허용되어 있는 상한의 한계치에 달해져 있다고 볼 수 있으나, 불량 때문에 허용되어 있는 상한의 한계치보다 큰 한계치를 표시하는 메모리셀 트랜지스터가 존재하고 있는 가능성을 부정할 수가 있다.

그리하여 이 제1의 구체예에서는 단계 B5에서 예(YES)의 경우이더라도 종래의 방법에 의한 소거검증, 즉 메모리셀 트랜지스터 M11₀~M11₂₂를 1개씩 독출상태로 하여 감지증폭기 608의 출력을 판정하고(단계 B6), 감지증폭기 608의 출력=[H]로 되는 메모리셀 트랜지스터, 즉 허용되어 있는 상한의 한계치보다 큰 한계치를 표시하는 메모리셀 트랜지스터가 존재 여부가 판단된다(단계 B7).

여기에, 감지증폭기 608의 출력=[H]로 되는 메모리셀 트랜지스터가 존재하지 않을 경우(단계 B7에서 아니오인 경우)에는 그 디바이스는 불량 디바이스는 아니고 전 메모리셀 트랜지스터 M11₀~M11₂₂에 대하여 소거가 완료되어 있다고 하여 소거가 종료된다.

이에 대하여, 감지증폭기 608의 출력=[H]로 되는 메모리셀 트랜지스터가 존재하는 경우(단계 B7에서 예인 경우)에는 그 디바이스는 불량디바이스로서 처리된다(단계 B8).

이와같이, 이 제1의 구체예에서는 그 구성상 소거가 가장 빠른 메모리셀 트랜지스터에 요구되어 있는 소거후의 한계치, 즉 허용되어 있는 하한의 한계치가 기준전위로 되고 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 기준전위에 달했는지의 여부를 확인하고, 또 감지증폭기 608의 출력=[H]로 되는 메모리셀 트랜지스터가 존재하지 않는 것을 확인하여 소거를 종료시킬 수 있다.

여기에 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 기준전위에 달했는지의 여부는 워드선 WL₀-WL₂=VCC, 소스선 SL=VCC, nMOS 트랜지스터 612₀-612₂, 619의 게이트=VCC+Vth-n로 함으로써 행할 수가 있고, 메모리셀 트랜지스터 M11₀~M11₂₂1개씩 독출상태로 할 필요가 없다.

또한 nMOS 트랜지스터 612₀-612₂, 619의 게이트에 VCC+Vth-n상의 전압을 인가할 경우에는 이들 nMOS 트랜지스터 612₀-612₂, 619의 전압강하를 무시할 수 있다.

또 감지증폭기 608의 출력이 [H]로 되는 메모리셀 트랜지스터가 존재하는지의 여부의 판정은 종래의 방법에 의한 소거검증을 전 메모리셀 트랜지스터 M11₀~M11₂₂에 대하여 1회 실시하면 족하다.

또 이 제1의 구체예에 의하면 소거가 가장 빠른 메모리셀 트랜지스터가 허용되어 있는 하한의 한계치로 된 경우를 검출함으로써 소거검증을 행할 수 있으므로 과소거의 메모리셀 트랜지스터가 발생하게 되는 일은 없다.

따라서 이 제1의 구체예에 의하면 소거검증 시간을 단축하여 소거에 요하는 시간의 단축화를 도모할 수 있음과 함께 과소거의 메모리셀 트랜지스터가 발생하는 일이 없는 소거를 할 수 있다.

또 이 제1의 구체예에 있어서는 비트선을 공통으로 하는 메모리셀 트랜지스터마다 또는 1개의 메모리셀 트랜지스터마다에 소거검증을 할 수도 있다.

여기에 비트선을 공통으로 하는 메모리셀 트랜지스터마다에 소거검증을 하는 하는 경우에 있어서, 예를들면 비트선 BL₀에 접속되어 있는 메모리셀 트랜지스터 M11₀, M11₁₀, M11₂₀에 대하여 동시에 소거검증을 할 경우에는 워드선 WL₀-WL₂=VCC, 소스선 SL=VCC, 트랜지스터 612, 619=온(게이트전압=VCC+Vth-n), nMOS 트랜지스터 612,612₂=오프(게이트전압=접지전압 VSS)로 하면 좋다.

또 1개의 메모리셀 트랜지스터마다에 소거검증을 하는 경우에 있어서, 예를들면 메모리셀 트랜지스터 M11₁₀에 대하여 소거검증을 행하는 경우에는, 워드선 WL₀=VCC, 워드선 WL₁, WL₂=VSS, 소스선 SL=Vcc, nMOS 트랜지스터 612₁, 612₂=오프(게이트전압=VSS)로 하면 좋다.

또한 이 제1의 구체예에 있어서는 nMOS 트랜지스터 612₀-612₂, 629를 온으로 하는 경우에 그 게이트에 VCC+Vth-n을 인가하도록 하고 있으나 VCC를 인가하도록 하여도 좋다.

제63도는 본 발명에서의 제6의 태양에 관한 제2의 구체예의 요부를 표시하는 회로도이고, 이 제2의 구체예에 있어서는 소거검증시, 데이타버스 613에 전원전압 VCC를 인가하기 위한 전압인가회로 631이 설치되어 있다.

또한 632는 VCC 전원선, 633은 nMOS 트랜지스터이고, 이 nMOS 트랜지스터 633은 소거검증시, 게이트 VCC+Vth-n가 인가되어서 온으로 되고, 소거검증시 이의 일때는 게이트에 VSS가 인가되고 오프로 된다.

또 소거검증시 소스선 SL의 전압이 [VCC-메모리셀 트랜지스터 M11₀~M11₂₂에 허용되어 있는 하한의 한계치]보다도 큰지의 여부를 판정하는 전압판정회로 634가 설치되어 있다. 기타에 대하여는 제32도에 도시하는 종래의 플래쉬메모리와 같이 구성되어 있다.

여기에, 전압판정회로 634에 있어서 635는 기준전압 Vref를 발생하는 기준전압 발생회로이고 기준전압 Vref는 [VCC-메모리셀 트랜지스터 M11₀~M11₂₂에 허용되어 있는 하한의 한계치]로 되어 있다.

또 636, 637은 게이트를 이루는 인헨스먼트형의 동일사이즈의 nMOS 트랜지스터, 638, 639는 부하를 이루는 디플레션형의 동일사이즈의 nMOS 트랜지스터, 640은 연상증폭기, 641은 판정출력이 출력되는 판정출력단자이다.

또한 nMOS 트랜지스터 636, 637은 소거검증시 게이트에 VCC+Vth-n을 인가하여 온으로 소거검증시 이외일 때에는 게이트에 VSS를 인가되어서 오프로 된다.

여기에, 이 제2의 구체예에 있어서도 소거는 제1의 구체예의 경우와 마찬가지로 제61도에 도시와 같이 소거가 가장 빠른 메모리셀 트랜지스터에 요구되어 있는 소거후의 한계치, 즉, 허용되어 있는 하한의 한계치가 기준전위로 되고 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 기준전위에 달했는지의 여부를 확인한 후, 종래의 방법에 의한 소거검증을 행함으로써 행하여진다. 구체적으로는 제64도에 도시하는 순서로 해하여진다.

즉, 먼저 전 메모리셀 트랜지스터 M11₀~M11₂₂에 대한 써넣기가 행해진다(단계 C1). 이어서 소거동작이 개시된 후 소정시간 대기상태(소거동작 유지상태)로 된다(단계 C2, C3).

여기에 소거동작은 소스선 SL=VCC, 워드선 WL₀-WL₂=음전하, 비트선 BL₀-BL₂=개방(nMOS 트랜지스터 612₀-612₂=오프)로 하거나 또는 소스선 SL=고전압, 예를들면 12[V], 워드선 WL₀-L₂=0[V], 비트선 BL₀-BL₂=개방함으로써 행하여진다.

다음에, 소거검증이 행하여진다(단계 C4). 이는 nMOS 트랜지스터612₀-612₂, 633, 636, 637=온(게이트전압=VCC+Vth-n)으로 하고, 비트선 BL₀-BL₂의 전압을 VCC로 함과 함께 워드선 WL₀-L₂=VCC로 하고, 소스선 SL의 전압치와 기준전압 Vref의 전압치와 비교함으로써 행하여진다.

이 경우, 메모리셀 트랜지스터 M11₀~M11₂₂의 소스전압, 즉 소스선 SL의 전압은 [VCC-메모리셀 트랜지스터 M11₀~M11₂₂의 중에 소거가 가장 빠른 메모리셀 트랜지스터의 한계치(한계치를 가장 작게 하는 메모리셀 트랜지스터의 한계치)]로 된다.

여기에 판정출력단자 641에 얻어지는 판정출력이 [H]인지의 여부가 판단되지만(단계 C5), 판정출력이 [H]가 아닌 경우(단계 C5에서 아니오인 경우), 즉 소스선 SL의 전압>기준전압 Vref의 경우에는 메모리셀 트랜지스터 M11₀~M11₂₂중, 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치보다도 높은 상태에 있게 된다.

이 경우에는 특성의 편차상, 소거가 가장 늦은 메모리셀 트랜지스터에 요구되고 있는 소거후의 한계치(허용되어 있는 상한의 한계치)보다도 큰 한계치를 표시하는 메모리셀 트랜지스터가 존재하고 있는 가능성이 있으므로 단계 C2로 되돌아와서 재차 소거가 행하여진다.

이에 대하여 판정출력단자 641에 얻어지는 판정출력이 [H]의 경우(단계 C5에서 예인 경우), 즉 소스선 SL의 전압≥기준전압 Vref의 경우에는 메모리셀 트랜지스터 M11₀~M11₂₂중, 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치에 달하고 있게 된다.

이 경우에는 소거가 가장 늦은 메모리셀 트랜지스터의 한계치는 허용되어 있는 상한의 한계치에 달하고 있다고 볼 수가 있으나 불량 때문에 허용되어 있는 상한의 한계치보다도 크고 한계치를 표시하는 메모리셀 트랜지스터가 존재하고 있는 가능성을 부정할 수가 없다.

그리하여 이 제2의 구체예에서는 단계 C5에서 예인 경우이더라도 종래의 방법에 의한 소거검증, 즉 메모리셀 트랜지스터 M11₀~M11₂₂을 1개씩 독출상태로 하여 감지증폭기 608의 출력을 판정하고(단계 C6), 감지증폭기 608의 출력=[H]로 되는 메모리셀 트랜지스터, 즉 허용되어 있는 상한의 한계치보다도 크고 한계치를 표시하는 메모리셀 트랜지스터가 존재하는지의 여부가 판단된다(단계 C7).

여기에 감지증폭기 608의 출력=[H]로 되는 메모리셀 트랜지스터가 존재하지 않을 경우(단계 C7에서 아니오인 경우)에는 그 디바이스는 불량디바이스가 아니고 전 메모리셀 트랜지스터 M11₀~M11₂₂에 대해서 소거가 완료되어 있다고 하는 것으로서 소거는 종료된다.

이에 대하여 감지증폭기 608의 출력=[H]로 되는 메모리셀 트랜지스터가 존재하는 경우(단계 C7에서 예인 경우)에는 그 디바이스는 불량 디바이스로서 처리된다(단계 C8).

이와같이 이 제2의 구체예에서는 그 구성상 소거가 가장 빠른 메모리셀 트랜지스터에 요구되어 있는 소거후의 한계치, 즉 허용되어 있는 하한의 한계치가 기준전위로 되고, 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 기준전위에 달했는지의 여부를 확인하고, 또한 감지증폭기 608의 출력=[H]] 되는 메모리셀 트랜지스터가가 존재하지 않는 것을 확인하여 소거를 종료시킬 수가 있다.

여기에 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 기준전위에 달하였는지의 여부는 워드선 WL₀-WL₂=VCC, 비트선 BL₀-BL₂=VCC, nMOS 트랜지스터 612₀-612₂, 633, 636, 637=온(게이트전압=VCC+Vth-n)으로 함으로써 행할 수가 있고, 메모리셀 트랜지스터 M11₀~M11₂₂1개씩 독출상태로 하는 필요가 없다.

또 감지증폭기 608의 출력이 [H]로 되는 메모리셀 트랜지스터가 존재하는지의 여부의 판정은 종래의 방법에 의한 소거검증을 전 메모리셀 트랜지스터 M11₀~M11₂₂에 대하여 최대한 1회 실시하면 족하다.

또 이 제2의 구체예에 의하면 소거가 가장 빠른 메모리셀 트랜지스터가 허용되어 있는 하한의 한계치로 된 경우를 검출함으로써 소거검증을 행할 수 있으므로 과소거의 메모리셀 트랜지스터가 발생하는 일은 없다.

따라서 이 제2의 구체예에 의하면 소거검증 시간을 단축하고, 소거에 요하는 시간의 단축화를 도모할 수 있음과 함께 과소거의 메모리셀 트랜지스터가 발생하는 일이 없는 소거를 행할 수가 있다.

또 이 제2의 구체예에 있어서는 비트선을 공통으로 하는 메모리셀 트랜지스터마다 또는 1개의 메모리셀 트랜지스터마다에 소거검증을 행할 수도 있다.

여기에 비트선을 공통으로 하는 메모리셀 트랜지스터마다에 소거검증을 행하는 경우에 있어서 예를들면 비트선 BL₀에 접속되어 있는 메모리셀 트랜지스터 M11₀, M11₁₀, M11₂₀에 대하여 동시에 소거검증을 하는 경우에는 워드선 WL₀-WL₂=VCC, nMOS 트랜지스터 612₀, 633, 636, 637=온(게이트전압=VCC+Vth-n), nMOS 트랜지스터 612,612₂=오프(게이트전압=접지전압 VSS)로 하면 좋다.

또 1개의 메모리셀 트랜지스터마다에 소거검증을 하는 경우에 있어서, 예를들면 메모리셀 트랜지스터 M11₁₀에 대하여, 소거검증을 행하는 경우에는 워드선 WL₀=VCC, 워드선 WL₁, WL₂=VSS, nMOS 트랜지스터 612₀, 633, 636, 637=온(게이트전압=VCC+Vth-n), nMOS 트랜지스터 612₁, 612₂=오프(게이트전압=VSS)로 하면 좋다.

또한 이 제2의 구체예에 있어서는 nMOS 트랜지스터 612₀-612₂, 636, 637를 온으로 하는 경우에 그 게이트에 VCC+Vth-n을 인가하도록 하고 있으나 VCC를 인가하도록 하여도 좋다.

이상과 같이, 본 발명에서의 제6의 태양에 의하면 복수의 메모리셀 트랜지스터에 대하여 동시에 검증을 할 수가 있고, 전메모리셀 트랜지스터를 1개씩 독출할 필요가 없으므로 소거검증이 시간을 단축하고, 소거에 요하는 시간의 단축화를 도모할 수 있음과 함께 소거가 가장 빠른 메모리셀 트랜지스터의 한계치가 허용되어 있는 하한의 한계치로 된 경우를 검출함으로써 소거검증을 행할 수 있으므로 과소거의 메모리셀 트랜지스터가 발생하는 일이 없는 소거를 행할 수가 있다.

여기에서 상기해온 플래쉬메모리를 포함하는 불휘발성 반도체 기억장치에 있어서는 내부전원에 관하여 검토하면, 예를들면 데이타의 독출조작을 위하여 본것만으로도, 통상의 독출의 경우, 소거한 경우의 소거검증의 경우와 써넣은 기록검증의 경우라고 하는 적어도 3종의 다른 계통의 독출모드를 가지고 있다.

결국, 상기의 예에서 알 수 있는 바와같이 플래시메모리 등의 불휘발성 반도체 기억장치에 있어서는 적어도 독출모드에 있어서 3종의 다른 전원전압을 필요로 하게 된다.

그러나, 이들의 전압간에는 소정의 상관관계가 정해져 있는 일이 많고, 그 상관관계가 무너진 경우에는 소정의 논리동작이 실행될 수 없게 될 염려도 있고, 각 복수종의 전원전압간의 상관관계는 반드시 일정하게 유지되어 있을 필요가 있다.

그러나, 종래에 있어서는 제74도에 도시하는 바와같이 이러한 전원전압이 예를들면 제1의 독출모드용 전원전압 발생회로 790, 제2의 독출모드용 전원전압 발생회로 791…제n번째의 독출모드용 전원전압 발생회로 792를 모드 선택용 회로 793을 사용하여 각각 다른 전원을 적의 선택하여 적의의 승압회로를 거쳐서 디코더에 공급되는 것으로 하면 각 전원전압간에 필연적으로 편차가 발생하고, 상기한 상관관계가 붕괴될 위험이 있다.

이러한 문제는 다른 전원전압을 개별의 승압회로를 사용하여 소정의 전원전압을 형성하고 있는 것이 원인으로 되어 있다.

즉, 상기한 3종류의 내부전원의 내,외부전원으로 직접 공급할 수 없는 전원전압을 각 모드에 맞추어서 그 반도체 기억장치 내부에서 발생시킬 필요가 있다.

또 근년 저전압전원화, 단일전원화, 고속화를 위하여 전독출모드로 사용하는 전원전압을 각각의 모드에 맞추어서 모두 그 반도체 기억장치 내부에서 발생시킬 필요가 았다.

그러나, 저전압작동을 고려한 경우에 소정의 다른 전원전압을 개별의 적의의 승압회로로 형성하면 편차가 존재하므로, 각각의 전원전압의 상기한 상대관계가 무너져 버리는 문제가 있었다.

즉, 각각의 승압회로에 있어서, 프로세스상의 편차등에서 목적으로 하고 있는 전압치에서 벗어나 버리는 가능성이 있고, 각각의 승압회로의 편차의 상승효과로 각 독출모드에 필요로 하는 전원전압의 상대관계가 초기의 설계의 겨냥에서 크게 벗어나는 원인으로 되어 있었다.

그 결과, 플래쉬메모리등에서의 독출모드의 실행에 있어서, 독출모드에 대한 써넣기 데이타의 판정이나 소거 데이타의 판정에 차질이 생겨 써넣기 불량, 소거불량등이 일어나기 쉬워진다는 문제가 발생하고 있었다.

그 때문에 본 발명에 관계되는 제7의 태양에 있어서는 상기한 종래기술의 결점을 개량하고, 동일의 전원전압으로부터 복수종의 다른 전원전압을 용이하게 발생시키는 것이 가능한 전원전압 발생기능을 가지는 플래쉬메모리 등의 반도체 기억장치에 사용되는 전원회로를 제공하는 것이다.

본 발명에 관계되는 제7의 태양에서의 불휘발성 반도체 기억장치의 전원회로는 상기한 목적을 달성하기 위하여 이하에 기재된 바와같은 기술구성을 채용하는 것이다.

즉, 복수종의 독출모드를 가짐과 함께 그 각 모드에 대하여 다른 전원전압을 필요로 하는 반도체 장치로서 전원전압 입력부, 기준전압 발생수단, 용량소자를 포함한 승압단, 그 용량소자를 충전하는 충전수단, 그 용량소자의 충전수단에는 각 독출모드를 필요로 한다. 각각 서로 다른 전압에 응답하여 그 용량소자의 충전량을 복수종으로 변화시키는 충전량 변경수단이 설치되어 있는 반도체 기억장치이다.

결국, 본 발명에 관계되는 제7의 태양에서의 반도체 기억장치의 전원전압 발생회로는 동일의 외부 기준전원을 사용하고 또한 하나의 승압회로를 사용하여 복수종의 전원전압을 형성시키도록 한 것으로서 구체적으로는 하나의 용량소자를 사용하여 그 기준전압을 제1의 전원으로써 사용함과 동시에 그 승압수단을 구성하는 그 용량소자에 그 각 독출모드가 필요로 하는 각각 서로 다른 전압을 발생시키는데 필요한 전압을 미리 충전해 두고, 소정의 타이밍에 의하여 그 용량소자에 각각 서로 다른 전압을 발생시키는데 필요한 전압진폭을 가지는 신호를 입력하여 상기한 충전전압과 가산연산하여 합성함으로써 필요로 하는 복수종의 서로 다른 전원전압을 발생시키는 것이다.

환언하면, 본 발명에서의 제7의 태양에 있어서의 그 반도체 기억장치로는 각 모드의 전원전압의 상대관계가 용량소자에 입력되는 신호의 진폭만에 의하여 또는 그 용량소자에 미리 충전된 전압만에 의하여 더욱 이는 그 양자에 의하여 결정되는 것이다.

따라서 입력신호나 충전전압의 제어만에 의하여 전원전압이 제어되므로 전원전압의 설정이 용이하게 될 뿐만아니라 각 모드의 전원전압의 상대관계를 상당히 정확히 설정하는 것이 가능하게 되었다.

이하에, 본 발명에 관계되는 제7의 태양에서의 반도체 기억장치로 사용되는 전원전압회로의 구체예를 도면을 참조하면서 상세히 설명한다.

즉, 제65도는 본 구체예에 관계되는 반도체 기억장치에 사용되는 전원전압 발생회로 710의 일구체예의 구성을 표시하는 블럭도이다.

제65도에 있어서는, 복수종으로 독출모드를 가지는 논리회로부 702를 가짐과 함께, 그 각 모드에 대하여 다른 전원전압을 필요로 하는 반도체 기억장치 701로서 전원전압 입력부 703, 기준전압 발생수단 704, 용량소자 705를 포함한 승압수단 706, 그 용량소자 705를 충전하는 충전수단 707, 그 용량소자 705의 충전수단 707에는 그 각 독출모드를 필요로 한다. 각각 서로 다른 전압에 응답하여 그 용량소자 705의 충전량을 복수종에 변화시키는 충전량 변경수단 707이 설치되어 있는 전원전압 발생회로 710을 가지는 반도체 기억장치 701이 기재되어 있다.

결국, 본 구체예에 관계되는 반도체 기억장치 701에 있어서의 그 전원전압 발생회로 710은 그 논리회로부 701가 필요로 하는 복수종의 서로 다른 전원전압을 용량소자 705에 의한 기준전압의 승압에 의하여 발생시킴과 동시에 각각의 독출모드의 필요로 하는 전원전압을 발생시키기 위하여 그 용량소자 705에 입력시키는 클럭펄스신호의 진폭을 그 논리회로부 702가 필요로 하는 복수종의 서로 다른 전원전압에 응답하여 다르도록 하거나 또는 그 용량소자 705에 충전시키는 충전전압을 다르도록 할 것인가의 구체적 수단을 채용한 것으로서, 그러한 진폭의 다른 클럭펄스신호 또는 전압을 달리하는 충전전압을 소정의 클럭신호에 따라 용량소자 705에 충전시켜 상기한 기준전압과 가산 또는 감산하여 소정의 전원전압으로써 그 논리회로부 702의 전원전압 입력부 703에 출력하는 것이다.

본 구체예에 관계되는 그 기준전압 발생수단 704는 그 승압수단 706을 구성하는 그 용량소자 705를 충전하는 충전수단을 겸하는 것이고, 그 구성은 특히 한정하는 것은 아니지만, 예를 들면 제66도에 도시하는 바와같이 P채널형 인헨스먼트 전계효과 트랜지스터 TP5와 N채널형 디플레션 전계효과 트랜지스터 TD2와를 직렬로 접속하고, 그 P채널형 인헨스먼트 전계효과 트랜지스터의 게이트를 인버터 INV2를 거쳐서 그 채널형 디플레션 전계효과 트랜지스터 TD2의 게이트를 접속시켜 그 공통단자를 적의의 제어단자, S1에 접속시킨 구성으로 한 것이더라도 좋다.

이 경우, 그 기준전압 발생수단 704에서의 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP5의 자유단부는 소정의 외부전원에 접속되어 있어도 좋고, 또 내부전원전압 Vcc에 접속되어 있어도 좋다.

한편, 그 N채널형 디플레션 전계효과 트랜지스터 TD2의 자유단부는 그 승압수단 706에 설치된 그 용량소자 705의 일단부와 접속되어 있다.

본 구체예에 관계되는 그 반도체 기억장치 701의 전원전압 발생회로 710에 있어서는 그 충전량 변경수단 707은 적의의 충전회로 709를 가짐과 동시에 그 각 독출모드가 필요로 하는 각각 서로 다른 전압에 응답하여 그 승압수단 706을 구성하는 그 용량소자 705에 충전된 충전전압을 복수종에 변화시키는 충전량 선택수단 708이 설치되어 있는 것이다.

즉, 그 충전량 선택수단 708은 미리 정해진 복수종의 전압레벨을 출력할 수 있는 복수개의 전압 발생회로를 설치해 두고, 적의의 선택수단을 사용하여 그 전압 발생회로를 선택하여 그 전압을 그 승압수단 706의 그 용량소자 705에 공급하여 그 기준전압 발생수단 704로부터 그 용량소자 705에 충전되어 있는 전압을 승압하는 것이고, 그 승압전압이 제65도의 노드부 N1로부터 그 논리회로부의 전원전압 입력부 703에 입력된다.

본 구체예에 있어서는 그 충전량 선택수단으로서는 예를들면 소정의 클럭펄스를 사용할 수 있다.

결국, 본 구체예에 있어서는 그 충전량 선택수단 708은 클럭회로 711로부터의 신호에 의해 제어될 수 있는 것이라도 좋다.

또 본 구체예에 관계되는 그 전원전압 발생회로 710은 그 충전량 변경수단 707은 적의의 충전회로 709를 가짐과 동시에 그 각 독출모드가 필요로 하는 각각 서로 다른 전압에 응답하여 그 용량소자 705에 입력되는 클럭펄스의 진폭을 복수종으로 변화시키는 진폭변경수단 712가 설치되어 있는 것이라도 좋다.

즉, 관계되는 구체예에 있어서는 그 진폭변경수단 712가 소정의 펄스폭 제어신호를 그 클럭회로 711에 대하여 발생시켜 그 클럭펄스의 진폭을 복수종으로 변화시킴으로써 그 승압수단 706에 설치된 그 용량소자 705에 충전되는 충전전압을 변화시키게 된다.

결국, 본 구체예에 관계되는 그 반도체 기억장치 701에서의 그 각 독출모드를 필요로 한다. 각각 서로 달리하는 전압은 그 기준전압 발생수단 704로부터의 출력전압과 그 승압수단 706에의 입력신호 진폭과의 선택적가산에 의하여 각각 얻어지는 것이다.

더우기, 본 구체예에서의 그 반도체 기억장치 701에서의 그 복수종의 독출모드의 모두가 상기한 구성을 가지는 전원전압회로에 접속되어 있어도 좋고, 또 적어도 일부의 독출모드가 상기한 바와같은 전원전압회로에 접속되어 있어도 좋다.

어느 경우에도 본 구체예에서의 그 복수종의 독출모드의 각각에 대하여 요구되는 다른 전원전압은 바람직하기는 동일의 내부 전원전압으로부터 발생되어 있는 것이 바람직하다.

이하에 본 구체예에 관계되는 반도체 기억장치 701의 전원전압 발생회로 710의 구체적 구성에 대하여 상세히 설명한다.

제66도는 본 구체예에 관계되는 반도체 기억장치 701의 전원전압 발생회로 710의 일구체예를 설명하는 블럭도이다. 본 구체예에서의 기준전압 발생수단 704는 상기한 바와같은 P채널형 인헨스먼트 전계효과 트랜지스터 TP5와 N채널형 디플레션 전계효과 트랜지스터 TD2와를 직렬로 접속하고, 그 P채널형 인헨스먼트 전계효과 트랜지스터의 게이트를 인버터 INV2를 거쳐서 그 N채널형 디플레션 전계효과 트랜지스터 TD2의 게이트와 접속시켜 그 공통단자를 적의의 제1의 제어단자 S1에 접속시킨 것이다.

이 경우, 그 기준전압 발생수단 704에서의 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP5의 자유단부는 소정의 외부전원에 접속되어 있어도 좋고, 또 내부 전원전압 Vcc에 접속되어 있어도 좋다.

한편, 그 N채널형 디플레션 전계효과 트랜지스터 TD2의 자유단부는 그 승압수단 706에 설치된 그 용량소자 705의 일단부와 접속되어 있음과 함께, 반도체 기억장치의 논리회로부 702에서의 전원전압 입력부 703에 접속되어 있다.

한편, 그 전원전압 발생회로 710에서의 충전량 변경수단 707은 내부 전원전압 Vcc와 접지전위 GND와의 사이에 N채널형 디플레션 전계효과 트랜지스터 TD1, P채널형 인헨스먼트 전계효과 트랜지스터 T3, TP4, N채널형 인헨스먼트 전계효과 트랜지스터 TN4와 TN5가 이순서로 직렬로 배열되어서 제1의 트랜지스터열 712를 형성하고 있고, 그 전원전압 발생회로 710에서의 충전량 변경수단 70은 내부 전원전압 Vcc와 접지전위 GND와의 사이에 P채널형 인헨스먼트 전계효과 트랜지스터 TP1, TP2, N채널형 인헨스먼트 전계효과 트랜지스터 TN1, 및 TN2와 N채널형 인헨스먼트 전계효과 트랜지스터 TN3이 이 순서로 직렬로 배열되어서 제2의 트랜지스터열 713을 형성하고 있고, 또 따로 설치된 클럭단자부 CLK1이 그 P채널형 인헨스먼트 전계효과 트랜지스터 TD4와 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN4의 각 게이트에 접속되어 있음과 동시에 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP2와 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN2의 각 게이트에 접속되고, 한편 제2의 제어단자 S2는 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN3과 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP3의 게이트에 접속되어 있음과 동시에 인버터 INV1를 거쳐서 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN5와 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP1의 각 게이트에 접속되어 있다.

그 N채널형 디플레션 전계효과 트랜지스터 TD1의 게이트에는 제3의 제어단자 S3이 접속되고, 또 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN1의 게이트에는 내부전원전압 Vcc가 접속되어 있다.

그리하여, 각 제1과 제2의 트랜지스터열 712,713에서의 출력단부 N2-1, N2-2는 공통으로 그 용량소자 705의 일단부에 접속되어 있다.

그러한 전원전압 발생회로 710에 있어서는, 제어단자 S1,S2와 S3에 인가시키는 제어전압을 적절히 절환함과 동시에 그 클럭을 적의의 주기로 인가함으로써 그 용량소자 705에 충전되는 충전전압을 소정의 전압레벨로 설정할 수 있으므로, 상기 기준전압 발생수단 704로 미리 발생되고, 그 용량소자 705에 충전되어 있던 전압과 가산연산되어서 그 기준전압이 승압된 전압으로서 그 출력노드부 N3로 부터 출력되는 것이다.

여기에는 제66도에 도시된 전원전압 발생회로 710의 작동에 대하여 설명한다.

먼저, 제2의 제어신호 S2가 "L"레벨로, 제3의 제어신호 S3이 "H"레벨인 때를 고려하면 제어신호 S1을 "H"레벨로서 상기 기준전압 발생수단 704를 구동시킴으로써 그 전원전압 출력부 N3의 전압은 그 내부전원전압 Vcc로 충전시켜 둔다.(이를 제1의 전원전압이라 칭한다.)

이 시점에서 제67(a)도에 도시와 같이 클럭 CLK1을 "H"레벨로 해두고, 그 전원전압 출력부 N3이 충분히 충전된 시점 t1에서 제1의 제어신호 S1을 "L"레벨, 그 제어신호 S1가 "H"레벨로부터 "L"레벨로 변환한 시점 t1보다 약간 늦은 시간 t2에 있어서 그 클럭 CLK1을 "L"레벨로 한다. 이 경우, 제2의 제어신호 S2는 "L"레벨이므로 제1의 트랜지스터열 712로 구성되는 제2의 인버터 712가 유효하게 되고, 제3의 제어신호 S3이 "H"레벨이므로 그 제2의 인버터 712에서의 그 N채널형 디플레션 전계효과 트랜지스터 TD1과 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP3과의 접속노드부 N1의 전위는 Vcc로 되고, 따라서 그 출력노드부 N2-1의 전위는 0V에서 Vcc로 된다.

그리하여, 제67(b)도에 도시와 같이, 상기한 바와같이 그 전원전압 출력부 N3과 그 출력노드 N2와는 그 용량소자 705에 의하여 용량결합하고 있으므로 그 전원전압 출력부 N3의 전위는 Vcc에서 2Vcc로 승압되고, 여기에서 제2의 전원전압이 형성된다.

다음에, 제2의 제어신호 S2를 "L"레벨, 제3의 제어신호 S3도 "L"레벨로 설정한 경우를 고려하면, 상기 구체예와 같이 그 제어신호 S1을 "H"레벨로서 그 전원전압 출력부 N3의 전압을 그 내부전원전압 Vcc로 충전시켜 둔다.

이 시점에서 제67(c)도에 도시하는 바와같이, 그 전원출력부 N3이 충분히 충전된 시점 t1에서 제1의 제어신호 S1을 "L"레벨, 그 제어신호 S1이 "H"레벨로부터 "L"레벨로 변화한 시점 t1보다 약간 늦어진 시각 Tt2에 있어서 클럭 CLK를 "L"레벨로 한다.

이 경우, 제2의 제어신호 S2는 "L"레벨이므로 제1의 트랜지스터 712로 구성되는 제2의 인버터 712가 유효로 되지만, 제3의 제어신호 S3이 "L"레벨이므로 그 N채널형 디플레션 전계효과 트랜지스터 TD1과 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP3과의 접속노드부 N1의 전위는 그 트랜지스터 TD1의 한계치 전압 Vtd로 되고, 따라서 그 출력노드부 N2-1의 전위는 제67(d)도에 도시하는 바와같이 0V에서 Vtd로 된다.

또, 그 전원전압 출력부 N3과 그 출력노드 N2와는 그 용량소자 705에 의하여 용량결합하고 있으므로 그 전원전압 출력부 N3의 전위는 Vcc에서 Vcc+Vtd로 승압되고, 여기에서 제3의 전원전압이 형성된다(제67(d)도 참조).

더우기, 그 제2의 제어신호 S2를 "H"레벨로 하는 경우를 고려하면, 상기 구체예와 같이 그 제어신호 S1을 "H"레벨로서 그 전원전압 출력부 N3의 전압을 그 내부전원전압 Vcc로 충전시켜 둔다.

이 시점에서 제67(c)도에 도시와 같이 그 전원전압 출력부 N3이 충분히 충전된 시점 t1에서 제1의 제어신호 S1을 "L"레벨 , 그 제어신호 S1이 "H"레벨에서 "L"레벨로 변화한 시점 t1보다 늦어진 시각 Tt2에 있어서 클럭 CLK를 "L"레벨로 한다.

그 제2의 제어신호 S2는 "H"레벨이므로 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP2와 N채널형 인헨스먼트 전계효과 트랜지스터 TN1과 TN2가 온으로 되므로 제2의 트랜지스터열 713으로 구성되는 제3의 인버터 713이 유효하게 되고, 그 제3의 인버터 713에서의 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN1과 TN2와의 접속노드부인 그 출력노드부 N2-2의 전위는 0V에서 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN1의 한계치전압 Vth만큼 감소한 2Vcc-Vtn으로 된다.

따라서 그 전원전압 출력부 N3과 그 출력노드 N2와는 그 용량소자 705에 의하여 용량결합하고 있으므로, 그 전원전압 출력부 N3의 전위는 Vcc에서 Vcc-Vtn로 승압되고, 여기에서 제4의 전원전압이 형성된다(제67(e)도 참조).

즉, 본 구체예에서의 제어신호 S1~S3은 본 구체예에서의 그 용량소자 705에 충전되는 충전전압을 복수종으로 변화시키는 충전량 선택수단 708을 구성하는 것이다.

결국, 본 구체예에 의하여 4종의 다른 전원전압을 동일의 내부전원전압 Vcc로부터 출력되고, 그 조작을 그 제어신호 S1~S3과 클럭 CLK의 인가타이밍을 각각 조정함으로써 실행이 가능하다.

다음에, 제68도에 따라 본 발명에 관계되는 그 전원전압 발생회로 710의 다른 구체예의 구성과 그 작동을 설명한다.

제68도에서의 그 기준전압 발생수단 704의 구성과 용량소자 705를 포함한 승압수단 706과의 접속관계는 제66도에 있어서 설명한 구체예의 구성과 동일하지만 그 충전량 변경수단 707의 구성이 달리하고 있다.

즉, 내부전원전압 Vcc와 접지전위 GND과의 사이에 P채널형 인헨스먼트 전계효과 트랜지스터 TP6, N채널형 인헨스먼트 전계효과 트랜지스터 TN6과 TN7, P채널형 인헨스먼트 전계효과 트랜지스터 TP9와 N채널형 인헨스먼트 전계효과 트랜지스터 TN8를 이 순서로 직렬로 배열시킴과 함께, 그 내부전원전압 Vcc를 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN6의 게이트에 접속시킴과 동시에 클럭 CLK2를 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP6과 N채널형 인헨스먼트 전계효과 트랜지스터 TN8의 각 게이트에 접속한다.

또 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP6과 N채널형 인헨스먼트 전계효과 트랜지스터 TN6과의 접속노드부 N4에 게이트에 제5의 제어신호 S5가 입력되는 P채널형 인헨스먼트 전계효과 트랜지스터 TP7을 접속하고, 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN6과 TN7와의 접속노드부 N5에 게이트에 제6의 제어신호 S6이 입력되는 P채널형 인헨스먼트 전계효과 트랜지스터 TP8을 접속하고, 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP7,TP8의 타단을 각각 상기의 게이트에 제7의 제어신호 S7이 입력되는 P채널형 인헨스먼트 전계효과 트랜지스터 TN8과의 접속노드부 N6에 접속함과 함께 그 용량소자 705의 일단부에 공통으로 접속시켜져 있다.

또한, 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN7의 게이트는 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN6과 TN7과의 접속노드부 N5에 접속시켜져 있다.

상기 구체예에서의 제67도의 타이밍챠트와 마찬가지로 제69도에 있어서도 제어신호 S1을 "H"레벨로 하여 상기 기준전압발생수단 704를 구동시킴으로써 그 전원전압 출력부 N3의 전압은 그 내부전원전압 Vcc로 충전시켜 둔다. 이 시점에서 제69(a)도에 도시와 같이 클럭 CLK1을 "H"레벨로 하여 두면, 그 전원전압출력부 N3이 충분히 충전된 시점 t1에서 제1의 제어신호 S1를 "L" 레벨, 그 제어신호 S1이 "H"레벨로부터 "L"레벨로 변화한 시점 t1보다 약간 늦어진 시각 t2에서 그 클럭 CLK1을 "L"레벨로 되도록 조정한다.

그러한 상황에 있어서, 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP7~TP9의 각 게이트에 인가되는 제어신호 S5로부터 S7안에 제어신호 S5를 "L"레벨로 고정하고, 제어신호 S6과 S7과를 "H"레벨로 고정하면, 그 클럭 CLK2가 "H"레벨로부터 "L"레벨로 변화하는 시각 t2에 있어서 제69(b)도에 도시와 같이 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP6과 TP7만이 온으로 되고, 전류가 내부전원전압 Vcc로부터 P채널형 인헨스먼트 전계효과 트랜지스터 TP6과 TP7을 거쳐서 접속노드부 N7에 공급되므로 그 접속노드부 N7의 전위는 0V에서 Vcc로 된다.

따라서, 상기 구체예와 마찬가지로, 그 전원전압 출력부 N3의 전위는 Vcc에서 2Vcc로 승압되고 여기에서 제2의 전원전압이 형성된다(제69(b)도 참조).

다음에, 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP7~TP9의 각 게이트에 인가되는 제어신호 안에, 제어신호 S6을 "L"레벨로 고정하고, 제어신호 S5와 S7와를 "H"레벨로 고정하면, 그 클럭 CLK2가 "H"레벨로부터 "L"레벨로 변화하는 시각 t2에 있어서 제69(c)도에 도시와 같이 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP8만이 유효하게 되고, 전류가 내부전원전압 Vcc에 의하여 온으로 되어 있는 N채널형 인헨스먼트 전계효과 트랜지스터 TN6에서 P채널형 인헨스먼트 전계효과 트랜지스터 TP8을 거쳐서 접속노드부 N7에 공급된다.

이 경우, 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN6과 TN7과의 접속노드부 N5의 전위는 내부전원전압 Vcc에서 그 트랜지스터 TN6의 한계치 Vth 내려간 전위로 고정되므로 그 접속노드부 N7의 전위는 0V에서 Vcc~Vth로 된다.

따라서, 그 전원전압 출력부 N3의 전위는 2Vcc-Vth로 승압되어서 여기에서 제3의 전원전압이 형성된다(제69(c)도 참조).

다음에 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP7~TP9의 각 게이트에 인가된 제어신호의 내 제어신호 S7을 "L"레벨로 고정하고 제어신호 S5와 S6와를 "H"레벨로 고정하면, 그 클럭 CLK2가 "H"레벨에서 "L"레벨로 변화하는 시각 t2에 있어서, 제69(d)도에 도시와 같이 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP9만이 유효하게 되고, 전류가 내부전원전압 Vcc에 의하여 온으로 되어 있는 N채널형 인헨스먼트 전계효과 트랜지스터 TN6과 TN7에서 P채널형 인헨스먼트 전계효과 트랜지스터 TP9를 거쳐서 접속노드부 N7에 공급된다.

이 경우, 그 N채널형 인헨스먼트 전계효과 트랜지스터 TN7과 P채널형 인헨스먼트 전계효과 트랜지스터 TP9와의 접속노드부 N6의 전위는 내부전원전압 Vcc에서 그 트랜지스터 TN6과 TN7의 한계치 Vth2단 내려간 전위로 고정되므로 그 접속노드부 N7의 전위는 0V에서 Vcc~2Vth로 된다.

따라서, 그 전원전압 출력부 N3의 전위는 2Vcc-2Vth로 승압되고, 여기에서 제4의 전원전압이 형성된다(제69(d)도 참조).

다음에, 본 구체예에 관계되는 반도체 기억장치에 사용되는 전원전압발생회로 710의 다른 구체예를 제70도와 제71도를 참조하여 설명한다.

제70도는 본 구체예에 관계되는 전원전압발생회로 710의 회로구성을 표시하는 것으로서 그 기준전압발생수단 704는 내부전원전압 Vcc와 전원전압 입력부 3과의 사이에 N채널형 디플레션 전계효과 트랜지스터 TD5, P채널형 디플레션 전계효과 트랜지스터 TD11과 N채널형 디플레션 전계효과 트랜지스터 TD6를 이순으로 직렬로 배열하고, 그 트랜지스터 TD5의 게이트에 제어신호 S8을 접속시킴과 함께, 그 트랜지스터 TD5와 TN10과의 접속노드부 N10에 게이트에 제어신호 S10이 접속되고, 그 내부전원전압 Vcc에 접속된 N채널형 인헨스먼트 전계효과 트랜지스터 TN11이 접속되어 있다. 또 그 트랜지스터 TN10의 게이트에는 인버터 INV3을 거쳐서 그 트랜지스터 TD6의 게이트와 접속시킴과 동시에 그 공통노드부에 제어신호 S9를 접속시킨 구성을 가지고 있다.

한편, 그 트랜지스터 TD6과 그 전원전압 입력부 3과의 접속노드부 11에는 그 일단부가 접속하고 있는 용량소자 705를 포함하는 승압수단 706이 설치되어 있고, 그 용량소자 705의 다른 단부는 클럭 CLK3이 입력되는 입력단 INV4와 접속되어 있다.

그 인버터 INV4는 내부전원전압 Vcc와 접지전원 GND과의 사이에 P채널형 디플레션 전계효과 트랜지스터 TP10과 N채널형 인헨스먼트 전계효과 트랜지스터 TN9가 이 순으로 직렬로 접속된 구성을 가지고 있고, 양 트랜지스터의 각 게이트에 그 클럭 CLK3이 입력되어 있다.

그러한 전원전압 발생회로 710의 동작을 제71도의 a에서 e로 표시하는 타이밍챠트에 따라 설명하면, 제어신호 S10을 "L"레벨로 한 경우를 고려하면, 먼저 제어신호 S8을 "H"레벨, 제어신호 S9를 "H"레벨로 설정하여 그 접속노드부 N11의 전위를 시각 t3에서 제71e도의 실선으로 표시하는 바와같이 Vcc로 충전한다(제1의 전원전압).

이때 클럭 CLK3은 "H"레벨의 상태로 하여 둔다.

그리하여, 제71도의 a에서 d로 표시한 바와 같이, 그 접속노드부 N11이 Vcc로 충전된 시점 t3 이후의 적의의 시점 t4와 t5에서 그 제어신호 S8과 S9를 "L"레벨로 변화시키고, 또한 그 클럭 CLK3을 시각 t6에서 "L"레벨로 변화시키면, 그 인버터 INV4의 출력부 n9의 전위는 0V에서 Vcc로 된다.

또, 상기 구체예와 마찬가지로 그 전원전압 출력부 N11과 그 출력노드 N9와는 그 용량소자 705에 의해 용량결합하고 있으므로, 그 전원전압 출력부 N11의 전위는 제71도의 f에서의 실선으로 표시하는 바와같이 Vcc에서 2Vcc로 승압되어 여기에서 제2의 전원전압이 형성된다.

다음에, 제어신호 S10을 "L" 레벨, 제어신호 S8을 "L"레벨로 설정하는 경우, 그 제어신호 S8이 "L"레벨이므로 그 접속노드부 N10의 전위는 그 트랜지스터 TD5의 한계치전압 Vtd로 되고, 따라서 그 제어신호 S9를 "H"레벨로 하여 두면 제71e도의 점선으로 표시되는 바와같이 그 전원전압 출력부 N11이 Vtd로 충전된다.

이때, 그 클럭 CLK3을 "H"레벨의 상태로 하여 두고, 그 전원전압 출력부 N11의 전위가 충분히 충전된 시점에서 그 제어신호 S9와 클럭 CLK3을 시각 t5와 t6에 각각 "L"레벨로 변화시키면, 그 인버터 INV4의 출력부 N9의 전위는 0V에서 Vcc로 되므로 상기 구체예와 마찬가지로 그 전원전압 출력부 N11의 전위는 제71도에 표시하는 점선과 같이 Vcc에서 Vcc+Vtd로 승압되어 여기에서 제3의 전원전압이 형성된다.

더우기, 그 제어신호 S10을 "H"레벨, 그 제어신호 S8이 "L"레벨로 설정하는 경우, 그 제어신호 S10이 "H"레벨이므로, 그 접속노드부 N10의 전위는 그 트랜지스터 TN11의 한계치전압 Vth만큼 감소한 전위, 즉 Vcc-Vth으로 되고, 그 트랜지스터 TD5는 차단된다.

다만, 이 경우에는 Vtd<Vcc-Vthn이라고 판정한다. 그리하여 제어신호 S9를 "H"레벨로 하여 그 전원전압 출력부 N11을 제71도의 g로 표시와 같이 Vcc-Vtn로 충전된다.

이때, 그 클럭 CLK3을 "H"레벨의 상태로 하여 두고, 그 전원전압 출력부 N11의 전위가 충분히 충전된 시점에서 그 제어신호 S9와 클럭 CLK3을 시각 t5와 t6에 있어서, 각각 "L"레벨로 변화시키면, 그 인버터 INV4의 출력부 N9의 전위는 0V에서 Vcc로 되므로 상기 구체예와 마찬가지로 그 전원전압 출력부 N11의 전위는 제71도에서 표시하는 실선과 같이 Vcc에서 2Vcc-Vtn로 승압되고, 여기에서 제4의 전원전압이 형성된다.

또, 제72도는 본 구체예와 관계되는 그 전원전압 발생회로 710의 구체예의 구성을 표시하는 도면이지만 그 구성은 그 기준전압 발생수단 704를 사용하고, 또 그 충전량 변경수단 707로 하여도 제66도에 도시된 충전량 변경수단을 사용하여 조합시킨 구성을 가지고 있는 것이고, 그 동작원리는 상기한 각 구체예와 동일하므로 여기에서는 그 동작에 대한 설명을 생략한다.

본 구체예에 있어서는 제어신호 S10에서 제어신호 S14까지의 5종류의 제어신호를 사용하므로 그 클럭 CLK4와를 조합함으로써 9종이 서로 다른 전원전압을 하나의 내부 전원전압 Vcc에서 발생시키는 것이 가능하게 된다.

결국, 본 구체예에 관계되는 각 구체예에 있어서는 각 전원전압간의 상대관계는 클럭신호의 진폭과 충전전압으로 결정되므로 그 상대관계를 제어하기 쉽다는 이점이 있다.

또한, 본 구체예에 관계되는 그 전원전압 발생회로 710에 있어서는 수계통의 외부 전원전압을 별도 사용하는 것도 가능하고, 그러한 내부전원전압과 외부전원전압과를 적의 조합하여 사용할 수 있다.

또 상기한 본 구체예에 관계되는 그 전원전압 발생회로 710은 디코더의 전원전압으로서 사용되는 것이지만, 특히 바람직하기는 플래쉬메모리에서의 디코더의 전원전압회로로서 사용할 수 있다.

제73도는 본 구체예에 관게되는 전원전압 발생회로 710을 플래쉬메모리의 로우디코더 720에 공급한 경우의 예를 나타낸 것이고, 도면중, 1은 셀매트릭스 730은 칼럼디코더, 740이 Y게이트, 750은 감지증폭 데이타아웃버퍼, 760은 제어회로, 770은 내부 전원회로를 각각 표시하고 있다.

더우기, 제75도는 본 구체예에 관계되는 그 전원전압 발생회로 710을 사용한 반도체 기억장치의 회로구성을 보다 상세히 설명한 도면이고, 기본적으로는 제73도와 동일하다.

또한 770과 780은 어드레스버퍼 프리디코더이고, 또 781은 네가티브차지펌프이다.

본 구체예에 관계되는 그 기준전압 발생수단 704는 상기한 바와 같이 그 기능에서 판단하여 그 내부 전원전압 Vcc 또는 외부 전원전압 Vcc를 그 전원전압 출력부 N3, N11에 충전시키는 것이므로 그러한 기능을 가지는 회로이면, 어떠한 구성을 가지는 것이라도 좋고, 예를들면 제76도 내지 제78도에 도시하는 바와같이 P채널형 인헨스먼트 전계효과 트랜지스터, N채널형 인헨스먼트 전계효과 트랜지스터 또 N채널형 디플레션 전계효과 트랜지스터 등과 각각 단독으로 사용하는 것도 가능하다.

그러나, 제76도에 있어서는 충전시에 제어신호 S를 "L"레벨로 하여 그 승압수단(승압회로) 706의 출력단 N12를 그 내부 전원전압 또는 외부 전원전압 Vcc로 충전하는 경우, 승압시 제어신호 S를 "H"레벨로 하여 승압전압이 제어신호 S보다 그 트랜지스터의 한계치 전압보다 높게 되면 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP20은 온하여 그 출력단 N12에서 전원에 전류가 흐르게 된다.

또, 그 승압전압은 제어신호 S보다 한계치 전압이상 높아져도 그 승압전압이 Vcc보다 PN의 ON전압 이상 높으면 그 출력단에서 N-웰에 전류가 흐르게 되므로 소비전력이 낭비된다.

그러한 현상을 방지하기 위하여 그 N-웰마다 승압하지 않으면 아니되지만, 그러한 구성을 채용하면 승압회로의 능력을 상당히 높힐 필요가 있고, 승압회로의 규모가 증대하여 비용상승이 된다는 문제가 있다.

또 제77도에 있어서는 충전시에 제어신호 S를 "H"레벨로 함으로써 그 승압회로(승압수단) 706의 출력단 N12를 충전하지만, 승압시에는 그 출력단에서 전원이나 기판에 전류가 흐르는 일은 없으나, N채널형 인헨스먼트 전계효과 트랜지스터 TN20을 사용하고 있으므로 출력단 N12를 그 N채널형 인헨스먼트 전계효과 트랜지스터 한계치전압을 Vtn로 하면, Vcc-Vtn까지 밖에 충전할 수 없는 문제도 있었다.

더우기, 제78도에 있어서는 충전시에 제어신호 S를 "H"레벨로 함으로써 그 승압회로 706의 출력단 N12를 Vcc로 충전할 수 있다.

그리하여 승압시, 그 제어신호 S를 "L"레벨로 할때는 그 출력단의 전위 Vcc가 그 N채널형 디플레션 전계효과 트랜지스터 TD20의 한계치전압 Vtd보다 높으면, 그 출력단 N12에서 전원에 전류는 흐르지 않지만, 제78도에 도시하는 바와같이 그 전원라인에 디코더와 같은 관통전류를 흐르는 회로가 접속되어 있는 경우에는 전원전압 Vcc가 한계치전압 Vtd보다 낮게 되어, 그 출력단 N12에서 전원에 전류가 흐른다는 문제도 있었다.

따라서 본 구체예에서의 그 전원전압 발생회로 710의 관계되는 기준전압 발생수단 704로서는 상기 문제를 발생시키지 않는 구조로 하는 것이 바람직하고, 그 때문에 바람직한 회로구성으로써는 이미 구체예에도 기재한 바와같이 예를들면 그 승압수단 706에 접속되는 그 기준전압 발생수단 704는 소스가 외부전원 또는 그 외부전원에서 예를들면 N채널형 디플레션 전계효과 트랜지스터 TD22를 거쳐서 공급되는 내부 전원전압에 접속되고, 게이트에 제1의 제어신호가 입력되는 P채널형 인헨스먼트 전계효과 트랜지스터 TP21과 드레인이 그 P채널형 인헨스먼트 전계효과 트랜지스터 TP21의 드레인에 접속되고, 게이트에 제어신호가 입력되고 또한 소스에 승압전압이 나타나는 노드 N14에 접속되는 N채널형 디플레션 전계효과 트랜지스터 TD21로서 구성되어 있는 것이다.

상기 구체예에서의 그 제1의 제어신호 23과 제2의 제어신호 24는 제80도에 도시하는 바와같이 독립적으로 개별로 입력되는 것이라도 좋고, 또 제79도에 도시하는 바와같이 하나의 제어신호 S22를 사용하고, 인버터 INV20 등을 거쳐서 그 상보신호를 각각에 입력하도록 구성한 것이라도 좋다.

본 구체예에서의 제80도의 구체예에 있어서는 승압시에 출력단 N12로부터의 리크전류는 P채널형 인헨스먼트 전계효과 트랜지스터 TD21로 차단되고, 그 P채널형 인헨스먼트 전계효과 트랜지스터 TD21의 P형 영역으로부터 N-웰에의 리크전류는 N채널형 디플레션 전계효과 트랜지스터 TD21의 한계치전압 Vtd에 의하여 그 P형 영역과 N-웰간에 전위차를 PN접합의 ON 전압 이하로 억제하므로 발생하지 아니한다.

또, 본 구체예에서의 그 기준전압 발생수단 704는 P채널형 인헨스먼트 전계효과 트랜지스터 TP21과 N채널형 디플레션 전계효과 트랜지스터 TD21에 의하여 구성되어 있으므로 그 출력단 N12의 충전전압을 충분히 높게 하는 것이 가능하다.

또 제79도의 구체예에 대하여 설명하면, 지금 N채널형 디플레션 전계효과 트랜지스터 TD22에 의하여 내부 전원전압은 그 트랜지스터 TD22의 한계치전압 Vtd로 고정되어 있는 것으로 한다.

여기에서, 클럭신호 CLK22를 "L"레벨, 제어신호 S22를 "H"레벨로 하여 충전시 P채널형 인헨스먼트 전계효과 트랜지스터 TP21이 오프하고 그 트랜지스터 TD21가 강하게 온함으로써 그 트랜지스터 TD21와 함께 그 용량소자 705과의 접속노드부 N41의 전위는 Vtd로 충전된다.

그 접속노드부 N14의 전위가 충분히 충전된 시점에서 제어신호 S22를 "L"레벨로 한다.

이 시점에서 그 트랜지스터 TP21이 오프하고 또 그 트랜지스터 TD21가 약하게 온한다.

그후, 클럭신호 CLK22를 "H"레벨로 하면 그 접속노드부 N14의 전위는 Vtd로부터 2Vtd로 승압된다.

한편, 그 트랜지스터 TD21의 게이트는 0V이므로, 그 접속노드부 N14의 전위는 Vtd 이상으로 올라가지 않는다.

또 그 트랜지스터 TP21은 소스, 드레인과도 Vtd이므로 그 접속노드부 N14로 부터 그 내부전원에 향한 리크전류는 흐르지 아니한다.

더우기 Vtd와 N-well의 전위차를 PN정션의 전압 이하로 설정해둠으로써 그 접속노드부 N14로 부터 N-well에의 리크전류도 없어지게 된다.

또, 본 구체예에 있어서는 제2의 제어신호 S24가 "H"레벨로 된 후에 그 제1의 제어신호 S23이 "L"레벨로 되고, 또 승압시에는 그 제2의 제어신호 S24가 "L"레벨로 된 후에 그 제1의 제어신호 S23이 "H"레벨로 되도록 제어하는 제어수단이 설치되어 있는 것이 바람직하다.

본 구체예에 의하면 그 접속노드부 N14를 충분히 높은 전압으로 충전할 수 있고, 리크전류를 흐르지 않는 효과가 있고, 또 그 승압회로의 승압효율을 높이는 것이 가능하게 된다.

본 구체예는 상기한 바와 같은 기술구성을 채용하고 있으므로 입력신호나 충전전압의 제어만에 의하여 전원전압이 제어할 수 있으므로 전원전압의 설정이 용이하게 될 뿐만아니라 각 모드의 전원전압의 상대관계를 정확히 설정하는 것이 가능하게 되고, 그에 의하여 각 모드의 전원전압의 상대관계를 정확히 설정하는 것이 가능하게 되므로 플래쉬메모리에 있어서의 소거불량, 써넣기불량의 경감에 크게 기여하게 된다.

그런데 상기한 비휘발성 반도체 기억장치에 있어서, 소정의 정보를 읽어내는 경우에는 복수어드레스분의 데이타를 병렬적으로 읽어내도록 감지증폭기를 1비트당 복수개를 가지고 그 감지증폭기의 출력을 어드레스에 의하여 선택하는 방법을 채용하고 있다.

제82도에는 종래의 그 반도체 기억장치 801의 일구체예의 구성이 도시되고 있다.

즉, 제82도에 있어서는 적어도 적의의 외부 기억회로로부터의 입력되는 어드레스 입력 ADD를 받는 어드레스 버퍼 802, 메모리 셀 수단 803, 워드선 선택수단 804, 비트선 선택수단 805, 감지증폭기 806, 감지증폭 선택수단 807과 출력버퍼 808을 포함하여 구성된 반도체 기억장치 801이 도시되고 있고, 그 어드레스 버퍼수단 802에서는 소정의 수의 데이타정보군을 동시에 액세스하여 읽어내기 위한 제1의 어드레스 발생수단과 그 제1의 어드레스 발생수단에 의하여 선택된 복수의 데이타 정보를 개별로 선택하는 제2의 어드레스 발생수단이 설치되어 있고, 그 제1의 어드레스 발생수단은 예를들면 복수개의 워드선 WL중에서 소정의 워드선을 선택하여 복수개의 비트선 BL중에서 소정의 비트선을 감지증폭기의 개수만큼 선택하여 워드선과 비트선의 쌍방이 선택상태로 되어 있는 메모리셀의 데이타 정보를 읽어내도록 한 것으로서 여기서는 상위어드레스라고 칭하고 있다.

한편, 그 제2의 어드레스 발생수단은 상기한 상위 어드레스 선택된 복수개의 데이타 정보의 각각을 선택하기 위하여 그 감지증폭기의 출력을 감지증폭 선택수단에 의하여 적의하게 또한 개개로 선택하기 위한 어드레스를 발생시키는 것으로써 여기서는 하위 어드레스라고 칭하여지고 있는 것이다.

이러한 구성을 가지는 종래의 반도체 기억장치 801에 있어서는 상기 제1의 어드레스 발생수단, 즉 상위 어드레스에 의한 데이타의 읽어내기는 시간이 걸리고 그 제2의 어드레스 발생수단, 즉 하위 어드레스에 의한 비트선 선택수단에 의한 각 비트선 BL마다의 선택수단 데이타의 독출조작은 극히 단시간으로 실행되는 것이다.

결국, 종래의 반도체 기억장치에 있어서는 그 상위 어드레스에 의한 데이타 정보의 선택은 시간이 걸리는데에 대하여, 그 상위 어드레스가 고정된 상태, 결국 상위 어드레스가 변화하지 않는 상태에 있어서는 그 하위 어드레스에 의한 데이타 정보의 선택은 랜덤으로 또한 고속으로 하는 것이 가능하지만, 재차 상위 어드레스를 선택하는 경우에는 그 액세스시간이 길게 되는 문제가 있었다.

따라서, 종래에 있어서는 제83도의 타이밍 챠트에 표시하는 바와 같이 그 상위 어드레스가 어드레스의 데이타 정보(0,1,2,3)를 소정의 시간을 들여서 읽어낸 후, 그 데이타 정보를 그 감지증폭기 806 등에 써넣었을때에 X로 표시되어 있는 기간은 감지 대기시간으로써 아무것도 조작하지 않는 시간을 일부러 설정하고 있고, 대기시간이 경과한 후에 각각의 데이타 정보(0,1,2,3)를 각 감지증폭기 806에 써서 그 후 그 감지증폭 선택수단 807에 의하여 순차적으로 출력버퍼 808에서 출력되는 것이다.

결국, 종래의 반도체 기억장치 801에 있어서는 그러한 감지대기 시간이 존재하고 있으므로 인하여 데이타의 독출시간이 길어지므로 고속화에 적합하지 않는 문제가 있었다.

특히, 반도체 기억장치 801에 있어서 내장하고 있는 1비트당의 감지증폭기의 개수보다도 많은 연속어드레스를 액세스하는 경우에, 도중에 감지증폭 동작을 위한 대기시간이 존재하므로 그 데이타의 출력을 균등한 시간간격으로 또한 고속으로 읽어내기가 불가능하다는 문제도 있었다.

그 때문에 본 발명에 관계되는 제8의 태양에서의 구체예에 있어서는 상기한 종래기술의 결점을 개량하고, 메모리셀수단에 기억되어 있는 복수의 데이타 정보를 고속으로 읽어낼 수 있는 불휘발성 반도체 기억장치를 제공하는 것이고, 특히 연속된 어드레스를 고속으로 또한 동간격으로 읽어낼 수 있는 불휘발성 반도체 기억장치를 제공하는 것이다.

본 발명에 관계되는 제8의 태양에서의 그 구체예에 있어서는 상기한 목적을 달성하기 위하여 이하로 기재된 바와 같은 기술구성을 채용하는 것이다.

즉, 어드레스 버퍼수단, 메모리셀 수단, 워드선 선택수단, 비트선 선택수단, 출력버퍼, 그 어드레스 버퍼수단에 접속되고 복수개의 데이타 정보를 1그룹으로서 데이타 정보의 각각에 하나의 어드레스를 부여하는 제2의 어드레스 발생수단과를 포함하고 있는 반도체 기억장치에 있어서, 더우기 그 제1의 어드레스 발생수단에서의 하나의 어드레스값을 사용하여 하나의 복수개의 데이타 정보군을 워드선 선택수단과 비트선 선택수단의 어느하나를 거쳐서 선택하여 읽어내는 제1의 독출수단, 그 제1의 어드레스 발생수단의 하나의 어드레스에 의하여 선택적으로 독출된 그 복수개의 데이타 정보군을 구성하는 개개의 데이타 정보를 그 제2의 어드레스 발생수단에서의 어드레스값을 사용하여 그 비트선 선택수단과 워드선 선택수단의 어느 하나를 거쳐서 그 출력버퍼에 선택적으로 독출하는 제2의 독출수단, 그 제1의 어드레스 발생수단에서의 하나의 어드레스에 의하여 소정의 복수개의 데이타 정보 독출한 후에 그 제1의 어드레스 발생수단의 하나의 어드레스에 의하여 독출된 복수개의 데이타 정보의 각각이 그 제2의 어드레스 발생수단에 있어서의 각각의 어드레스에 의하여 선택적으로 출력버퍼에 독출되기까지의 사이에 그 제1의 어드레스 발생수단에서의 다른 어드레스 값을 사용하여 제1의 어드레스 발생수단에서의 다른 어드레스값을 사용하여 제1의 어드레스 발생수단에서의 그 다른 어드레스에 상당한 다른 복수개의 데이타 정보군을 독출할 수 있는 선행독출수단이 설치되어 있는 반도체 기억장치이다.

본 발명에 관계되는 제8의 구체예에서의 불휘발성 반도체 기억장치에 있어서는 상기한 바와 같은 기본적인 기술구성을 취하고 있으므로 종래 상위 어드레스를 사용하여, 그 메모리셀 수단에 액세스하여 소정의 데이타 정보를 일단 출력버퍼에 출력한 후 계속하여 다음의 또는 다른 상위 어드레스를 사용하여 그 메모리셀 수단에 재차 액세스하는 경우에 상위 어드레스를 사용하여 그 메모리셀 수단에 액세스하여 소정의 데이타정보를 독출하고 일단 감지증폭기에 써넣기 기억시키는 사이에 상기한 바와 같은 감지 대기시간을 설정하여 그간에 아무것도 조작이 행해지지 않도록 구성되어 있는데 대하여, 본 발명에 있어서는 그 감지 대기시간을 이용하여 다음의 또는 다른 상위 어드레스를 사용하여 미리 그 메모리셀 수단에 액세스하여 그 어드레스에 상당한 데이타 정보를 독출하여 대기시켜 두는 것이다.

결국, 본 구체예에서의 반도체 기억장치에 있어서는 데이타액세스에 시간이 걸리는 상위 어드레스에 의한 데이타 정보의 독출을 선행적으로 실행해둠으로써 데이타 정보의 독출하여 속도를 고속화시켜 두는 것이다.

이하, 본 구체예에 관계되는 반도체 기억장치의 구체예를 도면을 참조하면서 상세히 설명한다.

즉, 제84도는 본 구체예에 관계되는 그 반도체 기억장치 801의 일구체예의 구성에 표시하는 블럭도이고, 도면에 있어서는 적어도 어드레스 버퍼수단 802, 메모리 셀 수단 803, 워드선 선택수단 804, 비트선 선택수단 805, 출력버퍼 808, 그 어드레스버퍼수단 802에 접속되고 복수개의 데이타 정보를 1그룹으로 하여 그 그룹마다 하나의 어드레스를 부여하는 제1의 어드레스를 발생수단 821, 그 개개의 데이타 정보의 각각에 하나의 어드레스를 부여하는 제2의 발생수단 822를 포함하고 있는 반도체 기억장치 801에 있어서, 그 제1의 어드레스 발생수단 821에서의 하나의 어드레스 값을 사용하여 하나의 복수개의 데이타 정보군을 워드선 선택수단 804와 비트선 선택수단 805의 어느 하나를 거쳐서 선택하여 읽어내는 제1의 독출수단 814, 그 하나의 어드레스 발생수단으로부터의 하나의 어드레스에 의해 선택적으로 읽어내어진 복수개의 데이타 정보군을 구성하는 개개의 데이타 정보를 그 제2의 어드레스 발생수단 822에서의 어드레스 값을 사용하여 그 비트선 선택수단 805와 워드선 선택수단 804의 어느 하나를 거쳐서 그 출력버퍼 808에 선택적으로 읽어 제2의 읽어내기수단 807, 그 제1의 어드레스 발생수단으로부터의 하나의 어드레스에 의해 소정의 복수개의 데이타정보를 읽어낸 후에 그 제1의 어드레스 발생수단에서의 하나의 어드레스에 의해 읽어낸 복수개의 데이타정보의 각각이 그 제1의 어드레스 발생수단에 있어서의 각각의 어드레스에 의해 선택적으로 출력버퍼 808에 읽어내고 있는 사이에 그 제1의 어드레스 발생수단에서의 다른 어드레스치를 사용하여 제1의 어드레스발생수단에서의 그 다른 어드레스에 상당한 다른 복수개의 데이타 정보군을 독출하는 선행 독출수단 810이 설치되어 있는 반도체 기억장치 801이 설치되어 있다.

즉, 본 구체예에 관계되는 반도체 기억장치 801의 구성은 기본적으로 제82도에 도시되어 있는 반도체 기억장치 801의 구성과 약간 동일하지만, 다른점은 상기한 바와 같이 감지대기 시간을 이용하여 다음의 또는 다른 상위 어드레스를 사용하여 미리 그 메모리셀 수단에 액세스하여 그 어드레스에 상당한 데이타 정보를 읽어내서 대기시켜 두는 선행독출수단 810을 설치한 것이다.

본 구체예에 있어서 사용되는 그 제1의 어드레스 발생수단 821은, 예를 들면, 워드선 WL과 비트선을 선택하기 위한 어드레스를 발생하는 것으로서 복수개의 다른 데이타 정보군을 1그룹으로하여 하나의 어드레스를 부여한 것이므로 종래에서의 상위 어드레스의 개념에 상당한 것이기도 하다.

또 본 구체예에 있어서 사용되어 있는 그 제2의 어드레스 발생수단 822는 감지증폭기의 출력데이타를 감지증폭 선택수단에 의해 선택하기 위해 어드레스를 발생하는 것으로서, 상기 제1의 어드레스 발생수단 821에 의해 선택된 복수개의 데이타 정보로서 되는 1군의 데이타 정보의 개개에 대해 액세스하는 어드레스를 발생시키는 것이기 때문에 종래에서의 하위 어드레스의 개념에 상당한 것이다.

본 구체예에 관계되는 제1의 독출수단 814는 감지증폭기 806을 포함하고 있는 것이더라도 좋고, 또 감지증폭기 806과 래치회로 809로서 구성되어 있는 것이더라도 좋다.

한편, 본 구체예에 있어서 사용되는 그 제2의 독출수단 807은 감지증폭 선택수단 806을 포함하고 있는 것이더라도 좋다.

다음에, 본 구체예에 있어서 특징적인 구성의 하나인 선행독출수단 910은 그 어드레스 버퍼수단 802에 설치되어진 제1의 어드레스 발생수단 821에서의 어드레스 정보가 입력되는 입력부 816을 가지고, 또 소정의 제어신호에 의해 이미 기억되어져 있는 어드레스 정보를 변경하는 수단 817, 예를 들면 적의의 카운터회로를 가지는 내부 어드레스 발생수단 811, 내부 어드레스 발생수단 811의 어드레스 정보의 제1의 어드레스 발생수단 821로부터의 어드레스 정보를 비교하는 비교수단 821을 가지고 있는 것이다.

또, 본 구체예에서의 비교수단 812는 상기 양 어드레스 정보가 일치한 경우에 그 제1의 독출수단 814에 의해 그 어드레스 정보에 대응하는 복수개의 데이타 정보군을 그 메모리셀 수단 803에서 선행적으로 읽어내기 위한 신호를 출력하는 것이고, 더우기 그 비교수단 812는 상기 양 어드레스 정보가 일치한 경우에 그 내부 어드레스 발생수단 811에 대해 그 소정의 제어신호를 발생하고, 그 내부 어드레스 발생회로 811에 설치된 어드레스 정보를 변경하는 수단인 적의의 카운터회로의 카운터값을 변경시켜 내부 어드레스 발생수단 811의 어드레스를 변경하는 것이다.

본 구체예에서의 그 카운터의 값을 변화시켜서 그 내부 어드레스 발생수단 811의 어드레스를 변화시키는 경우에는 연속적으로 그 어드레스가 증가 또 감소하도록 변화시키는 것이여도 좋고, 또 랜덤하게 변화시키는 것이어도 좋다.

한편, 본 구체예에 쓰여지고 있는 그 선행 독출수단 810에는 그 내부 어드레스 발생수단 811, 그 비교수단 812의 동작을 각각 관련적으로 제어하는 타이밍 제어수단 813이 설치되어 있는 것이 소망스럽다.

그 타이밍 제어수단 813은 기타 상기한 제1의 독출수단 814를 구성하는 그 감지증폭기 806, 그 래치회로 809와 제2의 독출수단을 구성하는 그 감지증폭 선택수단 807의 각각의 동작의 타이밍도 제어하는 것이다.

또한 그 타이밍 제어수단 813은 상기 제1의 어드레스 발생수단 821의 어드레스가 변화했는지의 여부를 판단하여 그 어드레스의 변화가 있는 경우에 소정의 검출신호 ATD를 출력하는 어드레스 트랜지션 검출회로(도시하지 않음)의 제어도 받는 것이다.

본 구체예에 있어서의 그 선행 독출수단 810에 있어서는 먼저 그 내부 어드레스 발생수단 811에서의 그 하나의 어드레스에 의하여 그 제1의 독출수단 814에 의해 읽어내어진 특정의 복수개의 데이타 정보군을 제1의 독출수단에서의 감지증폭기 806에 독출조작을 실행하기까지의 미리 정해진 소정의 지연시간을 이용하여 그 하나의 어드레스와는 다른 어드레스에 선행적으로 액세스하도록 구성되어 있는 것이다.

더우기, 본 구체예에 있어서는 그 소정의 지연시간이 경과한 시점에서 그 감지증폭기 806에 격납되어 있다. 그 복수개의 데이타 정보군을 그 래치회로 809에 래치하기 위한 래치신호가 상기 타이밍 제어수단 813에서 출력됨과 동시에 상기 타이밍 제어수단 813은 내부 어드레스 발생회로 811의 카운트 값을 변경하는 것이다.

즉, 본 구체예에 있어서는 상기 종래의 문제점을 해결하기 위해 데이타의 출력중에 다음의 상위 어드레스의 액세스가 꺼내지도록 구성되어 있는 것이고, 구체적으로는 그 제1의 어드레스 발생수단 821의 어드레스의 변화를 검출하는 회로를 별도 설치해두고, 그 어드레스의 변화가 검출된 경우에는 적의의 가산신호에 의해 가산하여 그 가산 어드레스와 외부에서 입력된 어드레스를 비교하는 회로, 감지증폭기의 출력을 래치하는 래치회로와 소정의 타이밍을 사용하여 이들의 회로의 제어신호를 발생시키는 회로를 가지고, 그 제1의 어드레스 발생수단 821이 변화한 경우에는 사전에 가산하여 얻은 어드레스와 비교하여 일치하고 있으면 액세스하고 있던 데이타를 래치하여 출력하는 것이다.

그후, 그 내부 어드레스 발생수단 811의 어드레스를 다시 가산하여 다음의 어드레스를 시작하는 동작을 반복함으로써 연속한 또는 랜덤한 어드레스에 대하여 고속으로 액세스하는 것이 가능하게 된다.

본 구체예에 있어서는 상기와 같은 구성을 채용하고 있으므로 내부에서 동시 평행적으로 읽어내어지는 어드레스의 수에 관계없이 연속한 어드레스를 고속으로 읽어내는 효과를 가져오는 것이고, 다수의 감지증폭기를 칩내에 내장할 필요가 없고, 따라서 칩면적을 작게할 수 있고 비트당의 비용을 저감시키는 효과도 있다.

이하에 본 구체예에 관계되는 반도체 기억장치 801의 동작순서에 대하여 제85도에 도시되는 타이밍챠트와 제86~제92도를 참조하여 설명한다.

제86도는 본 구체예에서의 반도체 기억장치의 초기의 상태를 표시하는 회로도이고, 이 단계에서는 제1의 어드레스 발생수단 821에서의 어드레스 m이 그 비교수단812와 그 내부 어드레스 발생수단 811에 공급된다.

그 비교수단 812에는 그 내부 어드레스 발생수단 811에서 내부 어드레스 값이 와있지 않으므로 그 비교수단 812는 불일치의 신호를 출력한다.

제86도에 있어서는 그 비교수단 812가 불일치의 신호를 출력한 상태가 도시되어 있다.

제85도의 타이밍챠트를 참조하면 먼저 제1의 어드레스 발생수단 821의 어드레스가 시각 t1에서 m으로 변화하고, 그에 의해 어드레스 변화검출수단 ATD가 출력되고 그 비교수단 812가 구동됨과 동시에 시각 t1에 있어서 LOAD 신호가 출력되고, 시각 t2에 있어서 외부 어드레스인 제1의 어드레스 발생수단 821의 어드레스 m1이 41로 표시하는 바와 같이 그 내부 어드레스 발생수단 B11에 입력된다.

따라서, 제87도를 참조함으로써 그 어드레스 m에 있어서는 워드선 m이 선택되고, 그 워드선 m에 포함하는 데이타 정보 0~3이 읽어내게 된다.

그와 동시에 시간 t3에 있어서, 상기한 바와 같이 감지대기시간 S1이 유효하게 되어 그 사이, 어드레스에 의해 선택된 데이타 정보의 처리가 일시적으로 중단된다.

또한 도면중, 850의 액세스는 전단에서의 데이타의 액세스하는 타이밍을 표시하고 있으나, 이예에서는 시작한 것 뿐으로 그 850의 위치에서의 아무것도 처리되어 있지 않다.

다음에, 시각 t4에서 그 감지 대기시간 S1로 종료하는 직전에 B51로 표시되는 바와 같이 드 어드레스 m으로 읽어낸 각 데이타 정보 0에서 3이 감지증폭기 806에서 읽어내지고 시각 t5에 있어서 감지 대기시간 S1이 종료하면 시각 t6에 있어서 래치신호 R1이 출력되고 861에 표시하는 바와 같이 감지증폭기 806에 격납되어 있는 각 데이타 0~3이 그 래치회로 809에 기억된다.

이러한 LOAD신호, ATD신호, 감지대기시간 S와 래치신호 등은 상기한 타이밍 제어수단 813을 거쳐서 출력되도록 하여도 좋다.

상기한 순서까지의 결과가 제88도에 도시되어 있다.

다음에, 그 래치신호 R의 출력에 응답하여 시간 t7에서 가산신호 A1가 출력되므로, 이에 의하여 시각 t8에 있어서 42로 표시하는 바와 같이 내부 어드레스 발생수단 811의 어드레스가 예를 들면 1만큼 진행시켜서 m+1로 된다.

따라서 제89도를 참조함으로써 그 어드레스 m+1에 있어서는 워드선 m+1이 선택되고 그 워드선 m+1에 포함되는 데이타정보 4~7이 읽어내어지게 된다.

또한 이 사이에 그 래치회로 809로 래치된 각 데이타 정보 0~3은 그 제2의 어드레스 발생수단 822의 어드레스에 따라 871로 표시하는 바와 같이 랜덤하게 또는 연속적으로 감지증폭 선택수단 807을 거쳐서 출력버퍼 808에 출력한다.

이상의 관계를 제89도에 표시한다.

다음에 시각 t9에 있어서 재차 감지대기시간 S2가 유효하게 되지만, 그간 시간 t10에서 시각 t11의 사이, 즉 도시한 852의 기간중 그 내부어드레스 발생수단 811은 그 메모리셀 수단 803에 어드레스 m+1로 액세스하여, 그에 대응하는 데이타 정보 4~7을 독출해 둔다.

시각 t11후에 그 액세스한 데이타 정보를 도시한 853으로 표시하는 바와 같이 m+1로 독출된 각 데이타 정보 4에서 7이 감지증폭기 806에서 독출된다.

그후, 시각 t12에서 감지 대기시간 S2가 타임업한 후에 시각 T2로 외부의 제1의 어드레스 발생수단 821의 어드레스가 변화하여 예를들면 m+1로 된 경우, 어드레스 변화 검출수단에서 어드레스 변화신호 ATD가 시각 t13로 출력되면 이에 동기하여 그 비교수단 812에 있어서 비교연산이 실행된다.

이 상태에서는 이미 내부 어드레스 발생수단 811에서 어드레스 m+1이 그 비교수단 812에 입력되어 있으므로, 외부 어드레스인 제1의 어드레스 발생수단 821에 입력된 다음의 어드레스 m+1이 일치하므로, 그 비교수단 812는 일치신호 IC를 출력한다.

그러한 일치신호 IC에 응답하여 시각 t14에 있어서 래치신호 R2가 출력되고, 962로 표시하는 바와 같이 그 감지증폭기 806에 격납되어 있는 각 데이타 정보 4~7이 그 래치회로 809에 기억된다.

이상의 상태는 제90도에 도시되어 있다.

그후, 그 래치신호 R2의 출력에 응답하여 시각 t15에서 가산신호 A2가 출력되므로 이에 의하여 시각 t16에 있어서 제82도의 43로 표시하는 바와 같이 그 내부 어드레스 발생수단 811의 어드레스가 예를들면 1만큼 진행하여 m+2로 된다.

따라서, 제91도에 도시되는 바와 같이 어드레스 m+2에 있어서는 워드선 m+2가 선택되고, 그 워드선 m+2에 포함되는 데이타 정보 8~11이 독출되게 된다.

즉, 그 내부 어드레스 발생수단 811에 의하여 선행적인 액세스 조작이 개시되는 것이다.

또한, 이 사이에 그 래치회로 809에 래치된 각 데이타 정보 3~7은 그 제2의 어드레스 발생수단 822의 어드레스에 따라 872로 표시와 같이 랜덤하게 또는 연속적으로 감지증폭 선택수단 807을 거쳐서 출력버퍼 808에 출력된다.

다음에 시각 t17에 있어서, 재차 감지 대기시간 S3이 유효하게 되지만 그간에 t18에서 시각 t19의 사이, 즉 도시한 854의 기간중 그 내부 어드레스 발생수단 811은 그 메모리셀 수단 803에 그 어드레스 m+2로 액세스하여 그에 대응하는 데이타정보 8~11을 독출해둔다.

시각 t9 후에 그 감지대기시간 S3의 종료직전의 시각 t에 그 액세스한 데이타정보를 도시한 855로 표시하는 그 어드레스 m+2로 독출된 각 데이타 정보 8에서 11이 감지증폭기 806에서 독출된다.

그후, 시각 t20에서 감지 대기시간 S3이 타임업한 후에 시각 T3 외부의 제1의 어드레스 발생수단 821의 어드레스가 변화하여 예를들면 m+2로 된 경위, 어드레스 변화 검출수단에서 어드레스 변화신호 ATD가 시각 t21로 출력되면 이에 동기하여 그 비교수단 812에 있어서 비교연산이 실행된다.

이 상태에서는 이미 그 내부 어드레스 발생수단 811에서 어드레스 m+2가 그 비교수단 812에 입력되어 있으므로, 외부 어드레스인 제1의 어드레스 발생수단 821에서 입력된 다음의 어드레스 m+2와 일치하므로, 그 비교수단 812는 일치수단 IC를 출력한다.

그러한 일치신호 IC에 응답하여 시각 t23에 있어서 래치신호 R3가 출력되고, 863로 표시와 같이 그 감지증폭기 806에 격납되어 있는 각 데이타 정보 8~11이 그 래치회로 808에 기억된다.

이상의 상태는 제92도에 도시되어 있다.

그후, 그 래치신호 R3의 출력에 응답하여 시각 t24에서 가산신호 A3가 출력되므로 이에 의하여 시각 t25에 있어서 제82도의 844로 표시하는 바와 같이 내부 어드레스 발생수단 811의 어드레스가 예를들면 1만큼 진행되어서 m+3으로 되고, 상기와 같은 방법으로 어드레스 m+3에 상당한 그 워드선 m+3에 포함되는 데이타 정보 12~15가 독출되는 내부 어드레스 발생수단 811에 선행적인 액세스 조작이 개시되는 것이다.

또한, 이 사이에 그 래치회로 809에 래치된 각 데이타 정보 8~11은 그 제2의 어드레스 발생수단 822의 어드레스에 따라 873로 표시하는 바와 같이 랜덤하게 또는 연속적으로 감지증폭 선택수단 807을 거쳐서 출력버퍼 808에 출력된다.

이하 상기의 각 공정이 반복되게 된다.

본 구체예에 있어서는 그 감지 대기시간을 이용하여 다음의 또는 다른 상위 어드레스를 사용하여 미리 그 메모리셀 수단에 액세스 하여 그 어드레스에 상당한 데이타정보를 독출하여 대기시켜 두는 것이다.

결국, 본 구체예에서의 반도체 기억장치에 있어서는 데이타 액세스에 시간이 걸리는 상위 어드레스에 의한 데이타 정보의 독출을 선행적으로 실행해둠으로써 데이타 정보의 독출속도를 고속화시키는 것이다.

또, 본 구체예에 있어서는 상기한 바와 같은 구성을 채용하고 있으므로 내부에서 동시 평행적으로 독출되는 어드레스의 수에 관계되는 연속한 어드레스를 고속으로 독출하는 효과가 있는 것이고, 다수의 감지증폭기를 칩내부에 내장되는 필요가 없고, 따라서 칩면적을 작게 할 수 있고 비트당 비용을 저감시키는 효과도 있다.

Claims (83)

1. 복수의 워드선(WL₁~WL_m)와 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 이루어진 셀메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 그 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n), 적어도 하나의 외부전원에 접속되고, 그 외부전원전압에서 복수종의 내부전원전압을 발생시키는 내부전원전압 발생회로, 그 내부전원전압 발생회로에서 출력되는 복수의 전압에 응답하여 상기 각 회로가 소정의 작동을 행하도록 구성된 반도체 기억장치로서, 그 내부전원전압 발생회로에서 발생되는 그 복수종의 내부전원전압이 통상의 전원전압과 특성의 검증용 전원전압의 적어도 한쪽을 포함하고 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
2. 제1항에 있어서, 상기 내부전원전압 발생회로는 기록 검증시와 소거검증시중 적어도 한쪽에 있어서, 각각 통상 독출시에 출력되는 내부전원전압과는 다른 전압을 발생할 수 있도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
3. 제1항에 있어서, 상기 내부전원전압 발생회로에는 검증용 전원회로(8)가 설치되어 있고, 이 검증용 전원회로(8)는 서로 다른 전압을 가지는 기록검증용 전원전압과 소거검증용 전원전압과를 개별로 발생하도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
4. 제1항에 있어서, 상기 내부전원전압 발생회로는 기록검증용 전압과 소거검증용 전압의 어느것도 발생시키지 않을 경우에는, 그 내부전원전압 발생회로에서 통상의 전원전압(Vcc)이 출력하도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
5. 제1항에 있어서, 상기 내부전원전압 발생회로는 기록검증시와 소거검증시중 적어도 한쪽에 있어서, 감지증폭기와 검증으로 선택된 워드선과의 양쪽에 통상의 전원전압과는 다른 검증전압이 공급되도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
6. 제1항에 있어서, 상기 내부전원전압 발생회로는 기록검증시와 소거검증시중 적어도 한쪽에 있어서, 감지증폭기에 공급되는 전원전압과 검증으로 선택된 워드선과의 양쪽에만 통상의 전원전압과는 다른 검증전압이 공급되고, 전원전압이 공급될 수 있는 그밖의 회로, 부재에는 통상의 전원전압이 공급되도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
7. 제3항에 있어서, 상기 소거검증용 전압은 그 통상의 전원전압(Vcc) 보다 높고, 상기 기록검증용 전압은 그 통상의 전원전압(Vcc) 보다도 낮도록 설정되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
8. 제3항에 있어서, 상기 검증용 전원회로는 소정의 제어신호에 응답하여, 상기 기록검증용 전압과 상기 소거검증용 전압의 어느 하나를 발생시키도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
9. 제6항에 있어서, 상기 감지증폭기에서의 그 검증용 전원전압의 입력 단자부에는 부하 저항기능을 가지는 수단이 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
10. 제1항에 있어서, 상기 외부전원전압은 그 통상의 전원전압(Vcc) 또는 기록/소거용 전원전압(V_PP)의 적어도 어느 하나를 포함하고 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
11. 제3항에 있어서, 상기 검증용 전원회로(8)는 그 기록/소거용 전압(V_PP)에서 기록검증에 적합된 제1의 검증전압과 소거검증에 적합된 제2의 검증전압을 생성하는 분압회로(31-33)와, 기록검증을 지령하는 신호(WV) 또는 소거검증을 지령하는 신호(EV)에 응답하여 제1의 검증전압 또는 제2의 검증전압을 출력측에 전달하는 게이트 회로(34,35)와, 전류미러회로의 형태를 가지고, 그 게이트 회로에서 전달된 전압을 상기 제1또는 제2의 검증전압의 어느 하나를 소정의 검증전원전압(V_VER)으로서 출력하는 회로(36-41)를 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
12. 제1항에 있어서, 상기 감지증폭회로(7₁-7_n)는 검증용 전원전압(V_VER)의 라인과 복수의 비트선마다에 대응하여 설치된 데이타선(D₁-D_n)의 사이에 직렬로 접속된 부하저항성분소자(14)와 트랜지스터(15)를 가지고, 부하저항성분소자(14)와 트랜지스터(15)의 접속점은 감지증폭회로의 출력단에 접속되고, 트랜지스터(15)는 데이타선의 레벨에 따라 레벨을 출력단에 전달하고, 부하저항성분 소자(14)는 트랜지스터(15)의 온·오프에 의하여 데이타선상의 셀 데이타를 판별하도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
13. 제12항에 있어서, 상기 부하저항성분소자(14)는 P채널 트랜지스터이고, 이 트랜지스터의 소스, 게이트와 드레인은 각각 상기 검증용 전원전압의 라인, 기준전위의 라인(Vss)과 상기 감지증폭회로의 출력단에 접속되고, 상기 제2의 트랜지스터(15)는 n채널 트랜지스터이고, 이 트랜지스터(15)의 드레인, 게이트와 소스는 각각 상기 감지증폭회로의 출력단, 상기 데이타선 레벨의 반전레벨을 나타내는 노드 및 데이타선에 접속되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
14. 제12항에 있어서, 상기 감지증폭회로의 출력단에는 버퍼회로(16-19)가 더 구비되어, 이 버퍼회로의 전원전압을 상기 검증용 전원전압(V_VER)에 의하여 공급하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
15. 제12항에 있어서, 상기 검증용 전원전압의 라인과 상기 부하저항성분소자(14)의 사이에 접속된 전압 강하용 소자(20)와, 상기 검증용 전원전압의 라인과 상기 감지증폭회로의 출력단의 사이에 접속된 정전류소자(21)를 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
16. 제15항에 있어서, 상기 전압강하용 소자는 게이트가 드레인에 접속된 P채널 트랜지스터(20)인 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
17. 제15항에 있어서, 상기 정전류소자는 게이트가 소스에 접속된 n채널 트랜지스터(21)인 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
18. 제1항에 있어서, 상기 불휘발성 메모리셀을 구성하는 각 트랜지스터의 소스에 공통으로 전원전압을 외부에서 공급하는 소스용 전원회로(9)를 더 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
19. 복수의 워드선(WL₁~WL_m)와 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 이루어진 셀메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 그 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n), 적어도 하나의 외부전압에 접속되고, 그 외부전원에서 공급되는 복수의 전원전압에 응답하여 상기 각 회로가 소정의 작동을 하도록 구성된 반도체 기억장치로서, 상기 외부전압은 통상의 전원전압과는 다른 특정의 검증용 전원전압을 공급할 수 있도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
20. 제19항에 있어서, 상기 외부전원은 통상이 전원전압 공급회로와 통상의 전원전압과는 다른 검증용 전원전압 공급회로를 가지고 있고, 상기 외부전원에서의 상기 검증용 전원전압 공급회로는 기록검증시와 소거검증시중 적어도 한쪽에 있어서, 각각 통상 독출시에 출력되는 전원전압과는 다른 전압을 발생할 수 있도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
21. 제20항에 있어서, 상기 검증용 전원전압 공급회로는 서로 다른 전압을 가지는 기록검증용 전원전압 소거검증용 전원전압을 개별적으로 발생하도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
22. 제19항에 있어서, 상기 검증용 전원전압 공급회로는 기록검증시와 소거검증시중 적어도 한쪽에 있어서, 감지증폭기와 검증으로 선택된 워드선과의 양쪽에 통상의 전원전압과는 다른 검증전압이 공급되도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
23. 제19항에 있어서, 상기 검증용 전원전압 공급회로는 기록검증시와 소거검증시중 적어도 한쪽에 있어서, 감지증폭기에 공급되는 전원전압과 검증으로 선택된 워드선과의 양쪽에만 통상의 전원전압과는 다른 검증전압이 공급되고, 전원전압이 공급될 수 있는 그밖의 회로, 부재에는 통상의 전원전압이 공급되도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
24. 제21항에 있어서, 상기 소거검증용 전압은 통상의 전원전압(Vcc)보다도 높고, 상기 기록검증용 전압은 그 통상의 전원전압(Vcc) 보다도 낮도록 설정되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
25. 제19항에 있어서, 상기 외부전원은 소정의 제어신호에 응답하여 통상의 전원전압 공급회로와 검증용 전원전압 공급회로 어느 한쪽이 선택되고, 검증용 전원전압 공급회로는 소정의 제어신호에 응답하여 기록검증용 전압과 소거검증용 전압의 어느 하나를 발생시키도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
26. 제20항에 있어서, 상기 감지증폭기에서의 그 검증용 전원전압의 입력단자부에는 부하저항기능을 가지는 수단이 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
27. 제21항에 있어서, 상기 검증용 전원전압 공급회로는 그 기록/소거용 전압(V_PP)에서 기록검증에 적합된 제1의 검증전압과 소거검증에 적합된 제2의 검증전압을 생성하는 분압회로(31-33)와, 기록검증을 지령하는 신호(WV) 또는 소거검증을 지령하는 신호(FV)에 응답하여 제1의 검증전압 또는 제2의 검증전압을 출력측에 전달하는 게이트 회로(34,35)와, 전류미러회로의 형태를 가지고, 그 게이트 회로에서 전달된 전압을 상기 제1또는 제2의 검증전압의 어느 하나를 소정의 검증용 전원전압(V_VER)으로서 출력하는 회로(36-41)를 가지는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
28. 제19항에 있어서, 상기 감지증폭회로(7₁-7_n)는 검증용 전원전압(V_VER)의 라인과 복수의 비트선마다에 대응하여 설치된 데이타선(D₁-D_n)의 사이에 직렬로 접속된 부하저항성분소자(14)와 트랜지스터(15)를 가지고, 부하저항성분소자(14)와 트랜지스터(15)의 접속점은 감지증폭회로의 출력단에 접속되고, 트랜지스터(15)는 데이타선의 레벨에 따라 레벨을 출력단에 전달하고, 부하저항성분소자(14)는 그 트랜지스터(15)의 온·오프에 의하여 데이타선상의 셀 데이타를 판별하도록 구성되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
29. 제28항에 있어서, 상기 부하저항성분소자(14)는 P채널 트랜지스터이고, 이 트랜지스터의 소스, 게이트와 드레인은 각각 상기 검증용 전원전압의 라인, 기준전위의 라인(Vss)과 상기 감지증폭회로의 출력단에 접속되고 상기 제2의 트랜지스터(15)는 n채널 트랜지스터이고, 이 트랜지스터(15)의 드레인, 게이트와 소스는 각각 상기 감지증폭회로의 출력단, 상기 데이타선 레벨의 반전레벨을 나타내는 노드, 및 데이타선에 접속되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
30. 제28항에 있어서, 상기 감지증폭회로의 출력단에는 버퍼회로(16-19)가 더 구비되어, 이 버퍼회로의 전원전압을 상기 검증용 전원전압(V_VER)에 의하여 공급하도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
31. 제28항에 있어서, 상기 검증용 전원전압의 라인과 상기 부하저항성분소자(14)의 사이에 접속된 전압 강하용 소자(20), 및 검증용의 전원전압의 라인과 상기 감지증폭회로의 출력단의 사이에 접속된 정전류소자(21)를 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
32. 제31항에 있어서, 상기 전압강하용 소자는 게이트가 드레인에 접속된 P채널 트랜지스터(20)인 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
33. 제31항에 있어서, 상기 정전류소자는 게이트가 소스에 접속된 n채널 트랜지스터(21)인 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
34. 제19항에 있어서, 상기 불휘발성 메모리셀을 구성하는 각 트랜지스터의 소스에 공통으로 전원전압을 외부에서 공급하는 소스용 전원회로(9)를 더 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
35. 복수의 워드선(WL₁~WL_m)와 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 이루어진 셀메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 그 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n)를 포함하는 불휘발성 반도체 기억장치에 있어서, 이 반도체 기억장치는 소정의 써넣기 수단과 메모리 셀트랜지스터에 소정의 정보가 독출시 전원전압변동이 있더라도 바르게 독출할 수 있는 정도로 깊이 써넣어져 있는지를 판단하는 기록검증, 또는 독출시 전원전압변동이 있더라도 바르게 소거된 것으로서 독출할 수 있을 정도로 깊이 소거되어 있는지를 판단하는 소거검증중 적어도 한쪽의 기능을 가지는 검증수단이 더 설치되어 있고, 이 검증수단에 감지증폭기의 출력전압을 검출하는 수단, 출력전압을 소정의 기준전압치와 비교하는 비교수단, 비교결과를 기억하는 기억수단을 설치하고, 더우기 소정의 써넣기 조작후에 검증 조작을 실행하였을 때, 기억수단에서 출력되는 정보가 비교수단의 출력결과에 의하여 메모리셀 트랜지스터에의 정보의 써넣기가 불충분한 것을 나타내고 있는 경우에는 그 써넣기 조작을 반복시키는 수단을 더 설치한 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
36. 제35항에 있어서, 상기 소정의 써넣기 조작이 종료한 후, 상기 검증수단에 의한 검증조작을 실행하기까지의 사이에 비교수단이 감지증폭기의 출력전압을 소정의 기준전압치와 비교하는 비교조작을 실행하기 위한 소정의 기간을 설정하는 타이밍신호 발생수단이 더 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
37. 제35항에 있어서, 상기 검증수단은 메모리셀 트랜지스터에 대한 써넣기 조작후 메모리셀 트랜지스터를 독출상태로 한 경우에 있어서 그 감지증폭기가 발진을 일으킨 경우를 포함하여 써넣기가 행해져 있지 않다고 판단하는 경우에 출력하는 레벨을 상기 감지증폭기가 출력한 경우에, 이를 기억하는 기억회로를 설치하고, 이 기억회로의 내용에 의하여 상기 메모리셀 트랜지스터에 대한 써넣기가 독출시에 있어서, 감지증폭기가 발진을 일으키지 않을 정도로 충분한지의 여부를 검증하고, 그 검증결과를 외부에 출력하도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
38. 제35항에 있어서, 상기 메모리셀 트랜지스터에 대한 써넣기 조작후, 타이밍 신호 발생수단에서 소정주기의 타이밍 신호를 발생시켜, 상기 셀 트랜지스터에 대한 써넣기후 상기 메모리셀 트랜지스터를 독출상태로한 경우에 있어서, 상기 타이밍신호 발생회로가 발생하는 상기 타이밍 신호로 제어되어서 상기 소정의 주기로 감지증폭기의 출력을 집어 넣고, 그 레벨을 기억하는 기억회로와를 설치하고, 이 기억회로에 기억된 상기 감지증폭기의 출력레벨중에 감지증폭을 하여 써넣기가 행해져 있지 아니하다고 판단하는 경우에 출력하는 레벨이 포함되어 있는 경우에는, 써넣기가 불충분하다는 취지의 검증결과를 외부에 출력하고, 상기 기억회로에 기억된 상기 감지증폭기의 출력레벨중에 감지증폭을 하여 써넣기가 행해져 있지 아니하다고 판단하는 경우에 출력하는 레벨이 포함되어 있지 않은 경우에만, 써넣기가 불충분하다는 취지의 검증결과를 외부에 출력하는 써넣기 검증회로를 내장하여 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
39. 복수의 워드선(WL₁~WL_m)와 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 이루어진 셀메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n)로서 구성된 불휘발성 반도체 기억장치에 있어서, 상기 감지증폭회로는 고전위전원과 메모리셀 트랜지스터에 접속하는 비트선의 1개의 단자와의 사이에 부하수단과 전류검출용의 제1의 트랜지스터와를 직렬로 배치함과 함께, 부하수단과 제1의 트랜지스터의 접속노드부에 출력부를 설치함과 함께, 제1의 트랜지스터의 게이트부와 비트선의 단자와의 사이에 인버터를 배치하고, 비트선의 단자와 저전위 전원과의 사이에 전류증폭용의 제2의 트랜지스터를 설치하고, 트랜지스터의 게이트부를 인버터의 출력부에 접속시킨 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
40. 제39항에 있어서, 상기 제2의 트랜지스터의 소수부에는 인버터의 출력을 게이트에 수신하여, 그 소수부가 고전위전압과 접속된 제3의 트랜지스터의 드레인부가 접속되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
41. 제39항에 있어서, 상기 제2의 트랜지스터는 그 게이트가 메모리셀 트랜지스터를 흐르는 전류의 정도에 따라 바이어스 되도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
42. 제39항에 있어서, 상기 제2의 트랜지스터는 디플레션형의 nMOS 트랜지스터인 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
43. 제39항에 있어서, 상기 제2의 트랜지스터의 게이트는 입력단을 상기 제3의 트랜지스터가 비트선의 한개의 단자와 접속되어 있는 접속노드부에 접속된 제2의 인버터가 접속되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
44. 제43항에 있어서, 상기 제2의 인버터는 고전위 전원전압(Vcc)을 강압하여서 되는 강압전압으로 동작시키도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
45. 복수의 워드선(WL₁~WL_m)와 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 이루어진 셀메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n), 적어도 하나의 외부전원에 접속되고, 외부전원전압에 복수종의 내부전원전압을 발생시키는 내부 전원전압 발생회로를 가지는 불휘발성 반도체 기억장치에 있어서, 상기 내부 전원전압 발생회로에는 외부로부터의 전원전압(Vcc)을 소정의 내부전압(Vci)으로 강압하는 전압 강압수단을 구비하고, 이 전압 강압수단은 상기 외부전원전압의 라인과 상기 내부 전압의 발생노드(N)와의 사이에 접속된 트랜지스터(Q)를 가지고, 이 트랜지스터의 게이트에 소정레벨의 기준전압을 인가하여 상기 내부전원 발생노드에서 상기 강압된 내부전압을 출력하도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치의 내부 전원전압 발생회로.
46. 제45항에 있어서, 상기 트랜지스터는 디플레션형의 n채널 트랜지스터인 것을 특징으로 하는 내부 전원전압 발생회로.
47. 제45항에 있어서, 상기 내부전원 전압 발생회로에서의 내부전압 발생노드에 평활용의 캐퍼시터(C)를 더 설치한 것을 특징으로 하는 내부 전원전압 발생회로.
48. 제45항에 있어서, 상기 전압 강압수단에서의 전압강압 레벨이 상기 트랜지스터의 한계치를 변경함으로써 조정되는 것을 특징으로 하는 내부전원전압 발생회로.
49. 제45항에 있어서, 상기 트랜지스터의 게이트에 인가되는 일정한 고정된 기준전압이 상기 반도체 장치의 기준의 전원라인(Vss)에서 공급되는 단일의 전압인 것을 특징으로 하는 내부전원전압 발생회로.
50. 제45항에 있어서, 불휘발성의 기억소자(GM)와 이 기억소자의 내용에 따라 상기 트랜지스터의 게이트에 인가되는 소정레벨의 기준전압을 결정하는 회로(Q1-Q5)를 더 구비하여, 상기 기억소자의 내용에 따라 소정레벨의 기준전압을 상기 외부로부터의 전원전압(Vss)의 레벨 또는 상기 반도체장치의 기준의 전원전압(Vss)의 레벨의 어느 하나로 설정하고, 이에 의하여 상기 내부 전압 발생노드로부터 상기 강압된 내부전압(Vci) 또는 통상의 전원전압(Vcc)를 선택적으로 출력하도록 하는 것을 특징으로 하는 내부 전원전압 발생회로.
51. 제45항에 있어서, 적어도 일부의 회로가 상기 강압된 내부전압(Vci)에 의하여 구동되는 내부회로에 대하여 입력신호(Si)를 전달하는 입력단회로(Q11-Q20)를 더 구비하여, 이 입력단회로는 상기 회로로부터의 전원전압(Vcc)에 의하여 구동되고 상기 입력신호를 직접 수신하여서 그 레벨을 안정화시켜 출력하는 회로부(Q11-Q16)와, 상기 강압된 내부전압(Vci)에 의하여 구동되고 그 레벨안정화된 신호를 상기 내부회로에 전달하는 회로부(Q17-Q20)를 가지는 것을 특징으로 하는 내부 전원전압 발생회로.
52. 제51항에 있어서, 상기 강압된 내부전압에 의하여 구동되는 회로부중, 적어도 초단부분을 게이트 내압이 상대적으로 높은 트랜지스터로 구성하고, 상기 회로부로부터의 전원전압에 의하여 구동되는 회로부를 드레인내압 또는 게이트 내압이 상대적으로 높은 트랜지스터로 구성한 것을 특징으로 하는 내부 전원전압 발생회로.
53. 제45항에 있어서, 적어도 일부의 회로가 상기 강압된 내부전압(Vci)에 의하여 구동되는 내부회로로부터의 데이타신호를 데이타출력(So)으로서 외부에 출력하는 출력단회로(Q21-Q28)를 더 구비하여, 이 출력단회로는 상기 강압된 내부전압(Vci)과 상기 외부로부터의 전원전압(Vcc)에 의하여 구동되고 상기 데이타신호의 전압레벨을 상기 전원전압의 레벨로 변환하는 회로부(Q21-Q24)와, 상기 회로부에서의 전원전압(Vcc)에 의하여 구동되고, 상기 레벨변환된 신호를 상기 데이타 출력으로서 출력하는 회로부(Q25-Q28)를 가지는 것을 특징으로 하는 내부 전원전압 발생회로.
54. 제53항에 있어서, 상기 외부에서의 전원전압에 의하여 구동되는 회로부가 드레인내압 또는 게이트내압이 상대적으로 높은 트랜지스터로 구성된 것을 특징으로 하는 내부 전원전압 발생회로.
55. 제45항에 기재된 외부 전압강압수단을 독출용 외부전원전압(Vcc)과 써넣기용 외부전원전압(Vpp)을 수신하도록 구성하고, 불휘발성 반도체 기억장치 내부의 독출동작을 행하는 회로를 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동작시키는 수단과 써넣기 후의 검증용 워드선 전위를 써넣기용 외분전원전압(Vpp)을 강압함으로써 생성하는 수단을 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
56. 제45항에 기재된 외부전압 강압수단을 독출용 외부전원전압(Vcc)과 써넣기용 외부 전원전압(Vpp)을 수신하도록 구성하고, 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동작시키는 수단과 써넣기 후의 검증용 워드 전선위로 하여, 독출용 외부 전원전압(Vcc)의 강압전압보다도 높은 전압을 내부생성하여 공급하는 수단을 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
57. 제45항에 기재된 기재된 외부전압 강압수단을 독출용 외부전원전압(Vcc)과 써넣기용 외부 전원전압(Vpp)을 수신하도록 구성하고, 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동작시키는 수단과 써넣기 후의 검증시에는, 적어도 일부의 회로에 대한 상기 독출용 외부 전원전압(Vcc)의 강압을 금지하는 수단을 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
58. 제57항에 있어서, 로우디코더 회로에 대한 상기 독출용 외부 전원전압(Vcc)의 강압이 금지되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
59. 제45항에 기재된 기재된 외부전압 강압수단을 독출용 외부전원전압(Vcc)과 써넣기용 외부 전원전압(Vpp)을 수신하도록 구성하고, 불휘발성 반도체 기억장치 내부의 독출동작을 하는 회로를 독출용 외부 전원전압(Vcc)을 일정치로 강압하여 동작시키는 수단과, 써넣기 후의 검증시에는, 감지증폭기의 감지전류를 통상독출시의 감지전류보다도 작게 하는 수단을 구비하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
60. 복수의 워드선(WL₁~WL_m)과 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 이루어진 셀메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7)로 구성된 반도체 기억장치에 있어서, 상기 셀 매트릭스회로를 구성하는 모든 메모리셀 트랜지스터를 도통(導通)상태로 한채로 서로 병렬로 접속시켜, 상기 모든 메모리셀 트랜지스터 내를 흐르는 전류에 응답하여 발생하는 전압을 검출하는 전압검출수단, 기준전압 발생수단, 및 전압 검출수단으로부터의 전압출력과 기준전압 발생수단이 출력하는 기준전압을 비교하는 비교수단으로서 구성된 전압판정수단을 상기 셀 매트릭스회로에 접속하여 설치한 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
61. 제60항에 있어서, 상기 각 메모리셀 트랜지스터의 소스를 공통으로 접속한 소스선에 소정의 전압을 인가함과 함께, 복수의 메모리셀 트랜지스터의 제어게이트를 이루고 있는 복수의 워드선의 전부 또는 일부에 각각 동일 또는 다른 정전압을 인가하고, 복수의 셀 트랜지스터의 드레인을 데이타버스에 공통으로 접속시킴과 동시에 그 데이타 전압판정회로를 접속시킨 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
62. 제60항에 있어서, 상기 각 메모리셀 트랜지스터의 소스를 공통의 소스선에 접속함과 함께 복수의 메모리셀 트랜지스터의 제어게이트를 이루고 있는 복수의 워드선의 전부 또는 일부에 각각 동일 또는 다른 정전압을 인가하고, 복수의 셀 트랜지스터의 드레인을 데이타버스에 공통으로 접속시킴과 동시에 그 데이타버스에 접속시킨 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
63. 복수의 워드선(WL₁~WL_m)과 복수의 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(Mij)이 배설되어서 이루어진 셀메트릭스회로(1), 로우디코더회로(3), 칼럼디코더회로(5), 셀 매트릭스회로(1)의 각 비트선(BL₁₁~BL_1k,…BL_n1~BL_nk)의 각각에 접속된 감지증폭회로(7₁~7_n)로서 구성되고, 복수종의 독출모드를 가짐과 동시에, 각 모드에 대하여 다른 전원전압을 필요로 하는 불휘발성 반도체 장치에 있어서, 전원전압 입력부, 기준전압 발생수단, 용량소자를 포함한 승압수단, 용량소자를 충전하는 충전수단으로 구성되고, 용량소자의 충전수단에는 각 독출모드가 필요로 하는, 각각 서로 다른 전압에 응답하여 용량소자의 충전량을 복수종으로 변화시키는 충전량 변경수단이 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
64. 제63항에 있어서, 상기 충전수단에는 기준전압 발생수단이 포함되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
65. 제63항에 있어서, 상기 충전수단에 포함되는 충전량 변경수단은 각 독출모드가 필요로 하는, 각각 서로 다른 전압에 응답하여 그 용량소자에 입력되는 클럭펄스의 진폭을 복수종으로 변화시키는 진폭 변경수단이 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
66. 제63항에 있어서, 상기 충전수단에 포함되는 충전량 변경수단은 각 독출모드가 필요로 하는, 각각 서로 다른 전압에 응답하여 그 용량소자에 충전되는 충전전압을 복수종으로 변화시키는 충전량 선택수단이 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
67. 제65항에 있어서, 상기 진폭 변경수단에는 소정의 진폭을 가지는 클럭펄스가 사용되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
68. 제66항에 있어서, 상기 충전량 선택수단은 클럭회로에 의해 제어되는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
69. 제63항에 있어서, 상기 불휘발성 반도체 기억장치에서의 각 독출모드를 필요로 하는, 각각 다른 전압은 그 기준전압 발생수단으로부터의 출력전압과 그 승압수단으로부터의 출력전압의 선택적 가산에 의하여 각각 얻어지는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
70. 제63항에 있어서, 상기 승압수단에 접속되는 그 기준전압 발생수단은 소스가 내부전원 또는 외부전원에 접속되고, 게이트에 제1의 제어신호가 입력되는 P채널형 인헨스먼트 전계효과 트랜지스터와, 드레인이 P채널형 인헨스먼트 전계효과 트랜지스터의 드레인에 접속되고, 게이트에 제2회 제어신호가 입력되고 소스에 승압전압이 나타나는 노드에 접속되는 N채널형 디플레션 전계효과 트랜지스터로 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
71. 제70항에 있어서, 상기 제1의 제어신호는 충전시에 제2의 제어신호가 "H"레벨로 된 후에 "L"레벨로 되고, 승압시에는 제2의 제어신호가 "L"레벨로 된후에 제1의 제어신호가 "H"레벨로 되도록 제어하는 제어수단이 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
72. 어드레스 버퍼수단, 메모리셀 수단, 워드선 선택수단, 비트선 선택수단, 출력버퍼, 어드레스 버퍼수단에 접속되고, 복수개의 데이타 정보를 1그룹으로하여, 그룹마다에 하나의 어드레스를 부여하는 제1의 어드레스 발생수단, 그 개개의 데이타정보의 각각에 하나의 어드레스를 부여하는 제2의 어드레스 발생수단을 포함하는 불휘발성 반도체 기억장치에 있어서, 상기 제1의 어드레스 발생수단에서의 하나의 어드레스 값을 사용하여 하나의 복수개의 데이타 정보군을 워드선 선택수단과 비트선 선택수단의 어느 하나를 거쳐서 선택하여 독출하는 제1의 독출수단, 제1의 어드레스 발생수단의 하나의 어드레스에 의하여 선태적으로 독출된 복수개의 데이타 정보군을 구성하는 개개의 데이타정보를 제2의 어드레스 발생수단에서의 어드레스 값을 사용하여 비트선 선택수단과 워드선 선택수단의 어느 하나를 거쳐서 출력버퍼에 선택적으로 독출하는 제2의 독출수단, 제1의 어드레스 발생수단에서의 하나의 어드레스에 의하여 소정의 복수개의 데이타정보를 독출한 후에 제1의 어드레스 발생수단의 하나의 어드레스에 의하여 독출된 복수개의 데이타정보의 각각이 제2의 어드레스 발생수단에서의 각각의 어드레스에 의하여 선택적으로 출력버퍼에 독출되기까지의 사이에, 제1의 어드레스 발생수단에서의 다른 어드레스 값을 사용하여 제1의 어드레스군에서의 다른 어드레스에 상당하는 다른 복수개의 데이타정보군을 독출하는 선행 독출수단이 설치되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
73. 제72항에 있어서, 상기 제1의 어드레스 발생수단은 워드선 선택을 위한 어드레스를 발생하도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
74. 제72항에 있어서, 상기 제2의 어드레스 발생수단은 워드선 선택을 위한 어드레스를 발생하도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
75. 상기 제72항에 있어서, 상기 제1의 독출수단은 감지증폭회로 또는, 감지증폭회로와 래치회로를 포함하고 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
76. 제72항에 있어서, 상기 제1의 독출수단은 감지증폭 선택수단을 포함하고 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
77. 제72항에 있어서, 상기 선행독출수단은 상기 어드레스 버퍼수단에 설치된 제1의 어드레스 발생수단으로부터의 어드레스 정보가 입력되는 입력부를 가지고, 소정의 제어신호에 의하여 이미 기억되어 있는 어드레스 정보를 변경하는 수단을 가지는 내부 어드레스 발생수단, 및 내부 어드레스 발생수단의 어드레스 정보와 제1의 어드레스 발생수단으로부터의 어드레스 정보를 비교하는 비교수단을 가지고 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
78. 제77항에 있어서, 상기 비교수단은 상기 양 어드레스정보가 일치한 경우에 제1의 독출수단에 의하여 어드레스정보에 대응하는 복수개의 데이타정보군을 선행적으로 독출하기 위한 신호를 출력하도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
79. 제77항에 있어서, 상기 비교수단은 상기 양 어드레스정보가 일치한 경우에는 내부 어드레스 발생수단에 대하여 소정의 제어신호를 발생하고, 내부 어드레스 발생회로의 어드레스를 변경하도록 구성된 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
80. 제72항에 있어서, 상기 선행독출수단에는 내부 어드레스 발생수단, 비교수단을 관련적으로 제어하는 타이밍 제어수단을 더 구비하고 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
81. 제77항에 있어서, 상기 내부 어드레스 발생수단에 기억되어 있는 어드레스 정보를 변경하는 수단이 카운터인 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
82. 제72항에 있어서, 상기 선행독출수단은 내부 어드레스 발생수단에서의 하나의 어드레스에 의하여 제1의 독출수단에 의하여 독출된 특정의 복수개의 데이타 정보군을 제1의 독출수단에서의 감지증폭기에 독출조작을 실행하기까지의 미리 정해진 소정의 지연시간을 이용하여 1의 어드레스와는 상이한 다른 어드레스에 액세스하도록 구성되어 있는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.
83. 제82항에 있어서, 상기 소정의 지연시간이 경과한 시점에서, 감지증폭기에 격납되어 있는, 복수개의 데이타 정보군을 래치회로에 래치하기 위한 래치신호가 타이밍 제어수단에서 출력됨과 동시에 내부 어드레스 발생회로의 카운터치값을 변경하도록 하는 것을 특징으로 하는 일괄소거형 불휘발성 반도체 기억장치.