DE10031806B4

DE10031806B4 - Taktsteuerschaltung, Verfahren zum Erzeugen eines internen Taktsignals und synchroner Flash-Speicher

Info

Publication number: DE10031806B4
Application number: DE2000131806
Authority: DE
Inventors: Takao Akaogi
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 1999-07-29
Filing date: 2000-07-04
Publication date: 2012-08-16
Anticipated expiration: 2020-07-05
Also published as: JP2001043688A; TW530311B; KR20010070007A; JP4266498B2; KR100639129B1; DE10031806A1; TW530310B

Abstract

Taktsteuerschaltung (2), die ein externes Taktsignal (3) und ein Triggersignal (5) empfängt und ein internes Taktsignal (7) erzeugt, mit: einer Schieberegisterbaugruppe (21), die das externe Taktsignal und das Triggersignal empfängt und eine Vielzahl von zeitverzögerten Triggersignalen erzeugt, wobei jedes zeitverzögerte Triggersignal um wenigstens eine Taktperiode von dem Triggersignal aus verzögert ist; einer Takttriggersignalerzeugungsschaltung (23), die die zeitverzögerten Triggersignale empfängt und ein Takttriggersignal (27) erzeugt; einer Taktpufferschaltung (25), die das externe Taktsignal und das Takttriggersignal empfängt und das interne Taktsignal erzeugt.

Description

HINTERGRUND DER ERFINDUNG
Diese Erfindung betrifft im allgemeinen Halbleitervorrichtungen, und im besonderen eine Taktsteuerschaltung zum Steuern von internen Taktsignalen von Halbleitervorrichtungen, hauptsächlich von nichtflüchtigen Halbleiterspeichervorrichtungen wie etwa von Flash-Speichervorrichtungen, ein Verfahren zum Erzeugen eines internen Taktsignals und einen synchronen Flash-Speicher.
Im Allgemeinen umfaßt eine Flash-Speichervorrichtung eine Adressenfolgesteuereinheit, Reihen- und Spaltendecodierer, Leseverstärker, Schreibverstärker und ein Speicherzellenarray. Ein Beispiel für eine Flash-Speichervorrichtung ist in dem US-Patent Nr. 5,490,107 beschrieben.
Das Speicherzellenarray enthält eine Vielzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind. Jede Speicherzelle kann ein einzelnes Bit von Informationen halten. Eine Spalte von Speicherzellen in dem Speicherzellenarray ist gemeinsam mit einer Bitleitung gekoppelt. Der Spaltendecodierer selektiert zusammen mit der Adressenfolgesteuereinheit eine Bitleitung. Ähnlich sind die Speicherzellen, die in einer Reihe des Speicherzellenarrays angeordnet sind, gemeinsam mit einer Wortleitung gekoppelt. Der Reihendecodierer und die Adressenfolgesteuereinheit selektieren eine Wortleitung. Die Reihen- und Spaltendecodierer und die Adressenfolgesteuereinheit selektieren zusammen eine individuelle Speicherzelle oder eine Gruppe von Speicherzellen.
Die Speicherzellen in dem Speicherzellenarray einer Flash-Speichervorrichtung sind im allgemeinen in Subarrays gruppiert, die als Speicherzellenblöcke bezeichnet werden. Jeder Speicherzellenblock ist mit einem Leseverstärker und einem Schreibverstärker gekoppelt. Der Schreibverstärker [write amplifier] (W/A) wendet einen Satz von vorbestimmten Spannungen an, um in den selektierten Speicherzellen Informationen zu speichern. Diese Aktion wird als Programmier- oder Schreiboperation bezeichnet. Ähnlich können durch einen Satz von vorbestimmten Spannungen, die auf die selektierten Speicherzellen angewendet werden, Informationen durch den Leseverstärker [sense amplifier] (S/A) unterschieden und abgerufen werden. Diese Aktion wird als Leseoperation bezeichnet.
Die Geschwindigkeit von Lese- und Schreiboperationen wird oft erhöht, um Flash-Speichervorrichtungen mit höherer Leistung zu realisieren. Ein solches Verfahren zum Erhöhen der Geschwindigkeit von Leseoperationen ist die Synchronisation. Durch Synchronisieren der Leseoperationen mit einem externen Takt wird die Geschwindigkeit der Leseoperationen verbessert. Unter gewissen Bedingungen kann jedoch das Ausführen einer spezifischen Leseoperation länger als von anderen Leseoperationen dauern, und somit kann sich eine asynchrone Bedingung ergeben.
Wenn zum Beispiel eine Wortleitungsumschaltung vorkommt, d. h., wenn die erste Speicherzelle längs einer Wortleitung nach dem Lesen der letzten Speicherzelle längs der vorherigen Wortleitung in einem Speicherzellenarray gelesen wird, tritt oft eine Verzögerung ein. Diese Verzögerung ist häufig größer als eine Taktperiode des externen Taktes und unterbricht daher die Synchronisation der Leseoperation mit dem externen Takt. Als Resultat tritt solch ein Fehler auf, daß inkorrekte Daten von der selektierten Speicherzelle gelesen werden.
Die US 5889726 A lehrt die Erzeugung verschiedener Verzögerungen in gewissen Inkrementen, gibt jedoch keine Anregung wenigstens einen Taktimpuls von dem externen Taktsignal in Übereinstimmung mit dem Triggersignal zu entfernen, um das interne Taktsignal zu erzeugen.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung sieht eine Taktsteuerschaltung vor, die ein externes Taktsignal empfängt und ein internes Taktsignal erzeugt, eine synchrone Flash-Speichervorrichtung unter Verwendung der Taktsteuerschaltung und ein Verfahren zum Erzeugen solch eines internen Taktsignals aus dem externen Taktsignal. Das erzeugte interne Taktsignal hat eine selektierte Anzahl von externen Taktzyklen, die ausgeblockt oder -blendet sind. Die Initiierung des Ausblendens des externen Taktzyklus wird durch ein Triggersignal getriggert.
Eine Schieberegisterbaugruppe wird in der Taktsteuerschaltung verwendet, um den externen Takt und das Triggersignal zu empfangen. In der Schieberegisterbaugruppe sind Schieberegister in Serie gekoppelt. Ein erstes Schieberegister in der Serie empfängt das Triggersignal als Eingabe, verzögert es um eine externe Taktperiode und sieht es für das zweite Schieberegister vor. Das zweite Schieberegister verzögert die Eingabe ebenfalls um eine externe Taktperiode und sieht diese für das dritte Schieberegister vor, und so weiter. Deshalb gibt jedes Schieberegister ein zeitlich verzögertes Triggersignal aus. Das zeitlich verzögerte Triggersignal, das durch irgendein Schieberegister ausgegeben wird, ist zu den zeitlich verzögerten Triggersignalen von allen anderen Schieberegistern um eine oder mehrere externe Taktperioden zeitlich versetzt.
So erzeugte zeitlich verzögerte Triggersignale werden mit den Taktausblendsignalen kombiniert, um ein Takttriggersignal zu erzeugen. Das Takttriggersignal wird dem Taktpuffer zusammen mit dem externen Taktsignal eingegeben. Die Zeitlage und Dauer des Takttriggersignals bestimmt die Start- und Stoppzeit des Ausblendens des externen Taktzyklus.
Eine zweite Ausführungsform ist ein Verfahren zum Erzeugen eines internen Taktsignals. In dieser Ausführungsform wird eine Taktsteuerschaltung verwendet, um das externe Taktsignal zu empfangen und ein internes Taktsignal zu erzeugen, bei dem einige der externen Taktzyklen ausgeblendet sind. Die Taktsteuerschaltung könnte in irgendeiner Halbleitervorrichtung verwendet werden.
Eine dritte Ausführungsform der vorliegenden Erfindung ist eine synchrone Flash-Speichervorrichtung mit der Taktsteuerschaltung. In einer herkömmlichen Flash-Speichervorrichtung wird das Schreiben und Lesen von Daten asynchron ausgeführt. Die Systeme, in denen die Flash-Speichervorrichtungen verwendet werden, arbeiten mit zunehmender Taktfrequenz. Um den Systemanforderungen der Systeme mit ständig zunehmender Taktfrequenz zu genügen, wird eine synchrone Flash-Speichervorrichtung verwendet. Die Taktsteuerschaltung wird verwendet, um dem Problem Rechnung zu tragen, daß bei einigen Daten das Lesen mehr Zeit als bei anderen in einer Flash-Speichervorrichtung erfordert. Durch Vorsehen einer zusätzlichen Verzögerung, wo es erforderlich ist, löst der interne Takt, der durch die Taktsteuerschaltung aus dem externen Takt erzeugt wird, das Datenleseverzögerungsproblem.
Viele der Begleitmerkmale dieser Erfindung werden deutlicher, da dieselbe unter Bezugnahme auf die folgende eingehende Beschreibung besser verstanden und in Verbindung mit den beiliegenden Zeichnungen betrachtet wird, in denen gleiche Bezugszeichen durchgängig gleiche Teile bezeichnen.
BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm der oberen Ebene einer Flash-Speichervorrichtung der vorliegenden Erfindung;
2 ist ein Blockdiagramm der oberen Ebene einer Ausführungsform einer Taktsteuerschaltung;
3 ist ein Blockdiagramm einer Ausführungsform der Schieberegisterbaugruppe der Taktsteuerschaltung von 2;
4 ist ein Schema von einem der Schieberegister in der Schieberegisterbaugruppe von 3;
5 ist ein Schema von einer Ausführungsform der Triggersignalerzeugungsschaltung von 2;
6 ist ein Schema von einer Ausführungsform des Taktpuffers von 2;
7 ist ein Zeitlagendiagramm, das Beziehungen zwischen verschiedenen Signalen unter Verwendung der Taktsteuerschaltung von 2 zeigt;
8 ist ein Schema von einer Ausführungsform der Datenzeitlagenschaltung von 1;
9(a) ist ein Schema von einer Ausführungsform einer gesetzten Erweiterungslesepufferschaltung;
9(b) ist ein Schema von einer Ausführungsform einer rückgesetzten Erweiterungslesepufferschaltung;
10 ist ein Zeitlagendiagramm, das die Wechselwirkung zwischen verschiedenen Signalen unter Verwendung der Datenzeitlagenschaltung von 8 zeigt;
11 ist ein Blockdiagramm einer Adressendecodiererschaltung, die sowohl als Reihendecodiererschaltung als auch als Spaltendecodiererschaltung verwendet wird;
12(a) ist eine Gatespannungsselektionsschaltung einer herkömmlichen Adressendecodiererschaltung;
12(b) ist eine Gatespannungslieferschaltung einer herkömmlichen Adressendecodiererschaltung;
13 ist eine Spannungslieferschaltung mit einem Gatter der vorliegenden Erfindung;
14 ist eine herkömmliche Adressenfolgesteuereinheit;
15(a) ist eine Ausführungsform von verbesserten Adressensignalgeneratoren der vorliegenden Erfindung für geradzahlige Adressensignale;
15(b) ist eine Ausführungsform von verbesserten Adressensignalgeneratoren der vorliegenden Erfindung für ungeradzahlige Adressensignale;
15(c) ist ein Signalverzögerungsweg zur Erzeugung von Adressensignalen unter Verwendung eines Adressensignalgenerators der vorliegenden Erfindung;
16(a) ist eine Ausführungsform von Adressensignalgeneratoren der vorliegenden Erfindung für ungeradzahlige Adressensignale;
16(b) ist eine Ausführungsform von Adressensignalgeneratoren der vorliegenden Erfindung für geradzahlige Adressensignale;
16(c) ist ein Signalverzögerungsweg zur Erzeugung von Adressensignalen unter Verwendung eines Adressensignalgenerators der vorliegenden Erfindung;
17 ist ein Blockdiagramm einer Ausführungsform einer Adressenfolgesteuereinheit der vorliegenden Erfindung;
18 ist ein Blockdiagramm für eine Ausführungsform eines Datenleseschemas; und
19 ist ein Schema von einer Ausführungsform eines Komparators für hohe Spannungen.
EINGEHENDE BESCHREIBUNG DER ERFINDUNG
I. Überblick
In 1 ist eine Ausführungsform eines synchronen Flash-Speichers gezeigt. Der synchrone Flash-Speicher hat eine Taktsteuerschaltung 2. Die Taktsteuerschaltung 2 empfängt ein externes Taktsignal 3 und kombiniert das externe Taktsignal mit einem Triggersignal 5, um ein internes Taktsignal 7 zu erzeugen. Eine Adressenfolgesteuereinheit 4 empfängt das interne Taktsignal 7 und stellt Folgen durch Adressen hindurch auf und erzeugt Adressensignale synchron mit dem internen Taktsignal 7. Die Adressensignale werden für Spalten- und Reihenpuffer 6 und 8 vorgesehen. Die Adressensignale werden selektiv modifiziert und Spalten- und Reihendecodiererschaltungen 24 und 26 zugeführt. Die Spalten- und Reihendecodiererschaltungen erzeugen spalten- und reihendecodierte Signale, um spezifische Speicherzellen in dem Speicherzellenarray 51 für Lese- und Programmieroperationen zu selektieren.
Jede Speicherzelle hat eine Konstruktion, die einem MOS-Transistor ähnlich ist, und als solche hat eine Speicherzelle eine Sourcezone und eine Drainzone auf einem Substrat. Zwischen dem Substrat hat die Speicherzelle ein schwimmendes Gate und ein Steuergate. Informationen werden in der Speicherzelle, d. h., in dem schwimmenden Gate, gespeichert, indem ein Satz von vorbestimmten Spannungen auf die Speicherzelle angewendet wird. Ein Satz von vorbestimmten Spannungen, die auf die Speicherzelle angewendet werden, wird ebenfalls verwendet, um Informationen zu lesen, die in der Speicherzelle enthalten sind.
Das Speicherzellenarray 51 enthält eine Vielzahl von Speicherzellen 36, 38, 40, 42, 44, 46, 48 und 50. Der Klarheit halber ist nur eine Teilmenge der Speicherzellen in dem Speicherzellenarray 51 gezeigt. Die Speicherzellen 36, 38, 44 und 46 sind in einem ersten Speicherzellenblock gruppiert, und die Speicherzellen 40, 42, 48 und 50 sind in einem zweiten Speicherzellenblock gruppiert. Jeder Speicherzellenblock ist mit einem entsprechenden Schreibverstärker- und Leseverstärkerpaar durch entsprechende Steuertransistoren gekoppelt. Genauer gesagt, die Drains der Steuertransistoren sind mit einem Schreibverstärker und einem Leseverstärker gekoppelt. Zum Beispiel ist das Drain des ersten Spaltensteuertransistors 28 des ersten Speicherzellenblocks mit dem Schreibverstärker 16 und dem Leseverstärker 18 gekoppelt.
Ähnlich sind Drains der Speicherzellen mit Steuertransistoren gekoppelt. Zum Beispiel sind Drains der Speicherzellen 36 und 44 mit einer Source eines ersten Spaltensteuertransistors 28 gekoppelt. Die Gates der Steuertransistoren sind mit der Spaltendecodiererschaltung 24 durch decodierte Signalleitungen gekoppelt. Zum Beispiel sind Gates von ersten und dritten Spaltensteuertransistoren 28 und 30 mit einer ersten spaltendecodierten Signalleitung 29 von der Spaltendecodiererschaltung 24 gekoppelt.
Jedes Schreibverstärker- und Leseverstärkerpaar ist auch mit einem entsprechenden Eingabe-/Ausgabepuffer gekoppelt. In 1 sind der Schreibverstärker 16 und der Leseverstärker 18 mit dem Eingabe-/Ausgabepuffer 12 gekoppelt und sind der Schreibverstärker 20 und der Leseverstärker 22 mit dem Eingabe-/Ausgabepuffer 14 gekoppelt.
Die Eingabe-/Ausgabepuffer 12 und 14 sind ferner mit dem externen Taktsignal 3 und einem Dateneingabe-/-ausgabebus 1 gekoppelt. Vor einer Programmieroperation werden Programmierdaten, die über einen Dateneingabe-/-ausgabebus ankommen, synchron mit dem externen Taktsignal 3 in entsprechenden Eingabe-/Ausgabepuffern gespeichert. Die Programmieroperation wird dann synchron mit dem internen Taktsignal 7 ausgeführt, das durch die Taktsteuerschaltung 2 erzeugt wird. Während einer Leseoperation werden detektierte oder gelesene Daten synchron mit dem internen Taktsignal 7 in entsprechenden Eingabe-/Ausgabepuffern gespeichert und dann synchron mit dem externen Taktsignal 3 über den Dateneingabe-/-ausgabebus 1 nach außen übertragen. Eingangs- und Ausgangsübertragungen zu und von den Eingabe-/Ausgabepuffern können gleichzeitig ausgeführt werden. Durch diese synchronen Übertragungen kann die Geschwindigkeit sowohl für Lese- als auch Programmieroperationen maximiert werden. Jede Lese- und Programmieroperation hängt jedoch von dem internen Taktsignal 7 ab, das durch die Taktsteuerschaltung 2 erzeugt wird.
II. Taktsteuerschaltung
Vorbestimmte Spannungspegel müssen, wie zuvor unter Bezugnahme auf 1 beschrieben, auf die entsprechenden Speicherzellen angewendet werden, um eine Leseoperation auszuführen. Diese Lesespannungen werden über die Wort- und Bitleitungen angewendet. In diesen Wort- und Bitleitungen sind Verzögerungen auf Grund des Widerstandes und der Kapazität auf einer gegebenen Leitung inhärent eingebaut. Wenn während einer Leseoperation ein Übergang von dem letzten Satz von Speicherzellen auf einer Wortleitung zu dem nächsten Satz von Speicherzellen auf einer nächsten Wortleitung erfolgt, d. h., eine Grenzüberquerung oder Wortleitungsumschaltung, werden diese Verzögerungen vergrößert. Da die Operationslesespannungspegel von einer Wortleitung entfernt und auf eine andere Wortleitung angewendet werden müssen, dauert eine Leseoperation bei, einer Wortleitungsumschaltung oft doppelt so lange wie eine Leseoperation von einer Speicherzelle zu einer anderen in derselben Wortleitung. Mit anderen Worten, das Datenlesen kann länger als eine Taktperiode des externen Taktsignals 3 dauern.
Um zusätzliche Zeit für das Datenlesen vorzusehen, wird ein internes Taktsignal 7 durch die Taktsteuerschaltung 2 von 2 erzeugt. Das interne Taktsignal 7 ist mit dem externen Taktsignal synchron, aber es enthält einen oder mehrere Taktzyklen, die ausgeblendet sind. Durch Zuführen des internen Taktsignals 7 zu der Adressenfolgesteuereinheit werden Daten, die mit einem Takt an den Daten-E/A-Bus ausgegeben werden, nach Bedarf verzögert, um dem Datenlesen mehr Zeit einzuräumen.
Die Taktsteuerschaltung 2 enthält eine Schieberegisterbaugruppe 21, einen Takttriggersignalgenerator 23 und einen Taktpuffer 25. Bei Eingabe des externen Taktsignals 3 und des Triggersignals 5 erzeugt die Taktsteuerschaltung 2 das interne Taktsignal 7. Die Schieberegisterbaugruppe 21 verwendet das externe Taktsignal 3, um verzögerte Triggersignale dem Takttriggersignalgenerator 23 zuzuführen. Bei Eingabe des externen Taktsignals 3 und eines Takttriggersignals 27, das von dem Takttriggersignalgenerator 23 erzeugt wird, produziert der Taktpuffer das interne Taktsignal 7.
3 zeigt eine Ausführungsform der Schieberegisterbaugruppe 100. Das Triggersignal 5 wird von der Adressenfolgesteuereinheit erzeugt, die in 1 gezeigt ist. Die Adressenfolgesteuereinheit 4 erzeugt das Triggersignal 5 bei jedem Inkrementieren einer Adresse. Das Triggersignal 5 ist mit einem Eingang eines Inverters 102 gekoppelt. Ein Ausgang des Inverters 102 ist mit einem Eingang eines ersten Schieberegisters 104 gekoppelt. Ein Ausgang, nämlich das erste zeitverzögerte Triggersignal L₀, des ersten Schieberegisters 104 ist mit einem Eingang eines zweiten Schieberegisters 106 gekoppelt. Ein Ausgang, nämlich das zweite zeitverzögerte Triggersignal L₁, des zweiten Schieberegisters 106 ist mit einem Eingang eines dritten Schieberegisters 108 gekoppelt. Das dritte Schieberegister 108 erzeugt ein drittes zeitverzögertes Taktsignal L₂ als Ausgabe. Jedes der Schieberegister 104, 106 und 108 ist mit dem externen Takt 3 gekoppelt. Obwohl 3 nur drei Schieberegister in der Schieberegisterbaugruppe 100 zeigt, ist die Anzahl von verwendeten Schieberegistern flexibel und hängt von der Anzahl von externen Taktzyklen ab, die aus dem internen Taktsignal 7 auszublenden sind.
In 4 ist eine Ausführungsform der Schieberegister 104, 106, 108 in der Schieberegisterbaugruppe 100 von 3 gezeigt. Das externe Taktsignal 3 ist mit einem Eingang eines Inverters 110 gekoppelt. Ein Ausgang des Inverters 110 ist mit einem Gate eines Transistors 112 gekoppelt. Ein Drain des Transistors 112 ist mit dem Eingang des Schieberegisters 104 gekoppelt. Eine Source des Transistors 112 ist einem Eingang eines Inverters 114 und einem Ausgang eines Inverters 116 gekoppelt. Die Inverter 114 und 116 umfassen eine erste Verriegelung. Diese erste Verriegelung speichert die Eingabe des Schieberegisters synchron mit einer abfallenden Flanke des externen Taktsignals 3.
Ein Ausgang des Inverters 114 und ein Eingang des Inverters 116 sind mit einem Drain eines Transistors 118 gekoppelt. Ein Gate des Transistors 118 ist mit dem externen Taktsignal 3 gekoppelt. Eine Source des Transistors 118 ist mit einem Eingang eines Inverters 120 und einem Ausgang eines Inverters 122 gekoppelt. Die Inverter 120 und 122 umfassen eine zweite Verriegelung. Diese zweite Verriegelung speichert den Inhalt der ersten Verriegelung synchron mit einer ansteigenden Flanke des externen Taktsignals 3. Ein Ausgang des Inverters 120 und ein Eingang des Inverters 122 sind zusammen gekoppelt und sehen den Ausgang des Schieberegisters vor, nämlich ein zeitverzögertes Triggersignal.
Die Takttriggersignalerzeugungsschaltung 130 empfängt die zeitverzögerten Triggersignale L₀, L₁ und L₂, die von der Schieberegisterbaugruppe 100 erzeugt werden. Die Takttriggersignalerzeugungsschaltung 130 in 5 enthält parallele erste, zweite und dritte NOR-Gatter mit zwei Eingängen 132, 134 und 136. Das erste zeitverzögerte Triggersignal L₀ ist mit einem ersten Eingang des ersten NOR-Gatters mit zwei Eingängen 132 gekoppelt. Das zweite zeitverzögerte Triggersignal L₁ ist mit einem ersten Eingang des zweiten NOR-Gatters mit zwei Eingängen 134 gekoppelt, und das dritte zeitverzögerte Triggersignal L₂ ist mit einem ersten Eingang des dritten NOR-Gatters mit zwei Eingängen 136 gekoppelt.
Zweite Eingänge der NOR-Gatter mit zwei Eingängen 132, 134 und 136 sind mit den Taktausblendsignalen B1, B2 bzw. B3 gekoppelt. Obwohl Taktausblendsignale B1, B2 und B3 typischerweise vor der Herstellung der synchronen Flash-Speichervorrichtung gesetzt werden, können die Taktausblendsignale während der Operation der synchronen Flash-Speichervorrichtung gesetzt werden. Die Taktausblendsignale B1, B2 und B3 bestimmen die Anzahl von externen Taktzyklen, die aus dem internen Taktsignal 7 auszublenden sind.
Falls zum Beispiel das erste Taktausblendsignal B1 auf L gesetzt wird und die zweiten und dritten Taktausblendsignale B2 und B3 auf H gesetzt werden, wird ein externer Taktzyklus aus dem internen Taktsignal 7 ausgeblendet. Falls die ersten und zweiten Taktausblendsignale B1 und B2 auf L gesetzt werden, wobei das dritte Taktausblendsignal B3 auf H gesetzt wird, werden zwei externe Taktzyklen aus dem internen Taktsignal 7 ausgeblendet.
Obwohl 5 drei NOR-Gatter mit zwei Eingängen in der Takttriggersignalerzeugungsschaltung 130 zeigt, hängt die verwendete Anzahl von NOR-Gattern mit zwei Eingängen nur von der Anzahl von Taktzyklen ab, die aus dem internen Taktsignal 7 auszublenden sind.
Die Takttriggersignalerzeugungsschaltung 130 umfaßt auch ein NOR-Gatter mit drei Eingängen 138. Ausgänge der drei NOR-Gatter mit zwei Eingängen sind mit Eingängen des NOR-Gatters mit drei Eingängen 138 gekoppelt. Ein Ausgang des NOR-Gatters mit drei Eingängen 138 ist der Ausgang der Takttriggersignalerzeugungsschaltung und ist mit einem Eingang eines Taktpuffers 140 von 2 gekoppelt. Der Ausgang von jedem der NOR-Gatter mit zwei Eingängen 132, 134 und 136 geht auf H, wenn sowohl das entsprechende Taktausblendsignal als auch das entsprechende zeitverzögerte Triggersignal L ist. Wenn einer oder mehrere der Ausgänge der NOR-Gatter mit zwei Eingängen auf H geht, wird der Ausgang des NOR-Gatters mit drei Eingängen 138 auf L gesetzt. Dieser Ausgang des NOR-Gatters mit drei Eingängen 138 ist das Takttriggersignal, das verwendet wird, um eines oder mehrere der externen Taktsignale auszublenden, wenn es mit dem externen Taktsignal 3 in dem Taktpuffer 140 kombiniert wird.
In 6 ist der Taktpuffer 140 von 2 gezeigt. Der Taktpuffereingang, der Ausgang der Takttriggersignalerzeugungsschaltung von 5, ist mit einem Eingang eines Inverters 142 gekoppelt. Ein Ausgang des Inverters 142 ist mit einem Drain eines Transistors 143 gekoppelt. Eine Source des Transistors 143 ist mit einem Eingang eines Inverters 146 und einem Ausgang eines Inverters 148 gekoppelt. Die Inverter 146 und 148 umfassen eine Verriegelung.
Das externe Taktsignal 3 ist mit einem Eingang eines Inverters 144 und einem ersten Eingang eines NAND-Gatters mit zwei Eingängen 150 gekoppelt. Ein Ausgang des Inverters 144 ist mit einem Gate des Transistors 143 gekoppelt. Ein Ausgang des Inverters 146 und ein Eingang des Inverters 148 sind mit einem zweiten Eingang des NAND-Gatters mit zwei Eingängen 150 gekoppelt. Ein Ausgang des NAND-Gatters mit zwei Eingängen 150 ist mit einem Eingang eines Inverters 152 gekoppelt.
Der Eingang des Inverters 142, das Takttriggersignal, enthält Informationen darüber, wie viele externe Taktzyklen während der Erzeugung des internen Taktsignals 7 auszublenden sind. Der Ausgang des Inverters 142 ist das interne Taktsignal 7, aus dem einer oder mehrere der externen Taktzyklen ausgeblendet sind.
7 ist ein Zeitlagendiagramm, welches die Operation der Taktsteuerschaltung 2 von 2–6 zusammenfaßt. Ein Zeitlagendiagramm eines externen Taktsignals 82, ein Zeitlagendiagramm eines Triggersignals 84, eines ersten zeitverzögerten Triggersignals 86, eines zweiten zeitverzögerten Triggersignals 88 und ein Zeitlagendiagramm eines internen Taktsignals 90 sind gezeigt.
Aus den Zeitlagendiagrammen geht hervor, daß dann, wenn das Triggersignal 5 auf H schaltet, ein erstes zeitverzögertes Triggersignal L₀ bei einer ansteigenden Flanke des externen Taktsignals 3 auf L geschaltet wird. Wenn das erste zeitverzögerte Triggersignal L₀ auf L ist, wird ein zweites zeitverzögertes Triggersignal L₁ mit der ansteigenden Flanke des externen Taktsignals 3 auf L gesetzt. Wenn beide zeitverzögerten Signale L₀ und L₁ unter Verwendung von Taktausblendsignalen B1 und B2 implementiert werden, werden zwei benachbarte Taktzyklen aus dem internen Taktsignal 7 bezüglich des externen Taktsignals 3 ausgeblendet. Daher ist das interne Taktsignal, wie in 7 gezeigt, dem externen Taktsignal ähnlich oder mit ihm synchron. Das interne Taktsignal 7 enthält jedoch zwei fehlende Taktzyklen. Durch das Entfernen von Taktzyklen wird zusätzliche Zeit für Lese- oder Datenleseoperationen vorgesehen.
II(a). Datenzeitlagensteuerschaltung
Das interne Taktsignal 7 sieht zusätzliche Zeit, d. h., mehr Taktzyklen bezüglich des externen Taktsignals, für die Leseverstärker zum Datenlesen vor, d. h., zum Lesen von Daten aus den Speicherzellen unter Verwendung einer Datenzeitlagensteuerschaltung. 8 zeigt eine Datenzeitlagensteuerschaltung 15, die ein Datenlesesignal 63 erzeugt. Die Datenzeitlagensteuerschaltung 15 ist mit einer Erweiterungsdatenschaltung 71 und einer ATD-Schaltung 9 gekoppelt. Der ATD-Schaltung 9 wird ein Signal A₀ zugeführt, welches das niedrigstwertige Bit der Adressensignale von der Adressenfolgesteuereinheit ist. Die Adressenfolgesteuereinheit erzeugt einen Impuls, nämlich das Signal A₀, bei jeder Adresseninkrementierung.
Die ATD-Schaltung 9 hat einen p-Kanal-Transistor 91 und einen n-Kanal-Transistor 95. Mit dem Drain des p-Kanal-Transistors 91 ist eine Referenzspannung V_cc verbunden, und mit einer Source des p-Kanal-Transistors 91 ist ein Widerstand 93 verbunden. Mit dem anderen Ende des Widerstandes 93 ist das Drain des n-Kanal-Transistors 95, ein Ende eines Kondensators 97 und ein erster Eingang eines NOR-Gatters mit zwei Eingängen 99 verbunden. Das Signal A₀ wird den Gates sowohl des p-Kanal-Transistors 91 als auch des n-Kanal-Transistors 95 zugeführt. Diese zwei Transistoren wirken zusammen als Inverter, um das Signal A₀ zu invertieren. Falls das Signal A₀ zum Beispiel auf H ist, wird der p-Kanal-Transistor 91 ausgeschaltet und der n-Kanal-Transistor eingeschaltet, wodurch ein Weg zu der Erde gebildet wird.
Daher wird der erste Eingang des NOR-Gatters 99, der mit dem n-Kanal-Transistor 95 verbunden ist, zu der Erde, d. h., auf L gezogen. Falls das Signal A₀ umgekehrt auf L ist, wird der p-Kanal-Transistor 91 eingeschaltet und der n-Kanal-Transistor ausgeschaltet, wodurch ein Weg zu V_cc gebildet wird. Daher wird der erste Eingang des NOR-Gatters 99, der mit dem n-Kanal-Transistor 95 verbunden ist, allmählich auf V_cc d. h., auf H gezogen.
Ein zweiter Eingang des NOR-Gatters 99 ist mit dem Signal A₀ gekoppelt. Bei jedem Übergang des Signals A₀ von L auf H ist die Ausgabe des NOR-Gatters 99, das ATD-Signal, auf L, da der erste Eingang des NOR-Gatters 99 zu der Erde gezogen wird. Bei dem Übergang des Signals A₀ von H auf L wird der erste Eingang des NOR-Gatters 99 allmählich auf H gezogen. Während dieses allmählichen Übergangs des ersten Eingangs des NOR-Gatters 99 von L auf H sind beide Eingänge des NOR-Gatters 99 auf L. Deshalb schaltet der Ausgang des NOR-Gatters 99 von H auf L und erzeugt so eine ansteigende Flanke für das ATD-Signal. Das ATD-Signal bleibt auf H, bis der erste Eingang des NOR-Gatters 99 den Übergang vollzieht und auf H schaltet. Sobald der erste Eingang des NOR-Gatters 99 H wird, wird das ATD-Signal auf L gesetzt, und somit wird eine abfallende Flanke des ATD-Signals erzeugt. Der Widerstand 93 und der Kondensator 97 bestimmen eine Zeitkonstante, die die Zeitperiode oder die Impulsbreite des erzeugten ATD-Signals festlegt. Das ATD-Signal stellt eine Eingabe für die Datenzeitlagensteuerschaltung 15 dar. Die andere Eingabe für die Datenzeitlagensteuerschaltung 15 ist ein Erweiterungsdatenlese-(EXSNS)-Signal 70.
Das EXSNS-Signal 70 wird durch die Erweiterungsdatenschaltung 71 erzeugt. Der logische Zustand des EXSNS-Signals 70 hängt von den Eingaben für die Erweiterungsdatenschaltung 71 ab, nämlich von einem Rücksetzerweiterungsdatenlese-(RESETEX)-Signal 73 und einem Setzerweiterungsdatenlese-(SETEX)-Signal 75. Ein Setzdatenlesepuffer, der in 9a gezeigt ist, erzeugt das SETEX-Signal 73, und ein Rücksetzdatenlesepuffer, der in 9b gezeigt ist, erzeugt das RESETEX-Signal 75. Der Setzdatenlesepuffer und der Rücksetzdatenlesepuffer sind identisch, abgesehen von den Eingaben für jeden der Puffer. Dem Setzdatenlesepuffer werden als Eingaben das interne Taktsignal und das Trigger-(TRG)-Signal zugeführt. Der Rücksetzdatenlesepuffer hat andererseits das interne Taktsignal und das Signal A₀ als Eingaben.
In 9a ist das interne Takt-(INTCLK)-Signal mit einem ersten Eingang eines NAND-Gatters 901 und einem Eingang eines Inverters 903 verbunden. Der Inverter 903 ist mit einem Gate des Transistorschalters 905 verbunden. Wenn das INTCLK-Signal auf L gesetzt wird, wird der Transistorschalter 905 eingeschaltet. Wenn der Transistorschalter 905 ein ist, wird der Ausgang eines Inverters 907, der mit einem Drain des Transistorschalters 905 verbunden ist, über eine Source des Transistorschalters 905 zu den Invertern 909 und 911 geführt. Der Eingang des Inverters 907 ist mit dem TRG-Signal verbunden. Die Inverter 909 und 911 invertieren das Signal von der Source des Transistorschalters 905 und führen dieses Signal einem zweiten Eingang des NAND-Gatters 901 zu. Die Inverter 909 und 911 dienen auch als Verriegelung, um den logischen Zustand am zweiten Eingang des NAND-Gatters 901 beizubehalten, der im Grunde das TRG-Signal ist. Der Ausgang des NAND-Gatters 901 ist mit einem Eingang eines Inverters 913 gekoppelt. Der Ausgang des Inverters 913 ist das SETEX-Signal 73. Wenn das INTCLK-Signal auf L ist und der Ausgang des NAND-Gatters 901 auf H ist, ist das SETEX-Signal 73 auf L.
Wenn das INTCLK-Signal auf H schaltet, wird der Transistorschalter 905 ausgeschaltet, und der erste Eingang des NAND-Gatters 901 wird auch auf H gesetzt. Wenn das INTCLK-Signal auf H gesetzt wird, wird deshalb das Signal am zweiten Eingang des NAND-Gatters 901, das im Grunde das TRG-Signal ist, durch”getaktet”, um den logischen Zustand des SETEX-Signals 73 festzulegen. Falls das TRG-Signal auf L wäre, bevor das INTCLK-Signal auf H gesetzt wird, wäre das SETEX-Signal deshalb auch auf L. Falls das TRG-Signal auf H wäre, bevor das INTCLK-Signal auf H gesetzt wird, würde jedoch das SETEX-Signal auf H gesetzt. Deshalb wird das SETEX-Signal mit der ansteigenden Flanke des INTCLK, und wenn das TRG-Signal auf H gesetzt ist, auf H gesetzt und wird das SETEX-Signal mit der abfallenden Flanke des INTCLK, und wenn das TRG-Signal auf L schaltet, auf L gesetzt.
Der Rücksetzdatenlesepuffer von 9b ist, wie zuvor erwähnt, dem oben beschriebenen Setzdatenlesepuffer von 9a ähnlich, abgesehen von den Eingaben für die Puffer. Deshalb wird das RESETEX-Signal 75 auf dieselbe Weise wie das SETEX-Signal erzeugt. Das Signal A₀ bewirkt jedoch den logischen Zustand des RESETEX-Signals 75. Deshalb wird das Signal A₀, wenn das INTCLK-Signal auf H gesetzt wird, durch”getaktet”, um den logischen Zustand des RESETEX-Signals 75 festzulegen. Falls das Signal A₀ auf L ist, bevor das INTCLK-Signal auf H wechselt, ist das RESETEX-Signal auch auf L. Falls jedoch das Signal A₀ auf H ist, bevor das INTCLK-Signal H wird, wird das RESETEX-Signal H. Deshalb wird das RESETEX-Signal bei der ansteigenden Flanke des INTCLK, und wenn das Signal A₀ H ist, auf H gesetzt und wird das RESETEX-Signal bei der abfallenden Flanke des INTCLK, und wenn das Signal A₀ auf L schaltet, auf L gesetzt.
Unter erneuter Bezugnahme auf 8 werden das RESETEX-Signal 75 und das SETEX-Signal 73 der Erweiterungsdatenschaltung 71 als Eingaben zugeführt. Das SETEX-Signal 73 ist mit einem Gate eines ersten Transistors 77 und mit einem Eingang eines Inverters 83 gekoppelt. Ein Ausgang des Inverters 83 ist mit dem Gate eines zweiten Transistors 81 gekoppelt. Wenn das SETEX-Signal H wird, wird der erste Transistor 77 eingeschaltet und der zweite Transistor 81 auf Grund des dazwischenliegenden Inverters 83 ausgeschaltet. Eine Source des ersten Transistors 77 ist mit der Erde gekoppelt, und ein Drain des ersten Transistors 77 ist mit den Invertern 85 und 87 gekoppelt. Das EXSNS-Signal 70 ist eine Ausgabe des Inverters 87. Die Inverter 85 und 87 wirken als Verriegelung und behalten den logischen Zustand am Drain des ersten Transistors 77 bei. Deshalb wird, wenn der erste Transistor eingeschaltet wird, ein Weg zu der Erde entwickelt, und das EXSNS-Signal 70 wird auf H gesetzt.
Wenn das SETEX-Signal auf L gesetzt wird, wird umgekehrt der erste Transistor 77 ausgeschaltet und der zweite Transistor 81 eingeschaltet. Das RESETEX-Signal 73 ist mit einem Gate eines dritten Transistors 79 gekoppelt. Dieser dritte Transistor 79 hat eine Source, die mit der Erde gekoppelt ist, und ein Drain, das mit einer Source des zweiten Transistors 81 gekoppelt ist. Ein Drain des zweiten Transistors ist mit den Invertern 85 und 87 gekoppelt und wirkt auch als zweite Source, um das EXSNS-Signal 70 zuzuführen. Wenn das SETEX-Signal 75 auf L ist, wird dann, falls das RESETEX-Signal 73 auf H geht, ein Weg zu der Erde entwickelt. Deshalb wird das EXSNS-Signal 70 zu der Erde gezogen und auf L gesetzt.
Das EXSNS-Signal 70 wird der Datenzeitlagensteuerschaltung 15 zugeführt und mit dem ATD-Signal von der ATD-Schaltung 9 kombiniert, um das Datenlesesignal 63 zu erzeugen. In 8 arbeiten die Transistoren in der Datenzeitlagensteuerschaltung 15 auf ähnliche Weise wie die Transistoren der ATD-Schaltung 9, die zuvor beschrieben wurde. Deshalb wirken die Transistoren 101a und 101b und die Transistoren 105a und 105b, die das ATD-Signal empfangen, als Inverter. Die Widerstände 103a und 107a arbeiten zusammen mit den Kondensatoren 103b, 107b und 107c auch ähnlich wie der Widerstand 93 und der Kondensator 97 der ATD-Schaltung 9, d. h., sie erzeugen eine RC-Verzögerung oder Zeitkonstante. Durch das Hinzufügen des Kondensators 107c ist jedoch die Verzögerung, die an Eingängen des NOR-Gatters 109b auftritt, länger als die Verzögerung, die an Eingängen des NOR-Gatters 109a auftritt.
Diese Verzögerungen werden jedoch nur spürbar, wenn das EXSNS-Signal 70 auf H wechselt.
Wenn das EXSNS-Signal 70 H ist, wird der Ausgang des NOR-Gatters 109b H, falls die anderen Eingänge des NOR-Gatters 109b auf L sind. Falls die Eingänge des NOR-Gatters 109b auf L sind, sind die Eingänge des NOR-Gatters 109a auf Grund der Ähnlichkeit der Komponenten und der Zwischenverbindung von Komponenten, die mit dem NOR-Gatter 109a gekoppelt sind, auch auf L. Wenn die Eingänge des NOR-Gatters 109a auf L sind, wird der Ausgang des NOR-Gatters 109a auf H gesetzt. Wenn beide Ausgänge der NOR-Gatter 109a, b, die auch Eingänge eines NOR-Gatters 111 sind, auf H gesetzt werden, wird das SNS-Signal 63 auch auf H gesetzt.
Ähnlich wird, wenn das EXSNS-Signal 70 auf L gesetzt wird, der Ausgang des NOR-Gatters 109b auf L gesetzt. Die Eingänge des NOR-Gatters 109a sind auch auf L, und somit wird der Ausgang des NOR-Gatters 109a auf H gesetzt. Wenn beide Ausgänge der NOR-Gatter 109a, b, die auch Eingänge eines NOR-Gatters 111 sind, auf L sind, wird auch das SNS-Signal 63 auf L gesetzt.
In 10 zeigen Zeitlagendiagramme des EXSNS-Signals, des TRG-Signals, des Signals A₀, des ATD-Signals, des SNS-Signals und der internen und externen Taktsignale die Wechselwirkung dieser Signale und die Operation der Datenzeitlagensteuerschaltung 15. Da das interne Taktsignal den Eingang für die Adressenfolgesteuereinheit darstellt, hängt das Signal A₀ von dem Zustand des INTCLK-Signals ab. Deshalb schaltet das Signal A₀ bei jeder ansteigenden Flanke des INTCLK-Signals um, d. h., es wechselt seinen Zustand. Das ATD-Signal von der ATD-Schaltung 9, das von dem Zustand des Signals A₀ abhängt, wird bei der abfallenden Flanke des Signals A₀ erzeugt. Das ATD-Signal markiert den Start des Übergangs von einer Adresse zu einer anderen. Das SNS-Signal 63 dient zum Steuern der Leseverstärker, so daß die Leseverstärker während der Perioden TS1 und TS2 getriggert werden, um die Speicherzellen bei der ansteigenden Flanke des SNS-Signals zu lesen. Die Zeitdauer der Perioden TS1 und TS2 wird, wie unter Bezugnahme auf 8 beschrieben, durch die Widerstände 107a und die Kondensatoren 107b, c gesteuert. Falls zum Datenlesen mehr Zeit benötigt wird, wird deshalb eine zusätzliche Kapazität hinzugefügt, um die Zeitdauer der Perioden TS1 und TS2 zu erweitern.
Die Leseverstärker werden getriggert, um das Lesen der Speicherzellen bei der abfallenden Flanke des SNS-Signals zu stoppen. Es wird angenommen, daß für eine Standardleseoperation den Leseverstärkern zwei externe Taktzyklen zum Lesen der Speicherzelle eingeräumt werden. Wenn in 10 das TRG-Signal bei der ansteigenden Flanke des externen Taktsignals auf H ist, wird der nächste interne Taktzyklus übersprungen. Wenn das TRG-Signal auf H ist, wird einer Grenzüberquerung begegnet, wie es zuvor unter Bezugnahme auf 7 erläutert wurde. Wenn auf eine Grenzüberquerung gestoßen wird, benötigen die Leseverstärker zusätzliche Zeit zum Lesen der Daten. Da das INTCLK-Signal der Adressenfolgesteuereinheit zugeführt wird, um das Inkrementieren der Adressen zu steuern, ändert sich das Signal A₀ bis zu der ansteigenden Flanke des INTCLK-Signals nicht. Falls sich das Signal A₀ nicht verändert, wird dann das ATD-Signal nicht erzeugt. Falls das ATD-Signal nicht erzeugt wird und sich das Signal A₀ nicht verändert, bleibt das SNS-Signal auf H, und die Leseverstärker setzen das Datenlesen aus den Speicherzellen fort. Durch Verzögern des internen Taktsignals um einen zusätzlichen externen Taktzyklus wird deshalb für die Leseverstärker zusätzliche Zeit zum Ausführen von Leseoperationen bereitgestellt.
III. Decodiererschaltungen
Die Spalten- und Reihendecodierer 24 und 26 erzeugen, wie es zuvor unter Bezugnahme auf 1 erläutert wurde, spalten- und reihendecodierte Signale auf der Basis der Adressensignale, die durch die Adressenfolgesteuereinheit 4 erzeugt werden. Eine Ausführungsform einer Decodiererschaltung der vorliegenden Erfindung in 11 mit isolierten Abschnitten für hohe Spannungen und für niedrigere Spannungen wird als Spalten- oder Reihendecodiererschaltung 24 und 26 verwendet, die in 1 gezeigt ist. Die Adressensignale A₀ ... A_n-1 werden als Eingabe von dem Reihenpuffer 8 oder dem Spaltenpuffer 6 vorgesehen, wie in 1 gezeigt. In 11 invertiert eine Adressenselektorschaltung 162 null oder mehr von den Adressensignalen A₀ ... A_n-1, je nach Bedarf, bevor diese Signale für jede der Gatespannungslieferschaltungen 240a, 240b, 240c und 240d vorgesehen werden. wenn die Adressensignale A₀ ... A_n-1 eine Selektion einer besonderen Gatespannungslieferschaltung angeben, werden null oder mehr von den Adressensignalen A₀ ... A_n-1 invertiert, um logisch ”H” auf alle Signaleingänge für jene besondere Gatespannungslieferschaltung anzuwenden.
Falls zum Beispiel die Gatespannungslieferschaltung 240a zu selektieren ist, wenn alle Adressensignale A₀ ... A_n-1 logisch ”L” sind, werden alle Signale 164, 166, 168 und 170, die für die Gatespannungslieferschaltung 240a vorgesehen sind, in der Adressenselektorschaltung 162 invertiert, so daß alle Signale 164, 166, 168 und 170, die auf den Eingang der Gatespannungslieferschaltung 240a angewendet werden, logisch ”H” sind, wenn die Anwendung erfolgt. Falls bei einem anderen Beispiel die Gatespannungslieferschaltung 240d zu selektieren ist, wenn alle Adressensignale A₀ ... A_n-1 logisch ”H” sind, wird keines der Signale 188, 190, 192 und 194, die für die Gatespannungslieferschaltung 240d vorgesehen sind, in der Adressenselektorschaltung 162 invertiert, so daß alle Signale 188, 190, 192 und 194, die auf den Eingang der Gatespannungslieferschaltung 240d angewendet werden, logisch ”H” sind, wenn die Anwendung erfolgt.
12(A) und 12(B) sind herkömmliche Schaltungen, die als Gatespannungsselektionsschaltung 200 bzw. Gatespannungslieferschaltungen 240a–240d der Adressendecodiererschaltung von 11 verwendet werden. 12(A) zeigt eine Gatespannungsselektionsschaltung 200, die eine Spannungsausgabe V_ppi 203 ausgibt. Ein Spannungspegel der Spannungsausgabe V_ppi 203 ist entweder V_cc oder V_pp und hängt von einem Lesesignal R ab. Das Lesesignal R wird durch das System unter Verwendung der synchronen Flash-Speichervorrichtung erzeugt und für die synchrone Flash-Speichervorrichtung vorgesehen, wenn die Leseoperation erforderlich ist.
Das Lesesignal R ist mit einem Gate eines n-Kanal-Transistors des Verarmungstyps 202 gekoppelt. Ein Drain des n-Kanal-Transistors des Verarmungstyps 202 ist mit V_cc gekoppelt, und eine Source des n-Kanal-Transistors des Verarmungstyps 202 ist mit dem Spannungsausgang 203 V_ppi gekoppelt. Das Lesesignal R ist auch mit einem Eingang eines Inverters 210 gekoppelt. Ein Ausgang des Inverters 210 ist mit einem Gate eines p-Kanal-Transistors 208 gekoppelt. Eine Source des p-Kanal-Transistors 208 ist mit einer gemeinsamen Masseleitung 209 gekoppelt. Ein Drain des p-Kanal-Transistors 208 ist mit einem Gate eines n-Kanal-Transistors des Anreicherungstyps 204 gekoppelt. Ein Drain des n-Kanal-Transistors des Anreicherungstyps 204 ist mit V_pp gekoppelt.
Ein Drain des p-Kanal-Transistors 208 ist auch mit einer Source und einem Gate eines n-Kanal-Transistors des Verarmungstyps 206 gekoppelt. Das Gate des n-Kanal-Transistors des Anreicherungstyps 204 ist mit dem Drain des p-Kanal-Transistors 208 gekoppelt. Der n-Kanal-Transistor des Anreicherungstyps 204 ist ein Transistor für hohe Spannungen, der eine dicke Oxidschicht und eine niedrige Leitfähigkeit hat, da er die hohe Gateprogrammierspannung V_pp verarbeiten muß.
Das Lesesignal R schaltet während der Leseoperation auf H. Wenn das Lesesignal R auf H ist, wird der n-Kanal-Transistor 202 eingeschaltet, und eine Spannung an der Source des Transistors 202 liegt dicht bei V_cc. Deshalb beträgt die Spannungsausgabe V_ppi 203 nahezu V_cc. Wenn das Lesesignal R auf H ist, wird der Ausgang des Inverters 210 auf L gesetzt. Wenn der Ausgang des Inverters 210 auf L gesetzt wird, wird der p-Kanal-Transistor eingeschaltet, wobei dem Gate und der Source des n-Kanal-Transistors des Anreicherungstyps 206 annähernd ein Erdpotential zugeführt wird. Das annähernde Erdpotential wird auch auf das Gate des n-Kanal-Transistors des Verarmungstyps 204 angewendet, wodurch er ausgeschaltet wird, und somit wird verhindert, daß er V_pp für den Spannungsausgang V_ppi 203 vorsieht.
Wenn das Lesesignal R während der Programmieroperation auf L schaltet, wird der n-Kanal-Transistor des Verarmungstyps 202 ausgeschaltet, wodurch verhindert wird, daß er V_cc für den Spannungsausgang V_ppi 203 vorsieht. Wenn das Lesesignal R auf L ist, wird der Ausgang des Inverters 210 auf H gesetzt, wodurch der p-Kanal-Transistor 208 ausgeschaltet wird. Der n-Kanal-Transistor des Anreicherungstyps 204 wird eingeschaltet, und die Programmierdrainspannung V_pp wird für den Spannungsausgang V_ppi 203 vorgesehen.
Sowohl die Spaltendecodiererschaltung 24 als auch die Reihendecodiererschaltung 26 umfaßt eine Vielzahl der Gatespannungslieferschaltungen 220 von 12(B), nämlich eine pro Ausgang, weil jede Gatespannungslieferschaltung eine notwendige Spannung für einen spezifischen Spaltensteuertransistor oder für eine spezifische Reihe von Speicherzellen vorsieht.
In der Gatespannungslieferschaltung 220 werden die Signale von der Adressenselektorschaltung 162 einem NAND-Gatter 222 als Eingangssignale eingegeben. Ein Ausgang des NAND-Gatters 222 ist mit einem Drain eines n-Kanal-Transistors 224 und einem Gate eines n-Kanal-Transistors 230 gekoppelt. Ein Gate des n-Kanal-Transistors 224 ist mit V_cc gekoppelt. Eine Source des n-Kanal-Transistors 224 ist mit einer Source eines p-Kanal-Transistors 226 und einem Gate eines p-Kanal-Transistors 228 gekoppelt.
Drains der p-Kanal-Transistoren 226 und 228 sind mit V_ppi-Eingangsanschlüssen 225 bzw. 227 gekoppelt. Der V_ppi-Eingang wird durch die Gatespannungsselektionsschaltung 200 vorgesehen. Ein Gate des p-Kanal-Transistors 226, eine Source des p-Kanal-Transistors 228 und ein Drain des n-Kanal-Transistors 230 sind mit einer Ausgangsspannung 231 der Gatespannungslieferschaltung 220 gekoppelt. Eine Source des n-Kanal-Transistors 230 ist mit einer gemeinsamen Masseleitung 229 gekoppelt.
Wenn eine spezifische Gatespannungslieferschaltung 220 nicht selektiert wird, ist wenigstens eines der Eingangssignale I₀ ... I_n-1 für das NAND-Gatter 222 logisch ”L”. Wenn wenigstens eine Eingabe für das NAND-Gatter 222 logisch ”L” ist, ist die Ausgabe des NAND-Gatters 222 logisch ”H”. Wenn die Ausgabe des NAND-Gatters 222 logisch ”H” ist, wird der n-Kanal-Transistor 230 eingeschaltet, wodurch die Ausgangsspannung 231 fast bis hinab auf die Erde der gemeinsamen Masseleitung 229 gezogen wird. Wenn die Ausgangsspannung 231 hinabgezogen wird, wird der p-Kanal-Transistor 226 eingeschaltet, wodurch eine logische ”hohe” Spannung am Gate des p-Kanal-Transistors 228 bereitgestellt wird und verhindert wird, daß er eine hohe Spannung am Ausgang 231 vorsieht. Deshalb sieht die Gatespannungslieferschaltung 220 keine Ausgangsspannung zur Lese- oder Programmieroperation vor, wenn sie nicht selektiert wird.
Wenn eine spezifische Gatespannungslieferschaltung 220 selektiert wird, sind alle Eingangssignale I₀ ... I_n-1 logisch ”H”, und die Ausgabe des NAND-Gatters 222 ist logisch ”L”. Die L-Logik, die auf das Gate des n-Kanal-Transistors 230 angewendet wird, schaltet ihn aus, so daß die Ausgabe 231 nicht herabgezogen wird. Das logische ”L” von dem Ausgang des NAND-Gatters 222 wird auf das Gate des p-Kanal-Transistors 228 durch den n-Kanal-Transistor 224 angewendet. Der n-Kanal-Transistor 228 wird eingeschaltet und zieht die Ausgabe 231 in Abhängigkeit von einem Spannungspegel von V_ppi 227 hoch auf V_pp oder V_cc.
Da die Transistoren 226, 228 und 230 V_pp verarbeiten müssen, sind sie Transistoren für hohe Spannungen mit einer dicken Oxidschicht und einer relativ niedrigen Leitfähigkeit. Wenn V_cc niedriger als typisch ist, wird eine Leitfähigkeit des p-Kanal-Transistors 228 wirklich niedrig, und dies führt zu einer langsamen Leseoperation. Als Resultat muß der Transistor 202, der V_cc für V_ppi 203 vorsieht, groß sein.
In 13 ist eine Ausführungsform einer Gatespannungslieferschaltung 240 der vorliegenden Erfindung gezeigt, die einen separaten Abschnitt für hohe Spannungen und einen separaten Abschnitt für niedrigere Spannungen hat. Der Abschnitt für niedrigere Spannungen der Gatespannungslieferschaltung führt die Operationen aus, die ein schnelles Schalten erfordern. In der Gatespannungslieferschaltung 240 empfängt ein NAND-Gatter 242, wenn die Gatespannungslieferschaltung 240 selektiert wird, die Eingangssignale auf identische Weise wie das NAND-Gatter 222 der herkömmlichen Schaltung.
Ein Ausgang 243 des NAND-Gatters 242 ist mit einem Gate eines n-Kanal-Transistors 248, einem Eingang eines Inverters 246 und einem Drain eines n-Kanal-Transistors 252 gekoppelt. Ein Ausgang 247 des Inverters 246 ist mit einem Drain eines n-Kanal-Transistors 250 gekoppelt. Ein Gate des n-Kanal-Transistors 250 ist mit einer Source des n-Kanal-Transistors 248 und mit einer Source des n-Kanal-Transistors 252 gekoppelt. Eine Source des n-Kanal-Transistors 250 ist mit einer Ausgangsspannung 260 der Gatespannungslieferschaltung gekoppelt. Ein Lesesignal R wird an einem Eingang eines Inverters 244 vorgesehen. Ein Ausgang eines Inverters 244 wird auf ein Gate des Transistors 252 angewendet. Die Transistoren 248 und 250 sind n-Kanal-Transistoren für niedrige Spannungen mit einer Schwellenspannung von 0 V. Der n-Kanal-Transistor 250 wird verwendet, um den Abschnitt für hohe Spannungen von dem Abschnitt für niedrigere Spannungen zu isolieren.
Wenn keine spezifische Gatespannungslieferschaltung selektiert wird, ist der Ausgang 243 des NAND-Gatters 242 auf H, und deshalb ist der Ausgang 247 des Inverters 246 auf L. Der n-Kanal-Transistor 248 wird eingeschaltet, und demzufolge wird der n-Kanal-Transistor 250 eingeschaltet, und der Knoten 249 wird auf H gesetzt. Deshalb wird die niedrige Ausgabe von dem Inverter 246 als Ausgabe der spezifischen Gatespannungslieferschaltung ausgegeben. Wenn die niedrige Ausgabe der Gatespannungslieferschaltung auf die Gates der Transistoren 254 und 256 angewendet wird, die als Inverter arbeiten, wird der p-Kanal-Transistor 254 eingeschaltet, wobei V_ppi auf das Gate des p-Kanal-Transistors 258 angewendet wird, und der n-Kanal-Transistor 256 wird ausgeschaltet. Als Resultat wird der p-Kanal-Transistor 258 ausgeschaltet, und V_ppi wird nicht am Ausgang 260 vorgesehen.
Wenn eine spezifische Gatespannungslieferschaltung selektiert wird, ist der Ausgang 243 des NAND-Gatters 242 auf L, und deshalb ist der Ausgang 247 des Inverters 246 auf H. Wenn das Lesesignal R auf H ist, wodurch die Leseoperation bezeichnet wird, ist der Ausgang des Inverters 244 auf L, wodurch der n-Kanal-Transistor 252 ausgeschaltet wird. Der Ausgang 260 wird auf V_ppi hochgezogen.
Infolge der Kanalkapazität des n-Kanal-Transistors 250 wird der Knoten 249 des Gates des n-Kanal-Transistors 250 hoch gekoppelt, wobei die hohe Leitfähigkeit des n-Kanal-Transistors 250 beibehalten wird. Da der Inverter 246 mit Transistoren mit hoher Leitfähigkeit gebildet wird, wird der Ausgang 260 stark gesteuert, und daraus resultiert eine schnelle Operation für das Lesen. Zusätzlich bewirkt der Inverter 246 durch das Erzeugen einer hohen Ausgabe keinen Abfall der Spannung V_ppi. Deshalb muß der n-Kanal-Transistor des Verarmungstyps 202 der Gatespannungsselektionsschaltung in 12a nicht groß sein, um irgendeinen Spannungsabfall von V_ppi zu kompensieren.
Wenn eine spezifische Gatespannungslieferschaltung selektiert wird und wenn das Lesesignal R auf L ist, wodurch eine Programmieroperation bezeichnet wird, ist der Ausgang des Inverters 244 auf H, wodurch der n-Kanal-Transistor 252 eingeschaltet wird. Der n-Kanal-Transistor 248 wird allmählich ausgeschaltet, wenn der Knoten 249 herabgezogen wird. Der Ausgang 260 wird auf V_ppi hochgezogen, wie es oben unter Bezugnahme auf die Leseoperation beschrieben wurde. Der n-Kanal-Transistor 248 wirkt jedoch durch das Ausschalten als Puffer, um den Abschnitt für niedrige Spannungen der Gatespannungslieferschaltung von dem Abschnitt für hohe Spannungen der Gatespannungslieferschaltung zu isolieren. Deshalb wird die Programmierspannung, d. h., die hohe Spannung im Vergleich zu einer Lesespannung, am Ausgang 260 vorgesehen, ohne den Abschnitt für niedrige Spannungen der Gatespannungslieferschaltung zu beeinflussen.
IV. Adressenfolgesteuereinheit
Die Adressenfolgesteuereinheit inkrementiert sequentiell Adressen synchron mit der ansteigenden Flanke des internen Taktsignals um eins. Zur Erzeugung der Adressensignale werden Kippsignale verwendet. Diese Kippsignale werden intern für die Adressenfolgesteuereinheit erzeugt.
Herkömmlicherweise wurden beim Erzeugen von n Adressensignalen unter Verwendung von Kippsignalen mehrere Logikgatter verwendet, die zusammen konfiguriert waren. Durch diese herkömmliche Konfiguration von Logikgattern, die in 11 gezeigt ist, wurde jedem Satz von Adressensignalen eine Reihe von Verzögerungen durch n – 1 NAND-Gatter und n – 1 Inverter auferlegt. Die Summe aus diesen Verzögerungen stellt eine beträchtliche Verzögerung dar, besonders angesichts der zunehmenden Betriebstaktfrequenz von Speichervorrichtungen. Falls zum Beispiel jedem Logikgatter eine Verzögerung von t₁ zugeordnet ist, beträgt der gesamte Verzögerungsbetrag J = n × t₁. Dadurch wird verhindert, daß die Taktperiode kleiner als J wird. Durch das Reduzieren der Anzahl von Gattern in dem Verzögerungsweg der Logikgatter, d. h., der Adressensignalgeneratoren, in der Adressenfolgesteuereinheit kann deshalb eine Speichervorrichtung mit Takten mit höherer Frequenz arbeiten.
14 ist ein Blockdiagramm einer herkömmlichen Adressenfolgesteuereinheit 300. Ein Triggersignalgenerator 301 erzeugt das Triggersignal 5, das für die Taktsteuerschaltung 2 zum Initiieren des Unterdrückens von Taktzyklen in dem internen Taktsignal vorgesehen wird, wie es zuvor unter Bezugnahme auf 2–7 beschrieben wurde. Dies ist nur ein Beispiel dafür, wo das Triggersignal 5 erzeugt wird, und die Erzeugung des Triggersignals 5 ist keineswegs auf dieses eine besondere Beispiel begrenzt. Der Takttriggersignalgenerator 301 ist mit den Adressensignalen gekoppelt, die durch die Adressenfolgesteuereinheit 300 intern erzeugt werden.
Die Adressenfolgesteuereinheit 300 umfaßt Adressensignalgeneratoren 304, 308 und 312, die Adressensignale A₀, A₁ bzw. A_n-1 erzeugen. Der Klarheit halber sind die Adressensignalgeneratoren für die Adressensignale A₂ ... A_n-2 in 11 nicht gezeigt. Jeder Adressensignalgenerator ist mit dem internen Taktsignal 7 und einem inversen internen Taktsignal gekoppelt. Die interne Taktsignaleingabe 7 wird durch einen Inverter 302 invertiert, um das inverse interne Taktsignal zu erzeugen. Die Adressensignalgeneratoren 304, 308 und 312 sind auch mit Ausgängen von exklusiven ODER-Gattern mit zwei Eingängen 303, 307 bzw. 311 gekoppelt.
Ein erster Eingang des exklusiven ODER-Gatters 303 ist mit logisch ”1” gekoppelt. Ein zweiter Eingang des exklusiven ODER-Gatters 303 ist mit einem Ausgang A₀ des Adressensignalgenerators 304 gekoppelt. Der erste Eingang des exklusiven ODER-Gatters 303 ist auch mit einem ersten Eingang eines NAND-Gatters 305 gekoppelt. Der zweite Eingang des exklusiven ODER-Gatters 303 ist auch mit einem zweiten Eingang eines NAND-Gatters 305 gekoppelt. Ein Ausgang des NAND-Gatters 305 ist mit einem Eingang eines Inverters 306 gekoppelt.
Ein Ausgangskippsignal (Tgl(0)) des Inverters 306 ist mit einem ersten Eingang des exklusiven ODER-Gatters 307 und einem ersten Eingang eines NAND-Gatters 309 gekoppelt. Ein Ausgang A₁ des zweiten Adressengenerators 308 ist mit einem zweiten Eingang des exklusiven ODER-Gatters 307 und einem zweiten Eingang eines NAND-Gatters 309 gekoppelt. Ein Ausgang des NAND-Gatters 309 ist mit einem Eingang eines Inverters 310 gekoppelt. Ein Ausgang des Inverters 310 ist ein Kippsignal (Tgl(1)). Ein erster Eingang des exklusiven ODER-Gatters 311 ist mit einem Kippsignal (Tgl(n – 2)) gekoppelt. Ein zweiter Eingang des exklusiven ODER-Gatters 311 ist mit einem Ausgang A_n-1 des Adressensignalgenerators 312 gekoppelt.
Die Konfiguration von einem der Adressensignalgeneratoren 304, 308 oder 312, von einem der exklusiven ODER-Gatter mit zwei Eingängen 303, 307 oder 311, von einem der NAND-Gatter 305 oder 309 und von einem der Inverter 306 oder 310, die in 14 gezeigt sind, wird durch die folgenden Booleschen Gleichungen dargestellt: A_(n)(T) = Tgl_(n-1)(T – 1) ⊕ A_(n)(T – 1); (1) dabei ist

a) Tgl_(n)(T – 1) = Tgl_(n-1)(T – 1)·A_n(T – 1); und
b) Tgl(–1) = 1.

Mit der logischen Gleichung von A·B = A + B und herkömmlicher Boolescher Algebra werden die folgenden Booleschen Gleichungen entwickelt. Bei geradzahligen Adressen, d. h., wo n geradzahlig ist, lauten die folgenden resultierenden Booleschen Gleichungen: A_(n)(T) = Tgl_(n-1)(T – 1) ⊕ A_(n)(T – 1); (2) und

a) Tgl_(n)(T – 1) = Tgl_(n-1)(T – 1)·A_(n)(T – 1).

Bei ungeradzahligen Adressen, d. h., wo n ungeradzahlig ist, lauten die folgenden resultierenden Booleschen Gleichungen: A_(n)(T) = Tgl_(n-1)(T – 1) ⊕ A_(n)(T – 1); (3) und

a) Tgl_(n)(T – 1) = Tgl_(n-1)(T – 1) + A_n(T – 1).

Die Booleschen Gleichungen (2) und (3) werden durch die Logikgatter dargestellt, die in 15(a)–(c) gezeigt sind.
Wenn die NOR-Gatter-Verzögerung der Verzögerung eines NAND-Gatters gleicht, wird dann die minimale Zykluszeit reduziert, die durch die Adressenfolgesteuereinheit begrenzt wird. Deshalb wird die Verzögerung verringert. Falls zum Beispiel die Verzögerung eines NOR- oder eines NAND-Gatters T_an ist, beträgt die Gesamtverzögerung J = 20 × T_an. Herkömmlicherweise ist die Verzögerung die Kombination aus dem NAND-Gatter und dem Inverter. Deshalb ist die Gesamtverzögerung länger. Zum Beispiel beträgt die Gesamtverzögerung etwa 20. Daher wird eine Verbesserung von n × T_ai der Zykluszeit realisiert. Falls T_ai 0,5 ns beträgt, ergibt sich eine Reduzierung um 10 ns.
Ähnlich werden in einer anderen Ausführungsform der Adressenfolgesteuereinheit die Booleschen Gleichungen (1) und (1a) manipuliert, indem m = ½ gesetzt wird. Mit m = ½ und unter Verwendung der herkömmlichen Booleschen Algebra werden die folgenden Booleschen Gleichungen entwickelt: A_(2m)(T) = Tgl_(2m-1)(T – 1) ⊕ A_(2m)(T – 1); (4) und Tgl_(2m-1)(T – 1) = Tgl_(2m-2)(T – 1)·A_(2m-1)(T-1). (5)
Durch Kombinieren der Gleichung (5) mit der Gleichung (4) lautet die folgende Boolesche Gleichung: A_(2m)(T) = Tgl_(2(m-1))(T – 1)·A_(2m-1)(T – 1) ⊕ A_(2m)(T – 1). (6)
Unter Verwendung der Gleichung (1) lauten die resultierenden Booleschen Gleichungen deshalb: A_(2m-1)(T) = Tgl_(2(m-1))(T – 1) ⊕ A_(2m-1)(T – 1) (7) Tgl_(2m)(T – 1) = Tgl_(2m-1)(T – 1)·A_(2m)(T – 1). = Tgl_(2(m-1))(T – 1)·A_(2m-1)(T – 1)A_(2m)(T – 1). (8)
Die Booleschen Gleichungen (6), (7) und (8) werden durch die Logikgatter dargestellt, die in 16(a)–(c) gezeigt sind, wobei k = n/2 ist. Die Gesamtanzahl von NAND-Gattern beträgt, wie in 16(a)–(c) gezeigt, n/2, und deshalb wird die Zykluszeit, welche die Adressenfolgesteuereinheit begrenzt, um die Hälfte reduziert.
Eine andere Ausführungsform der Adressenfolgesteuereinheit ist in 17 gezeigt. Die Adressenfolgesteuereinheit von 17 ist den herkömmlichen Adressenfolgesteuereinheiten ähnlich, die in 11 gezeigt sind. In 17 sind die Takteingaben für einige der Adressenfolgesteuereinheiten jedoch Adressenbits. Das Adressenbit von dem Adressenpuffer für den letzten Spaltensteuertransistor, der den Übergang (Beginn/Ende) einer Wortleitung markiert, wird verwendet. Die Inversion des letzten Spaltenadressenbits wird ferner anstelle der Takteingaben für die Adressenfolgesteuereinheiten verwendet.
Zum Beispiel werden für Adressen, die Adressensignale A0 bis A21 enthalten, zweiundzwanzig Adressenpuffer verwendet. Adressenpuffer für Adressenbits bis A5 verwenden das interne Taktsignal. Es wird angenommen, daß A5 das Wortleitungsschaltadressenbit ist. Es kann jedoch jedes Adressensignal verwendet werden, obwohl das Wortleitungsschaltadressenbit die größte Verzögerungszeit auf Grund des Wortleitungsumschaltens zuläßt. A5 wird als Taktsignal verwendet, wobei die Takteingabe dem Rest der Adressenpuffer zugeführt wird, die verwendet werden, um die Adressen A6 bis A21 zu erzeugen.
V. Datenlesen
Unter erneuter Bezugnahme auf 1 sind die Leseverstärker 18 und 22 mit individuellen Datenleitungen gekoppelt. Diese Datenleitungen sind mit den Bitleitungen der individuellen Speicherblöcke gekoppelt. Der Anfangsspannungspegel von diesen Datenleitungen ist gewöhnlich null.
Jedoch hat eine Datenleitung infolge der Kapazität, die zwischen benachbarten Datenleitungen entwickelt wird, oft einen höheren Spannungspegel als den Erdpegel. Wenn die vorbestimmten Lesespannungen auf die Datenleitungen angewendet werden und S/A 18 und 22 versuchen, die Daten aus den Speicherzellen zu lesen, kommt es deshalb zu einer Verzögerung. Traditionell sind die Datenleitungen getrennt, d. h., es wird ein großer Abstand zwischen Datenleitungen vorgesehen, um die Verzögerung zu beseitigen. Durch das Hinzufügen eines großen Abstandes zwischen den Datenleitungen wird jedoch die Speicherchipgröße, nämlich der physikalische Raum, der durch die Flash-Speichervorrichtung belegt wird, auch vergrößert.
Um die Verzögerung zu beseitigen, ohne die Speicherchipgröße zu erhöhen, wird ein Pull-down-Transistor in die Datenleitung eingeführt. In 18 ist der Pull-down-Transistor 801 mit der Datenleitung 803 gekoppelt. Das Gate des Pull-down-Transistors 801 ist mit einer Rücksetzsignalleitung 805 gekoppelt. Vor dem Lesen einer Speicherzelle wird die Rücksetzsignalleitung 805 für einen kurzen Zeitraum auf H gesetzt. Deshalb schaltet sich der Pull-down-Transistor ein und erdet die Datenleitung. Wenn allen Datenleitungen anfangs mit einem Erdspannungspegel starten, wird die kapazitive Kopplung zwischen Datenleitungen sowie die Kapazität auf den individuellen Datenleitungen reduziert. Deshalb werden die Verzögerungen, die durch die Datenleitungen herbeigeführt werden, ohne Vergrößerung der Speicherchipgröße verringert.
VI. Komparator für hohe Spannungen
Eine Programmieroperation erfordert das Anwenden eines Satzes von vorbestimmten Spannungen auf die Speicherzellen, wie es unter Bezugnahme auf 1 gezeigt wurde. Die Komparatorschaltung für hohe Spannungen 54 von 1 umfaßt einen Satz von Transistoren, um die präzise Zeitlage zu bestimmen, wenn die vorbestimmten Spannungen hoch genug sind, um die Programmierung der Speicherzelle zu starten. 19 zeigt eine Ausführungsform der Komparatorschaltung für hohe Spannungen 54 von 1. Die Komparatorschaltung für hohe Spannungen von 19 detektiert den Moment, wenn die Spannungspegel, nämlich vorbestimmte Programmierspannungen, auf der Leitung AA dem Spannungspegel auf der Leitung BB entsprechen. Es wird angenommen, daß der Spannungspegel auf der Leitung V_ref eine konstante Höhe hat und der Spannungspegel auf der Leitung V_pp im Zunehmen begriffen ist. Die Leitung V_pp mit einem Gate eines V_pp-Transistors 181 gekoppelt. Wenn der Spannungspegel auf der Leitung V_pp zunimmt, wird der V_pp-Transistor 181 eingeschaltet, und er verursacht, daß die Leitung BB, die mit einem Drain des Transistors 181 gekoppelt ist, langsam auf V_cc gezogen wird. Wenn der Spannungspegel auf der Leitung V_pp zunimmt, nimmt deshalb auch der Spannungspegel auf der Leitung BB allmählich zu.
Die Leitung BB ist auch mit Gates eines BB-Transistors 183 und eines AA-Transistors 185 gekoppelt. Wenn der Spannungspegel auf der Leitung BB allmählich zunimmt, werden daher die BB- und AA-Transistoren allmählich eingeschaltet. Mit einer Source des AA-Transistors 185 ist eine Leitung AA gekoppelt, die auch mit einem Drain eines Referenztransistors 187 gekoppelt ist. Die Leitung V_ref ist mit einem Gate des Referenztransistors 187 gekoppelt. Da der Referenztransistor 187 auf Grund des konstanten Spannungspegels, der auf die Leitung V_ref angewendet wird, ein ist, liegt der Spannungspegel auf der Leitung AA dicht bei der Spannung V_cc. Wenn der AA-Transistor allmählich eingeschaltet wird, wird von der Spannung V_cc ein Weg zu der Erde entwickelt, und somit wird der Spannungspegel auf der Leitung AA allmählich herabgezogen. Deshalb wird der Spannungspegel auf der Leitung AA allmählich verringert, wenn der Spannungspegel auf der Leitung BB allmählich zunimmt.
Die Leitung AA ist auch mit einem Gate eines AA-Transistors des Verarmungstyps 167 gekoppelt, und die Leitung BB ist mit einem Gate eines BB-Transistors des Verarmungstyps 169 gekoppelt. Wenn der Spannungspegel auf der Leitung BB allmählich zunimmt, wird der BB-Transistor des Verarmungstyps 167 allmählich eingeschaltet. Ähnlich wird, wenn der Spannungspegel auf der Leitung AA allmählich abnimmt, der AA-Transistor des Verarmungstyps 167 allmählich ausgeschaltet. Eine Source des BB-Transistors des Verarmungstyps 169 ist mit gemeinsam gekoppelten Gates eines ersten p-Kanal-Transistors 163 und eines zweiten p-Kanal-Transistors 165 gekoppelt. Sobald der BB-Transistor des Verarmungstyps 169 eingeschaltet wird, wird ein Weg zur Erde gebildet, wodurch bewirkt wird, da der erste p-Kanal-Transistor 163 und der zweite p-Kanal-Transistor 165 eingeschaltet werden.
Eine Leitung V_ppok ist mit einer Source des AA-Transistors des Verarmungstyps 167 und einem Drain des zweiten p-Kanal-Transistors 165 gekoppelt. Wenn der zweite p-Kanal-Transistor eingeschaltet wird und der AA-Transistor des Verarmungstyps 167 langsam ausgeschaltet wird, wird für die Leitung V_ppok ein Weg zu der Spannung V_cc vorgesehen. Deshalb steigt die Leitung V_ppok steil an. Mit anderen Worten, wenn der Spannungspegel auf der Leitung BB zunimmt und dem Spannungspegel auf der Leitung AA entspricht, wobei der Spannungspegel auf der Leitung AA abnimmt, nimmt der Spannungspegel auf der Leitung V_ppok zu. Sobald der Spannungspegel auf der Leitung BB größer als der Spannungspegel auf der Leitung AA ist, steigt deshalb der Spannungspegel auf der Leitung V_ppok steil an, wenn die Leitung V_ppok auf die Spannung V_cc gezogen wird. Die Leitung V_ppok bedeutet, da B der Spannungspegel auf der Leitung BB hoch genug ist, d. h., der Spannungspegel auf der Leitung BB ist größer als der Spannungspegel auf der Leitung AA, um das Programmieren der Speicherzelle zu starten. Deshalb wird das Programmieren der Speicherzellen sofort gestartet, wenn die vorbestimmten Programmierspannungen, nämlich der Spannungspegel auf der Leitung BB und auf der Leitung AA, ihren spezifischen Betriebsspannungspegel erreicht haben.
VII. Schlußfolgerung
Daher sieht die vorliegende Erfindung eine Taktsteuerschaltung vor, die ein internes Taktsignal erzeugen kann, indem einer oder mehrere Taktzyklen eines externen Taktsignals selektiv ausgeblendet werden.
Obwohl diese Erfindung in gewissen spezifischen Ausführungsformen beschrieben worden ist, wird die Fachwelt darüber hinaus auf viele zusätzliche Abwandlungen und Veränderungen kommen. Es versteht sich deshalb, daß diese Erfindung anders als speziell beschrieben in die Praxis umgesetzt werden kann. Somit sollten die vorliegenden Ausführungsformen der Erfindung in jeder Hinsicht als beispielhaft und nicht als einschränkend betrachtet werden.

Claims

Taktsteuerschaltung (2), die ein externes Taktsignal (3) und ein Triggersignal (5) empfängt und ein internes Taktsignal (7) erzeugt, mit: einer Schieberegisterbaugruppe (21), die das externe Taktsignal und das Triggersignal empfängt und eine Vielzahl von zeitverzögerten Triggersignalen erzeugt, wobei jedes zeitverzögerte Triggersignal um wenigstens eine Taktperiode von dem Triggersignal aus verzögert ist; einer Takttriggersignalerzeugungsschaltung (23), die die zeitverzögerten Triggersignale empfängt und ein Takttriggersignal (27) erzeugt; einer Taktpufferschaltung (25), die das externe Taktsignal und das Takttriggersignal empfängt und das interne Taktsignal erzeugt.
Taktsteuerschaltung nach Anspruch 1, bei der die Schieberegisterbaugruppe umfaßt: eine Vielzahl von Schieberegistern, die seriell gekoppelt sind, wobei jedes Schieberegister das externe Taktsignal empfängt und eines von der Vielzahl von zeitverzögerten Triggersignalen erzeugt, ein erstes Schieberegister der seriell gekoppelten Schieberegister das Triggersignal empfängt und jedes folgende Schieberegister das zeitverzögerte Triggersignal empfängt, das durch ein unmittelbar vorhergehendes Schieberegister erzeugt wird.
Taktsteuerschaltung nach Anspruch 2, bei der jedes zeitverzögerte Triggersignal zeitlich von allen anderen zeitverzögerten Triggersignalen um wenigstens eine Periode des externen Taktsignals versetzt ist.
Taktsteuerschaltung nach Anspruch 2, bei der die Vielzahl von seriell gekoppelten Schieberegistern drei seriell gekoppelte Schieberegister umfaßt.
Taktsteuerschaltung nach Anspruch 1, bei der die Takttriggersignalerzeugungsschaltung umfaßt: eine Erststufenschaltung, die eine Vielzahl von NOR-Gattern einer ersten Stufe umfaßt, wobei jedes der NOR-Gatter der ersten Stufe zwei Eingangssignale empfängt und ein Ausgangssignal erzeugt; und eine Zweitstufenschaltung, die ein NOR-Gatter einer zweiten Stufe umfaßt, das eine Vielzahl von Eingangssignalen empfängt, wobei jedes Eingangssignal mit dem Ausgangssignal von jedem NOR-Gatter der ersten Stufe gekoppelt ist.
Taktsteuerschaltung nach Anspruch 5, bei der eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von der Vielzahl von zeitverzögerten Triggersignalen ist, wobei die Anzahl von zeitverzögerten Triggersignalen und die Anzahl von NOR-Gattern der ersten Stufe eine Entsprechung von eins zu eins haben.
Taktsteuerschaltung nach Anspruch 5, bei der eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von einer Vielzahl von Taktausblendsignalen ist.
Taktsteuerschaltung nach Anspruch 7, bei der die Vielzahl von Taktausblendsignalen während der Herstellung vorprogrammiert wird.
Taktsteuerschaltung nach Anspruch 7, bei der eine Anzahl von Taktzyklen, die aus dem externen Taktsignal auszublenden sind, um das interne Taktsignal zu erzeugen, durch die Vielzahl von Taktausblendsignalen bestimmt wird.
Taktsteuerschaltung nach Anspruch 9, bei der eine Zeit, zu der die Anzahl von Taktzyklen aus dem externen Taktsignal auszublenden ist, durch das Takttriggersignal bestimmt wird.
Taktsteuerschaltung nach Anspruch 1, bei der die Taktpufferschaltung das externe Taktsignal und das Takttriggersignal kombiniert, um eine Anzahl von externen Taktsignalzyklen auszublenden, um das interne Taktsignal zu erzeugen.
Verfahren zum Erzeugen eines internen Taktsignals (7) aus einem externen Taktsignal (3) und einem Triggersignal (5), welches Verfahren, bei dem eine Taktsteuerschaltung (2) mit einer Schieberegisterbaugruppe (21), einer Takttriggersignalerzeugungsschaltung (23) und einer Taktpufferschaltung (25) verwendet wird, die folgenden Schritte umfaßt: Empfangen, mit der Schieberegisterbaugruppe (21), des externen Taktsignals (3) und des Triggersignals (5) und Erzeugen einer Vielzahl von zeitverzögerten Triggersignalen; Empfangen, mit der Takttriggersignalerzeugungsschaltung (23), der zeitverzögerten Triggersignale und Erzeugen eines Takttriggersignals (27) durch Kombinieren der zeitverzögerten Triggersignale; Empfangen, mit der Taktpufferschaltung (25), des externen Taktsignals (3) und des Takttriggersignals (27) und Erzeugen des internen Taktsignals (7).
Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem die Schieberegisterbaugruppe umfaßt: eine Vielzahl von Schieberegistern, die seriell gekoppelt sind, wobei jedes Schieberegister das externe Taktsignal empfängt und eines von der Vielzahl von zeitverzögerten Triggersignalen erzeugt, ein erstes Schieberegister der Schieberegister, die seriell gekoppelt sind, das Triggersignal empfangt und jedes folgende Schieberegister das zeitverzögerte Triggersignal empfängt, das durch ein unmittelbar vorhergehendes Schieberegister erzeugt wird.
Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem jedes zeitverzögerte Triggersignal zeitlich von allen anderen zeitverzögerten Triggersignalen um wenigstens eine Periode des externen Taktsignals versetzt ist.
Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 13, bei dem die Vielzahl von seriell gekoppelten Schieberegistern drei seriell gekoppelte Schieberegister umfaßt.
Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem die Takttriggersignalerzeugungsschaltung eine Erststufenschaltung und eine Zweitstufenschaltung umfaßt und der Schritt zum Empfangen der zeitverzögerten Triggersignale und zum Erzeugen des Takttriggersignals umfaßt: Empfangen, mit der Erststufenschaltung, der zeitverzögerten Triggersignale und Erzeugen einer Vielzahl von Ausgangssignalen; Empfangen, mit der Zweitstufenschaltung, der Vielzahl von Ausgangssignalen von der Erststufenschaltung und Erzeugen des Takttriggersignals.
Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 16, das ferner umfaßt: Empfangen, mit der Erststufenschaltung, einer Vielzahl von Taktausblendsignalen, welche Taktausblendsignale eine Anzahl von Taktzyklen bestimmen, die aus dem externen Taktsignal auszublenden sind, um das interne Taktsignal zu erzeugen.
Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 17, bei dem eine zeit, zu der die Anzahl von Taktzyklen aus dem externen Taktsignal ausgeblendet wird, um das interne Taktsignal zu erzeugen, durch das Takttriggersignal bestimmt wird.
Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem das interne Taktsignal mit der Taktpufferschaltung unter Verwendung des Takttriggersignals erzeugt wird, um eine Anzahl von externen Taktzyklen auszublenden, wenn das externe Taktsignal und das Takttriggersignal kombiniert werden.
Synchroner Flash-Speicher mit: einer Vielzahl von Speicherzellen (36, 38, 40, 42, 44, 46, 48, 50); einer Taktsteuerschaltung (2), die ein externes Taktsignal (3) und ein Triggersignal (5) empfängt und ein internes Taktsignal (7) erzeugt, welches interne Taktsignal zum synchronen Datenlesen und Programmieren verwendet wird, wobei das Taksteuerschaltung ausgelegt ist, wenigstens einen Taktimpuls von dem externen Taktsignal (3) zu entfernen, in Übereinstimmung mit dem Triggersignal, um das interne Taktsignal (7) zu erzeugen.
Synchroner Flash-Speicher nach Anspruch 20, bei dem die Taktsteuerschaltung umfaßt: eine Schieberegisterbaugruppe, die das externe Taktsignal und das Triggersignal empfängt und eine Vielzahl von zeitverzögerten Triggersignalen erzeugt; eine Takttriggersignalerzeugungsschaltung, die die zeitverzögerten Triggersignale empfängt und ein Takttriggersignal erzeugt; eine Taktpufferschaltung, die das externe Taktsignal und das Takttriggersignal empfängt und das interne Taktsignal erzeugt.
Synchroner Flash-Speicher nach Anspruch 21, bei dem die Schieberegisterbaugruppe umfaßt: eine Vielzahl von Schieberegistern, die seriell gekoppelt sind, wobei jedes Schieberegister das externe Taktsignal empfängt und eines von der Vielzahl von zeitverzögerten Triggersignalen erzeugt, ein erstes Schieberegister der seriell gekoppelten Schieberegister das Triggersignal empfängt und jedes folgende Schieberegister das zeitverzögerte Triggersignal empfängt, das durch ein unmittelbar vorhergehendes Schieberegister erzeugt wird.
Synchroner Flash-Speicher nach Anspruch 22, bei dem jedes zeitverzögerte Triggersignal zeitlich von allen anderen zeitverzögerten Triggersignalen um wenigstens eine Periode des externen Taktsignals versetzt ist.
Synchroner Flash-Speicher nach Anspruch 22, bei dem die Vielzahl von seriell gekoppelten Schieberegistern drei seriell gekoppelte Schieberegister umfaßt.
Synchroner Flash-Speicher nach Anspruch 21, bei dem die Takttriggersignalerzeugungsschaltung umfaßt: eine Erststufenschaltung, die eine Vielzahl von NOR-Gattern einer ersten Stufe enthält, die zwei Eingangssignale empfangen, wobei jedes der NOR-Gatter der ersten Stufe ein Ausgangssignal erzeugt; und eine Zweitstufenschaltung, die ein NOR-Gatter einer zweiten Stufe enthält, das eine Vielzahl von Eingangssignalen empfängt, wobei jedes Eingangssignal mit dem Ausgangssignal von jedem NOR-Gatter der ersten Stufe gekoppelt ist.
Synchroner Flash-Speicher nach Anspruch 25, bei dem eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von der Vielzahl von zeitverzögerten Triggersignalen ist, wobei die zeitverzögerten Triggersignale und die NOR-Gatter der ersten Stufe eine Entsprechung von eins zu eins haben.
Synchroner Flash-Speicher nach Anspruch 25, bei dem eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von einer Vielzahl von Taktausblendsignalen ist.
Synchroner Flash-Speicher nach Anspruch 27, bei dem die Vielzahl von Taktausblendsignalen während der Herstellung vorprogrammiert wird.
Synchroner Flash-Speicher nach Anspruch 27, bei dem eine Anzahl von Taktzyklen, die aus dem externen Taktsignal auszublenden sind, um das interne Taktsignal zu erzeugen, durch die Vielzahl von Taktausblendsignalen bestimmt wird.
Synchroner Flash-Speicher nach Anspruch 29, bei dem eine Zeit, zu der die Anzahl von Taktzyklen aus dem externen Taktsignal ausgeblendet wird, durch das Takttriggersignal bestimmt wird.
Synchroner Flash-Speicher nach Anspruch 21, bei dem die Taktpufferschaltung das externe Taktsignal und das Takttriggersignal kombiniert, um eine Anzahl von externen Taktsignalzyklen auszublenden, um das interne Taktsignal zu erzeugen.
Synchroner Flash-Speicher nach Anspruch 21, ferner mit einer Vielzahl von Schreibverstärkern, die mit jeder von der Vielzahl von Speicherzellen gekoppelt sind.
Synchroner Flash-Speicher nach Anspruch 21, ferner mit einer Vielzahl von Leseverstärkern, die die mit jeder von der Vielzahl von Speicherzellen gekoppelt sind.
Synchroner Flash-Speicher nach Anspruch 20 mit: einer Vielzahl von Speicherzellen, die in einem Speicherzellenarray organisiert sind, das Reihen und Spalten hat, wobei eine vorbestimmte Anzahl von benachbarten Spalten einen Speicherzellenblock umfaßt und das Speicherzellenarray eine Vielzahl von Speicherzellenblöcken umfaßt; einer Vielzahl von Spaltensteuertransistoren, wobei jeder Spaltensteuertransistor einer Spalte von Speicherzellen entspricht und mit Drains der Speicherzellen in der entsprechenden Spalte gekoppelt ist; einer Spaltendecodiererschaltung, die Adressensignale empfängt und spaltendecodierte Signale erzeugt, welche spaltendecodierten Signale mit Gates der Spaltensteuertransistoren gekoppelt sind; einer Reihendecodiererschaltung, die Adressensignale empfangt und reihendecodierte Signale erzeugt, wobei jedes reihendecodierte Signal einer Reihe von Speicherzellen zugeordnet ist und mit Steuergates der Speicherzellen in der zugeordneten Reihe gekoppelt ist; einem Spaltenpuffer, der die Adressensignale empfängt, die Adressensignale puffert und die Adressensignale für die Spaltendecodiererschaltung vorsieht; einem Reihenpuffer, der die Adressensignale empfängt, die Adressensignale puffert und die Adressensignale für die Reihendecodiererschaltung vorsieht; einer Adressenfolgesteuereinheit, die ein internes Taktsignal empfängt, die Adressensignale erzeugt und die Adressensignale für den Spaltenpuffer und den Reihenpuffer vorsieht, welche Adressenfolgesteuereinheit ein Triggersignal erzeugt, wenn die Adressensignale einen Adressenübergang von einer letzten Spalte in dem Speicherzellenblock in einer gegenwärtigen Reihe zu einer ersten Spalte in dem Speicherzellenblock in einer nächsten Reihe angeben; einer Vielzahl von Schreibverstärkern, die jeweils mit einem von der Vielzahl von Speicherzellenblöcken gekoppelt sind; einer Vielzahl von Leseverstärkern, die jeweils mit einem von der Vielzahl von Speicherzellenblöcken gekoppelt sind; einer Vielzahl von Eingabe-/Ausgabepuffern, die das externe Taktsignal empfangen, wobei jeder mit einem von der Vielzahl von Schreibverstärkern und einem von der Vielzahl von Leseverstärkern gekoppelt ist; einer Sourcespannungszufuhr, die mit Sources von der Vielzahl von Speicherzellen gekoppelt ist; und einer Decodiererenergiezufuhr, die mit der Spaltendecodiererschaltung und der Reihendecodiererschaltung gekoppelt ist, welche Decodiererenergiezufuhr Steuergatespannungen der Flash-Speichervorrichtung vorsieht.