DE3742514C2

DE3742514C2 -

Info

Publication number: DE3742514C2
Application number: DE3742514A
Authority: DE
Inventors: Tetsuya Matsumara; Masahiko Itami Hyogo Jp Yoshimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-12-24
Filing date: 1987-12-15
Publication date: 1992-06-04
Also published as: US4961169A; DE3742514A1

Description

Die Erfindung bezieht sich auf eine variable Verzögerungsschal tung nach dem Oberbegriff des Anspruchs 1. Diese werdem in einer Halbleiterschaltungseinrichtung zum Verzögern von empfangener Information um eine konstante Zeit dauer und zum Wiederabgeben der verzögerten Information benutzt, wobei die Zeitdauer variabel sein soll.

In einem digitalen Bildverarbeitungssystem, wie einer digitalen Fernseheinheit oder einem digitalen Videobandrecoder, werden ein Verzögerungselement und ein Speicherelement (zum Beispiel ein Video-RAM) zum Verzögern von Videosignalen um 1H Periode (eine horizontale Abtastperiode), 2H Perioden oder um 1 Halbbildpe riode benutzt. Zusätzlich muß ein in einer Kommunikationsinfor mation enthaltenes Halbbildsynchronisationsbit erfaßt werden zum Vorsehen der Synchronisation der Kommunikation in einem Kommunikationsanschluß. In einem Halbbildsynchronisationser fassungsblock in einem derartigen Kommunikationssystem wird ein Verzögerungselement zum Erfassen eines Synchronisationsmu sters benutzt. Auf diesem Gebiet werden eine hohe Kapazität und Flexibilität für die Verzögerungszeit von dem Gesichtspunkt des allgemeinen Einsatzes für das Verzögerungselement benötigt.

Variable Verzögerungsschaltungen der eingangs beschriebenen Art sind aus der EP 00 31 950 A2 bekannt. Bei dieser bekannten Schaltung wird eine Mehrzahl von hintereinander angeordneten Schieberegistern verwandt. Ein Schiebelängenbestimmungssignal LC wird mit einem Taktsignal Φ verglichen. Das Schiebelängenbestimmungssignal steuert dabei, wie lange die Schieberegister durchlaufen werden. Die Anordnung der Schieberegister ermöglicht keine variable Länge. Es muß immer die gesamte Anordnung von Schieberegistern durchlaufen werden, dieses Durchlaufen kann jedoch von außen abgebrochen werden, die Variation der Verzögerungszeit hat Einfluß auf die Betriebsgeschwindigkeit, durch den Eingriff in das Durchlaufen der Schieberegister wird die Schaltungsstruktur kompliziert, durch die lineare Anordnung wird ein hoher Flächenverbrauch erzwungen, wodurch wiederum der Energieverbrauch steigt.

Aus Elektronik-Informationen, Heft 2, 4. Jahrgang, 1972 "Schieberegisterlänge elektrisch einstellbar zwischen 2 und 257 Bit" ist eine lineare Schieberegisteranordnung bekannt. Die Länge der zu durchlaufenden Schieberegister wird durch gesteuerte Umgehungen eingestellt. Die lineare Anordnung benötigt eine große Fläche. Der Energieverbrauch ist hoch.

Fig. 1A ist ein Diagramm, das ein Beispiel einer Struktur eines herkömmlichen Schieberegisters variabler Länge zeigt, das in der Lage ist, die Verzögerungszeit zu variieren, es ist zum Beispiel in "MSM6901AS Variable Length Shift Register", Oki Electric Industry Co., Ltd., Technical News, S83-07 offenbart.

Das Schieberegister variabler Länge weist Schieberegister va riabler Länge 7-1 bis 7-n, die entsprechende N-Bit-Eingänge DI1 bis DI-n zum Verzögern derselben um eine vorbestimmte Zeitdauer als Reaktion auf Bitlängenauswahlsignale A1 bis Ai empfangen, und Ausgangspuffer 8-1 bis 8-n, die entsprechende Ausgänge der Schieberegister variabler Länge 7-1 bis 7-n zum Ausgeben von verzögerten Ausgangsdaten DO-1 bis DO-n empfangen, auf. Die Schieberegister variabler Länge 7-1 bis 7-n weisen die gleiche Struktur auf, so daß die Verzögerungszeit durch eine Kombination der Bitlängenauswahlsignale A1 bis Ai einge stellt wird. In der obigen Struktur werden die n-Bit Eingangs daten DI-1 bis DI-n parallel um eine vorbestimmte Zeitdauer verzögert, so daß parallel verzögerte n-Bit-Ausgangsdaten DO-1 bis DO-n erhalten werden. Genauer gesagt, die entsprechenden Schieberegister variabler Länge 7-1 bis 7-n stellen ein Schie beregister einer Anzahl von Stufen von Einheitsschieberegistern dar, die einem Wert entspricht, der durch die Bitlängenauswahl signale A1 bis Ai eingestellt ist, so daß die Eingangsdaten um eine vorbestimmte Zeitdauer verzögert werden.

Fig. 1B ist ein Wellenformdiagramm, das den Betrieb des in Fig. 1A gezeigten Schieberegisters variabler Länge zeigt, das heißt, es zeigt die Tätigkeit, wenn die Verzögerungszeit so einge stellt ist, daß sie fünf Takte beträgt. Bezugnehmend auf die Fig. 1A und 1B wird der Betrieb eines Schieberegisters va riabler Länge beschrieben.

Die Verzögerungszeit für jedes der Schieberegister 7-1 bis 7-n ist auf fünf Takte durch die Bitlängenauswahlsignale A1 bis Ai gesetzt. Die Eingangsdaten DI-k (k = 1 bis n) werden in die Schieberegister variabler Länge 7-1 bis 7-n als Reaktion auf das Steigen des Taktsignales CLK geschrieben. Andererseits wer den die Ausgangsdaten DO-k (k = 1 bis n) von jedem der Schiebe register variabler Länge 7-1 bis 7-n als Reaktion auf das Stei gen des Taktsignales CLK ausgegeben. Da jedoch die Ausgabedaten unerwünschte Ausgabedaten sind, solange bis eine Zeitdauer von fünf Takten, seitdem die Eingangsdaten DI-k eingegeben worden sind, abgelaufen ist, werden die Ausgangsdaten während der Zeit dauer von fünf Takten ungültig gemacht. Dann werden die Ein gangsdaten DI-k sequentiell als Reaktion auf den sechsten Takt und die folgenden Takte als gültige Ausgangsdaten DO-k ausgege ben. Zu dieser Zeit ist die Verzögerungszeit von fünf Takten zwischen den Eingangsdaten DI-k und den Ausgangsdaten DO-k vor handen.

Das oben beschriebene Schieberegister variabler Länge verändert die Anzahl von Stufen von Einheitsschieberegistern als Reaktion auf die Bitlängenauswahlsignale. Daher muß eine Menge von Ein heitsschieberegistern, die als Informationsspeichermittel die nen, eingesetzt werden zum Unterbringen verschiedener Verzöge rungszeiten. Dieses verursacht eine Erhöhung in der Fläche, die für das Schieberegister variabler Länge benötigt wird. Da gegen ist die Speicherkapazität klein trotz der Fläche. Weiter hin ist die Energiedissipation groß.

Fig. 2A ist ein Diagramm einer anderen Struktur eines Schiebe registers variabler Länge, das in der JP-OS 42 634/1978 offen bart ist. Das Schieberegister variabler Länge nach dem Stand der Technik weist einen Ringzähler und einen Speicher auf. Ein Speicher mit wahlfreiem Zugriff ist als Speicher benutzt. Be zugnehmend auf Fig. 2A wird eine Struktur eines Schieberegi sters variabler Länge beschrieben.

Ein Subtrahierer 133 subtrahiert ein "1"-Signal 106 von einem Signal 102, das einen bestimmten Verschiebungsbetrag M aufweist und von einer externen Einrichtung (nicht gezeigt) angelegt ist, und gibt ein (M - 1)-Signal 105 ab. Ein Komparator 134 vergleicht das (M - 1)-Signal 105, das von dem Subtrahierer 133 angelegt ist, mit einem Adreßsignal 104, das von einem Zäh ler 132 angelegt ist, und gibt ein Ladesignal 203 aus, wenn beide miteinander koinzidieren. Der Zähler 132 zählt ein von einer externen Einrichtung eingegebenes Taktsignal. Wenn der Inhalt des Zählers 132 (M - 1) wird, wird der Zähler 132 auf 0 als Reaktion auf ein als nächstes kommendes Taktsignal 300 gesetzt, wenn das Ladesignal 203 von dem Komparator 134 und ein "0"-Signal 107 angelegt sind. Genauer gesagt, der Zähler 132 gibt M Arten von Adreßsignalen 104 wie 0 bis (M - 1) mit einem Zyklus von M Takten aus. Der Speicher 130 gibt als ein Lesesignal den Inhalt einer Adresse aus, die durch das Adreß signal 104 als Reaktion auf ein Zeitsignal CE (Chipfreigabe signal) 200 bezeichnet ist, welches Lesen/Schreiben des Spei chers 130 von der externen Einrichtung ermöglicht, und schreibt ein Eingangsdatensignal 100, das von der externen Einrichtung angelegt ist, an eine Stelle, die einer durch das Adreßsignal 104 bezeichneten Adressen entspricht, als Reaktion auf das von der externen Einrichtung angelegte CE-Signal 200 und eines Zeitsignales WE (Schreibfreigabesignal) 201, das das Schreiben des Eingangsdatensignales 100 in den Speicher 130 bezeichnet. Ein Register 131 verriegelt ein von dem Speicher 130 angelegtes Lesesignal 103 als Reaktion auf ein von der externen Einrich tung angelegtes Datensetzsignal 202 und gibt ein Ausgangsdaten signal 101 an die externe Einrichtung ab.

Fig. 2B ist ein Wellenformdiagramm, das den Betrieb des in Fig. 2A gezeigten Schieberegisters variabler Länge zeigt. Bezugneh mend auf die Fig. 2A und 2B wird jetzt die Beschreibung der Tätigkeit des Schieberegisters variabler Länge, das einen Spei cher benutzt, beschrieben.

Das Adreßsignal 104 läuft durch das Taktsignal 300 und das Lade signal 203 zwischen 0 und (M - 1) um. Da das Dateneingangssi gnal 100 "1" ist und das Adreßsignal 104 "0" ist zu dem ersten Zeitpunkt 1 in einem Zyklus P, wird "1" in eine Adresse 0 in dem Speicher 130 als Reaktion auf das CE-Signal 200 und das WE-Signal 201 geschrieben. Auf die gleiche Weise wird zu einem zweiten Zeitpunkt 2 "0" in eine Adresse 1 in dem Speicher 130 geschrieben. Derselbe Betriebsablauf wird wiederholt, bis Ein gangsdaten in einer Adresse (M - 1) in dem Speicher 130 ge schrieben sind. Der Inhalt der Adresse 0 in dem Speicher 130, das heißt, die "1", die zu dem ersten Zeitpunkt 1 des Zyklus P geschrieben ist, wird als das Lesesignal 103 als Reaktion auf das CE-Signal 200 ausgegeben, das durch ein "R" zu dem er sten Zeitpunkt 1 in dem nächsten Zyklus (P + 1) dargestellt wird (das heißt, nachdem eine Zeitdauer von M Takten von dem ersten Zeitpunkt 1 in dem Zyklus P abgelaufen ist), da das Adreßsignal 104 "0" ist, und es wird in dem Register 131 als Reaktion auf das Datensetzsignal 202 verriegelt, so daß das Ausgangssignal 101 erzielt wird. Andererseits wird das Daten eingangssignal 100 von "0" in die Adresse 0 in dem Speicher 130 als Reaktion auf das CE-Signal 200, das durch "W" in Fig. 2B dargestellt ist, und das WE-Signal 201 geschrieben. Auf die gleiche Weise wird der Inhalt der Adresse 1 in dem Speicher 130 als Reaktion auf das CE-Signal 200, das durch "R" darge stellt ist, zu dem zweiten Zeitpunkt 2 in dem Zyklus (P + 1) ausgelesen, da das Adreßsignal 104 "1" ist, so daß "0" als Aus gabedatensignal 101 durch das Register 131 ausgegeben wird. Andererseits wird das Dateneingangssignal 100 von "1" in die Adresse 1 in dem Speicher 130 als Reaktion auf das CE-Signal 200, das durch "W" dargestellt ist, und das WE-Signal 201 ge schrieben. Genauer gesagt, zu jedem Zeitpunkt werden in dem Speicher 130 Daten von einer Adresse, die durch das Adreßsignal 104 bezeichnet ist, als Reaktion auf das CE-Signal 200, das durch "R" dargestellt ist, ausgelesen, und dann wird das Ein gangsdatensignal 100 in die Adresse als Reaktion auf das CE- Signal 200, das durch "W" dargestellt ist und das WE-Signal 201 geschrieben. In der oben beschriebenen Struktur stellen der Zähler 132, der Subtrahierer 133 und der Komparator 134 einen Ringzähler dar, der die Werte von 0 bis (M - 1) annimmt, wobei der bezeichnete Verschiebungsbetrag M als Parameter be nutzt wird.

Zum periodischen Erzeugen einer Adresse eines Speichers benö tigt das Schieberegister variabler Länge einen Subtrahierer zum Subtrahieren des Verschiebungsbetrages M von dem numeri schen Wert "1", einen Zähler zum Hochzählen eines Taktes und Erzeugen der Adresse, und einen Komparator zum Nachweis einer Koinzidenz der Subtrahiererausgabe und der Zählerausgabe, um den Zähler zurückzusetzen, so daß die Zahl der Schaltungen groß ist, und die Fläche des Schieberegisters variabler Länge kann nicht reduziert werden. Zusätzlich wird in der oben beschriebe nen Struktur eine Adresse durch den Zähler erzeugt, und der Speicher benötigt einen Decoder zum Decodieren der Ausgabe des Zählers, so daß viel Zeit zum Ein- und Ausgeben der Daten be nötigt wird aufgrund eines Zeitverlustes in der Adreßerzeugung und Adreßdecodierung, und damit ist die Betriebsgeschwindigkeit niedrig.

Ein Schieberegister variabler Länge, das einen Speicher be nutzt, ist in der JP-OS 38 939/1978 und der JP-OS 42 529/1978 offenbart.

Die JP-OS 38 939/1978 offenbart ein Schieberegister variabler Länge mit einem Register zum Speichern eines Verschiebungsbe trags M, einem Adreßzähler zum Erzeugen einer Adresse eines Speichers, einen Subtrahierer zum Subtrahieren einer Ausgabe des Registers von einer Ausgabe des Adreßzählers, einen Multi plexer zum Hin- und Herschalten zwischen der Ausgabe des Sub trahierers und der Ausgabe des Adreßzählers und einen Flip-Flop zum Steuern von Lesen/Schreiben. In dieser Struktur werden Daten an eine Adresse (N + 1 - M) ausgelesen, wenn Daten in eine Adresse (N + 1) geschrieben werden. Somit wird ein Verzöge rungsbetrag erzielt. Die Schaltkreisanordnung und der Zeitpunkt der Steuerung eines Signales sind kompliziert, und die Fläche kann nicht sehr reduziert werden. Da zusätzlich zwischen Lesen/ Schreiben durch Inversion einer Ausgabe eines Flip-Flops hin- und hergeschaltet wird, kann kein Hochgeschwindigkeitsbetrieb durchgeführt werden.

Die JP-OS 42 529/1978 offenbart ein Schieberegister variabler Länge mit einem Speicher mit wahlweisem Zugriff, einem varia blen N-zähligen Zähler zum Zählen eines Taktsignales, das mit Eingangsdaten synchronisiert ist, zum Erzeugen einer Adresse des Speichers mit wahlweisem Zugriff und einer Schaltung zum Erzeugen eines Zeitsignales des Schreibens/Lesens in Synchroni sation mit dem Taktsignal.

Es ist ein RAM (Speicher mit wahlweisem Zugriff) als Speicher element benutzt. Da jedoch der RAM nicht nur ein Speicherzel lenfeld aufweist, sondern ebenfalls die periphere Schaltung wie ein Adreßdecoder und ein Eingangs-/Ausgangspuffer, verhin dert der RAM, daß die Fläche reduziert wird. Da zusätzlich eine Ausgabe des Zählers an dem RAM als ein Adreßsignal, das durch den Decodierer in dem RAM decodiert werden muß, so daß auf eine Speicherzelle zugegriffen werden kann, angelegt wird, kann die Betriebsgeschwindigkeit nicht erhöht werden.

Es ist daher Aufgabe der Erfindung, eine variable Verzögerungsschaltung der eingangs beschriebenen Art zu schaffen, bei der die Verzögerungszeit variieren kann, wobei eine hohe Betriebsgeschwindigkeit, eine einfache Schaltungsstruktur, eine reduzierte Fläche und geringer Energieverbrauch aufrecht erhalten werden können.

Die erfindungsgemäße variable Verzögerungsschaltung ist durch die Merkmale des Patentanspruchs 1 gekennzeichnet.

Durch die Umlaufschieberegistereinrichtung werden Speicherzellen innerhalb eines vorbe stimmten konstanten Bereiches in dem Speicherzellenfeld ausgewählt und die Auswahltätigkeit wird wiederholt durchgeführt, und der vor bestimmte konstante Bereich von Speicherzellen, die ausgewählt werden sollen, kann variiert werden.

In der Halbleiterschaltungseinrichtung werden Speicherzellen in einem Speicherzellenfeld sequentiell ausgewählt, um auf sie zuzugreifen. Wenn die Speicherzellen innerhalb des vorbestimmten konstanten Bereiches alle ausgewählt sind, wird die zuerst ausgewählte Speicherzelle wiederum ausgewählt, darauf folgt die Wiederholung der ganzen Tätigkeit. Genauer gesagt, jede Speicherzelle wird wiederholt in einem konstanten Zeitintervall ausgewählt.

Information, die an eine Eingangseinrichtung eingegeben ist, wird sequentiell in der ausgewähl ten Speicherzelle gespeichert. Die in jeder Speicherzelle ge speicherte Information wird durch eine Ausgangseinrichtung aus gelesen und nach außen abgegeben, wenn die Speicherzelle wie derum nach einem Ablauf der konstanten Zeitdauer ausgewählt wird. Somit wird die eingegebene Information nach einem Ablauf einer konstanten Zeitdauer wieder ausgegeben.

Der Bereich der Speicherzellen, der wiederholt ausgewählt wird, kann variiert werden, so daß die Verzögerungszeit variiert werden kann.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt

Fig. 1A ein Diagramm einer Struktur eines n-Bit-Schiebe registers variabler Länge;

Fig. 1B ein Wellenformdiagramm der Tätigkeit des in Fig. 1A gezeigten Schieberegisters variabler Länge;

Fig. 2A ein Diagramm einer Struktur eines einen Speicher benutzenden Schieberegisters variabler Länge;

Fig. 2B ein Wellenformdiagramm der Tätigkeit des in Fig. 2A gezeigten Schieberegisters variabler Länge;

Fig. 3 ein Diagramm einer Struktur einer Ausführungsform der erfindungsgemäßen variablen Verzögerungsschaltung;

Fig. 4 ein Diagramm eines Beispieles einer speziellen Struktur eines in Fig. 3 gezeigten Ringzählers va riabler Länge;

Fig. 5 ein Diagramm einer Struktur eines ersten Flip-Flops mit einem Rücksetzanschluß, der in dem Ringzähler variabler Länge benutzt wird;

Fig. 6 ein Diagramm einer Struktur eines zweiten Flip- Flops mit einem Rücksetzanschluß, der für den Ring zähler variabler Länge benutzt wird;

Fig. 7 ein Diagramm eines Beispieles einer speziellen Struktur eines in Fig. 3 gezeigten Eingangspuffers;

Fig. 8 ein Diagramm eines Beispieles einer speziellen Struktur eines in Fig. 3 gezeigten Ausgangspuffers;

Fig. 9 ein Diagramm eines Beispieles einer speziellen Struktur einer in Fig. 3 gezeigten Steuerschaltung;

Fig. 10 ein Diagramm eines Beispieles einer speziellen Struktur eines in Fig. 3 gezeigten Decoders; und

Fig. 11 ein Wellenformdiagramm der Tätigkeit der in Fig. 3 gezeigten Ausführungsform.

Fig. 3 ist ein Diagramm, das die gesamte Struktur einer Ausführungsform der erfin dungsgemäßen variablen Verzögerungsschaltung zum Verzögern von eingegebenen Daten um vorbestimmte konstante Takte und zum Ausgeben derselben zeigt.

Die in Fig. 3 gezeigte Verzögerungsschaltung weist ein Speicherzellenfeld 1, einen Ringzähler varia bler Länge 2, einen Decoder 3, einen Eingangspuffer 4, einen Ausgangspuffer 5 und eine Steuerschaltung 6 auf.

Das Speicherzellenfeld 1 weist eine Mehrzahl von in einer Ma trix von n Bit × k Zeilen angeordneten Speicherzellen auf.

Der Ringzähler variabler Länge 2, der sequentiell eine Zeile aus dem Speicherzellenfeld 1 auswählt, die Speicherzellen von n Bit aufweist, weist eine Mehrzahl von Flip-Flops auf, die auf eine Schleifenart verbunden sind. Die Zahl der Stufen der Flip-Flops, die die Schleife darstellen, kann variiert werden. Wenn somit die Zahl von Stufen eingestellt ist, kann der Be reich oder die Zahl der durch den Ringzähler variabler Länge 2 ausgewählten Zeilen auf einen festen Wert aus den k Zeilen des Speicherzellenfeldes 1 gesetzt werden. Als Resultat wird eine gewünschte Verzögerungszeit erzielt.

Der Decoder 3 stellt die Zahl von Stufen von dem Flip-Fop ein, der die Schleife des Ringzählers variabler Länge 2 darstellt. Wenn ein Bitlängenbezeichnungssignal mit einer gegebenen Kom bination von Signalen auf einem "H"- oder "L"-Pegel an die Ein gangsleitungen A₁ bis A_i angelegt ist, wird das Signal so de codiert, daß nur die entsprechende Ausgangsleitung von den (k - 1)-Ausgangsleitungen ausgewählt wird zum Annehmen des "H"-Pegels.

Der Eingangspuffer 4 legt Eingangsdaten DI₁ bis DI_n parallel an die Speicherzellen in dem Speicherzellenfeld 1 der durch den Ringzähler variabler Länge 2 ausgewählten Zeile an. Der Ausgangspuffer 5 gibt die in den Speicherzellen der durch den Zähler ausgewählten Zeile gespeicherten Daten als Ausgangsdaten DO₁ bis DO_n aus. Die Steuerschaltung 6 erzeugt Taktsignale Φ und zum Steuern der Eingabe-/Ausgabetätigkeit des Eingangs puffers 4 und des Ausgangspuffers 5.

Bezugnehmend auf Fig. 4 wird jetzt die Beschreibung der Struk tur des Ringzählers variabler Länge 2 gegeben.

Der Ringzähler variabler Länge 2 weist k Flip-Flops 20 ₁ bis 20 _k, die in zwei Spalten angeordnet sind, und Übertragungs gatterschalter 30 ₁ bis 30 _k-1 (im folgenden als TG-Schalter be zeichnet), von denen jeder zwischen zwei benachbarten Flip- Flops angeordnet ist, auf. Die erste Spalte weist die Flip- Flops 20 ₁, 20 ₃, . . ., 20 _m, . . ., 20 _k _-1 auf, die in den ungerad zahligen Stufen sind, und die zweite Spalte weist die Flip- Flops 20 ₂, 20 ₄, . . ., 20 _m+1, . . ., 20 _k auf, die in den gerad zahligen Stufen sind.

Die Flip-Flops 20 ₁ bis 20 _k-1 in der ersten Spalte sind in Reihe durch die entsprechenden TG-Schalter 30 ₁ bis 30 _k-1 derart verbunden, daß Daten sequentiell von der linken Seite zu der rechten Seite in Fig. 4 übertragen werden. Die Flip-Flops 20 _k bis 20 ₂ in der zweiten Spalte sind in Reihe durch die entspre chenden TG-Schalter 30 _k-1 bis 30 ₁ derart verbunden, daß Daten sequentiell von der rechten Seite zu der linken Seite in Fig. 4 übertragen werden. Zusätzlich ist der Flip-Flop 20 _k-1 in der (k - 1)-ten Stufe, der an dem rechten Ende der ersten Spalte angeordnet ist, in Reihe mit dem Flip-Flop 20 _k in der k-ten Stufe, der an dem rechten Ende der zweiten Spalte angeordnet ist, verbunden, und der Flip-Flop 20 ₂ in der zweiten Stufe, der an der linken Seite in der zweiten Spalte angeordnet ist, ist in Reihe mit dem Flip-Flop 20 ₁ in der ersten Stufe, der in dem linken Ende der ersten Spalte angeordnet ist, verbunden. Somit sind die Flip-Flops auf eine Schleifenweise als Ganzes miteinander verbunden.

Ein erster, in Fig. 5 gezeigter Flip-Flop mit einem Rückstell anschluß ist als Flip-Flop 20 ₁ in der ersten Stufe von den Flip-Flops 20 ₁ bis 20 _k, die den Ringzähler variabler Länge 2 darstellen, benutzt, und ein zweiter, in Fig. 6 gezeigter Flip- Flop mit einem Rückstellanschluß ist für die Flip-Flops 20 ₂ bis 20 _k in der zweiten bis k-ten Stufe benutzt.

Ein in Fig. 5 gezeigter erster Flip-Flop mit einem Rückstell anschluß weist eine Hauptverriegelung (master latch) und eine abhängige Verriegelung (slave latch) auf. Die Hauptverriegelung weist ein NMOS-Übertragungsgatter (im folgenden als TG bezeich net) 11, das auf das Taktsignal Φ zum selektiven Durchlassen der Eingangsdaten DI reagiert, einen Inverter 13, der ein Rück setzsignal empfängt, ein NOR-Gatter 15, das Ausgangssignale des NMOS-TG 11 und des Inverters 13 empfängt, einen Inverter 14, der ein Ausgangssignal des NOR-Gatters 15 empfängt, und ein PMOS-TG 12, der auf die Taktsignale Φ zum selektiven Kurz schließen eines Ausganges des Inverters 14 und des Ausganges des NMOS-TG 11 reagiert, auf. Die abhängige Verriegelung weist ein NMOS-TG 17, das auf das Taktsignal von einem Inverter 16 zum selektiven Durchlassen eines Ausgangssignales der Hauptver riegelung, ein NAND-Gatter 20, das das Rücksetzsignal und ein Ausgangssignal des NMOS-TG 17 empfängt, und einen Inverter 19, der ein Ausgangssignal des NAND-Gatters 20 empfängt, und ein PMOS-TG 18, das auf das Taktsignal von dem Inverter 16 zum Kurzschließen eines Ausganges des Inverters 19 und des Aus ganges des NMOS-TG 17 reagiert, auf. Der Flip-Flop weist einen Eingangsanschluß x, einen Hauptdatenausgangsanschluß z, einen abhängigen Datenausgangsanschluß y, einen Taktanschluß c und einen Rücksetzanschluß r als Ganzes auf. Die Beschreibung der Tätigkeit des ersten Flip-Flops wird im folgenden gegeben.

Wenn das an den Rücksetzanschluß r eingegebene Rücksetzsignal den Pegel "L" annimmt, gibt der erste Flip-Flop mit einem Rücksetzanschluß ein "H"-Signal (ein Signal auf dem "H"-Pegel) an den Hauptdatenausgangsanschluß z ab, unabhängig davon, ob das an den Taktanschluß c angelegte Taktsignal Φ auf dem "H"- oder dem "L"-Pegel liegt. Wenn andererseits das an den Rück setzanschluß r eingegebene Rücksetzsignal auf dem "H"-Pegel liegt, wird der erste Flip-Flop mit einem Rücksetzanschluß als herkömmlicher Flip-Flop tätig. Genauer gesagt, die an den Daten eingangsanschluß x eingegebenen Daten DI werden zu dem Daten ausgangsanschluß z als Hauptausgangsdaten DOM bei der steigen den Flanke des Taktsignales Φ ausgegeben, die Hauptausgangsda ten DOM sind verriegelt und werden ebenfalls zu dem abhängigen Datenausgangsanschluß y bei der fallenden Flanke des Taktsi gnales Φ ausgegeben.

Der erste Flip-Flop mit einem Rückstellanschluß bildet den Flip-Flop 20 ₁ in der in Fig. 4 gezeigten ersten Stufe.

Der zweite, in Fig. 6 gezeigte Flip-Flop mit einem Rückstell anschluß weist eine Hauptverriegelung und eine abhängige Ver riegelung auf. Die Hauptverriegelung weist ein NMOS-TG 21, das auf das Taktsignal Φ zum selektiven Durchlassen der Eingangs daten DI₁ reagiert, ein NAND-Gatter 24, das ein Ausgangssignal des NMOS-TG 21 und das Rücksetzsignal empfängt, einen In verter 23, der ein Ausgangssignal des NAND-Gatters 24 empfängt, und ein PMOS-TG 22, das auf das Taktsignal Φ zum Kurzschließen eines Ausganges des Inverters 23 und des Ausganges des NMOS-TG 21 reagiert, auf. Die abhängige Verriegelung weist ein NMOS-TG 26, das auf das Taktsignal von einem Inverter 25 zum selek tiven Durchlassen eines Ausgangssignales der Hauptverriegelung reagiert, ein NAND-Gatter 29, das ein Ausgangssignal des NMOS- TG 26 und das Rücksetzsignal empfängt, einen Inverter 28, der ein Ausgangssignal des NAND-Gatters 29 empfängt, und ein PMOS-TG 27, das auf das Taktsignal zum Kurzschließen eines Ausganges des Inverters 28 und des Ausganges des NMOS-TG 26 reagiert. Der Flip-Flop weist einen Dateneingangsanschluß x, einen abhängigen Datenausgangsanschluß y, einen Hauptdatenaus gangsanschluß z, einen Taktanschluß c und einen Rücksetzan schluß r auf.

Wenn das an den Rücksetzanschluß r eingegebene Rücksetzsignal den Pegel "L" annimmt, gibt der zweite Flip-Flop mit einem Rücksetzanschluß ein "L"-Signal (ein Signal auf dem "L"-Pegel) an den Hauptdatenausgangsanschluß z ab, unabhängig davon, ob das an den Taktanschluß c angelegte Taktsignal Φ auf dem "H"- oder "L"-Pegel liegt. Wenn andererseits das an den Rücksetz anschluß r eingegebene Rücksetzsignal auf dem "H"-Pegel liegt, wird der zweite Flip-Flop mit einem Rücksetzanschluß als ein herkömmlicher Flip-Flop tätig, wie unter Bezugnahme auf den ersten Flip-Flop mit dem Rücksetzanschluß beschrieben worden ist.

In Fig. 5 und 6 werden der Dateneingangsanschluß x und der ab hängige Ausgangsanschluß y als Anschlüsse für die Verbindung eines Ringzählers variabler Länge 2 in einer Schleifenart be nutzt, und der Hauptdatenausgangsanschluß z ist direkt mit einer Adreßleitung AD_i verbunden.

Zurückkehrend zu Fig. 4: Jeder TG-Schalter 30 ₁ bis 30 _k-1 weist zwei PMOS-Übertragungsgatter 31 und 32 (im folgenden als PMOS-TGs bezeichnet) und ein einzelnes NMOS-Übertragungsgatter 33 (im folgenden als NMOS-TG bezeichnet) auf.

Das erste PMOS-TG 31 ist zwischen den benachbarten Flip-Flops von den Flip-Flops 20 ₁ bis 20 _k-1 in der ersten Spalte vorge sehen, und das zweite PMOS-TG 32 ist zum Verbinden von benach barten Flip-Flops aus den Flip-Flops 20 ₂ bis 20 _k in der zweiten Spalte angebracht. Genauer gesagt, benachbarte Flip-Flops in jeder Spalte sind verbunden oder sind nicht verbunden durch das erste PMOS-TG 31 und das zweite PMOS-TG 32. Zusätzlich ist das NMOS-TG 33 zwischen jeder der Verbindungen, die die Flip- Flops 20 ₁ bis 20 _k-1 in der ersten Spalte miteinander verbindet, und jeder der Verbindungen, die die Flip-Flops 20 ₂ bis 20 _k in der zweiten Spalte miteinander verbindet, vorgesehen. Wenn das NMOS-TG 33 eingeschaltet ist, sind die Verbindungen in der er sten und zweiten Spalte miteinander in dem Abschnitt verbunden, indem das NMOS-TG 33 eingeschaltet ist.

Das erste PMOS-TG 31, das zweite PMOS-TG 32 und das NMOS-TG 33 in jedem der TG-Schalter 30 ₁ bis 30 _k-1 weisen miteinander ge meinsam verbundene Gate-Elektroden auf, die dann eine der Si gnalleitungen S₁ bis S_k-1 bilden. Die Signalleitungen S₁ bis S_k-1 sind mit entsprechenden (k-1)-Ausgangsleitungen des in Fig. 3 gezeigten Decoders verbunden.

Weiterhin sind Zeilenauswahlleitungen AD₁ bis AD_k mit den ent sprechenden Hauptdatenausgangsanschlüssen y der Flip-Flops 20 ₁ bis 20 _k verbunden, die den Ringzähler variabler Länge 2 darstellen. Die Zeilenauswahlleitungen AD₁ bis AD_k sind mit den entspre chenden Zeilen des Speicherzellenfeldes 1 verbunden. Mit einer Zeile des Speicherzellenfeldes sind Speicherzellen von n Bit verbunden.

Im folgenden wird die Tätigkeit des Ringzählers variabler Länge 2 beschrieben.

Wenn zum Beispiel nur eine m-te Signalleitung S_m den "H"-Pegel und die anderen Signalleitungen den "L"-Pegel durch die Bit längenauswahlsignale A₁ bis A_i durch den Decoder 3 hindurch annehmen, werden die PMOS-TGs 31 und 32 abgeschaltet und das NMOS-TG 33 wird in dem TG-Schalter 30 _m in der m-ten Stufe ein geschaltet, und die PMOS-TGs 31 und 32 werden eingeschaltet und das NMOS-TG 33 wird abgeschaltet in den verbleibenden TG- Schaltern. Genauer gesagt, der Datenausgangsanschluß y des Flip-Flops 20 _m auf der m-ten Stufe und der Dateneingangsan schluß x des Flip-Flops in der (m - 1)-ten Stufe 20 _m-1 sind miteinander verbunden, so daß der Ringzähler variabler Länge 2 so gesetzt ist, daß er Flip-Flops der m-ten Stufe aufweist.

In diesem Zustand gibt nur das Flip-Flop 20 ₁ in der ersten Stufe das "H"-Signal aus und bewirkt, daß die Zeilenauswahl leitung AD₁ auf den "H"-Pegel steigt, wenn das Rücksetzsignal auf dem "L"-Pegel an die Rücksetzanschlüsse r von all den Flip-Flops 20 ₁ bis 20k eingegeben wird. Zu diesem Zeitpunkt geben all die verbleibenden Schieberegister 20 ₂ bis 20 _k das "L"-Signal aus, so daß die anderen Zeilenauswahlleitungen AD₂ bis AD_k den "L"-Pegel annehmen.

Wenn das Taktsignal Φ auf den "H"-Pegel in einer Stufe, in der das Rücksetzen freigegeben ist, durch Bringen des Rücksetz signales auf den "H"-Pegel steigt, wird ein Ausgangssignal auf dem "H"-Pegel des Schieberegisters 20 ₁ in der ersten Stufe zu dem Flip-Flop 20 ₃ in der dritten Stufe übertragen, da die PMOS-TGs 31 des TG-Schalters 30 ₁ in der ersten Stufe und des TG-Schalters 30 ₂ in der zweiten Stufe eingeschaltet sind, so daß die Zeilenauswahlleitung AD₃ den "H"-Pegel annimmt. Zu diesem Zeitpunkt nehmen die verbleibenden Zeilenauswahllei tungen den "L"-Pegel an, da die anderen Flip-Flops das Aus gangssignal auf dem "L"-Pegel an die Flip-Flops abgeben, die mit ihren entsprechenden Ausgangsanschlüssen verbunden sind.

Bei der nächsten steigenden Flanke des Taktsignales wird das Ausgangssignal auf dem "H"-Pegel des Flip-Flops 20 ₃ der dritten Stufe zu dem Flip-Fop 20 ₅ in der fünften Stufe übertragen, so daß nur die Zeilenauswahlleitung AD₅ den "H"-Pegel annimmt.

Auf die oben beschriebene Weise nehmen die Zeilenauswahllei tungen AD₁, AD₃, . . ., AD_m nacheinander den "H"-Pegel in Syn chronisation mit dem Taktsignal Φ an.

Da das NMOS-TG 33 des TG-Schalters 30 _m in der m-ten Stufe ein geschaltet wird, nimmt die Zeilenauswahlleitung AD_m den "H"-Pe gel an. Wird bei der nächsten steigenden Flanke des Taktsi gnales das Signal auf dem "H"-Pegel zu dem Flip-Flop 20 _m-1 in der (m-1)-ten Stufe übertragen, so daß die Zeilenauswahllei tungen AD_m-1 den "H"-Pegel annimmt.

Danach nehmen die Zeilenauswahlleitungen AD_m-3, . . ., AD₄, AD₂, AD₁ nacheinander den "H"-Pegel in Synchronisation mit dem Takt signal Φ an.

Auf die oben beschriebene Weise nehmen die Zeilenauswahllei tungen AD₁, AD₃, . . ., AD_m, AD_m-1, . . ., AD₄, AD₂, AD₁ den "H"- Pegel nacheinander in dieser Reihenfolge in Synchronisation mit dem Taktsignal Φ an, solange das Rücksetzsignal RS nicht den Wert "L" annimmt, und die mit den Zeilenauswahlleitungen verbundenen Zeilen des Speicherzellenfeldes 1 werden nachein ander ausgewählt, welche Tätigkeit wiederholt wird.

Fig. 7 ist ein Diagramm, das die Struktur für ein jedes Bit des in Fig. 3 gezeigten Eingangspuffers 4 zeigt.

Der Eingangspuffer 4 für ein Bit weist eine Flip-Flop-Struktur eines Maser/Slave-Systemes auf, das eine Hauptverriegelung 41 (master latch) und eine Nebenverriegelung 42 (slave latch) aufweist. Die Hauptverriegelung 41 und die Nebenverriegelung 42 haben die gleiche Struktur, und jede weist ein PMOS-Übertra gungsgatter 43 (PMOS-TG), ein NMOS-Übertragungsgatter 44 (NMOS- TG) und kaskadenverbundene Inverter 45 von zwei Stufen auf. Die Nebenverriegelung 42 weist einen mit einer Dateneingangslei tung zu der Speicherzelle in dem Speicherzellenfeld 1 verbun denen Ausgangsanschluß auf.

Das PMOS-TG 43 und das NMOS-TG 44 in der Hauptverriegelung 41 weisen Gate-Elektroden auf, die das Taktsignal Φ empfangen, und das PMOS-TG 43 und das NMOS-TG 44 in der Nebenverriegelung 42 weisen Gate-Elektroden auf, die das invertierte Taktsignal empfangen.

Im folgenden wird die Tätigkeit zum Schreiben von Daten durch den Eingangspuffer 4 beschrieben.

Bei der steigenden Flanke des Taktsignales Φ werden Eingangs daten DI_n an die Hauptverriegelung 41 in dem Eingangspuffer 4 eingegeben. Während das Taktsignal Φ auf dem "H"-Pegel ist, ist ein Ausgang der Nebenverriegelung 42 in einem Zustand hoher Impedanz. Bei der fallenden Flanke des Taktsignales Φ werden die Eingangsdaten DI_n in der Hauptverriegelung 41 verriegelt, und zur gleichen Zeit werden die Eingangsdaten DI_n an die Nebenverriegelung 42 übertragen, so daß das NMOS-TG 44 in der Nebenverriegelung 42 eingeschaltet wird. Dann wird der Zustand hoher Impedanz freigegeben, und die Eingangsdaten DI_n werden in die ausgewählte Speicherzelle geschrieben.

Fig. 8 ist ein Diagramm, das eine Struktur für jedes Bit des in Fig. 3 gezeigten Ausgangspuffers 5 zeigt.

Der Ausgangspuffer 5 für einen Bit weist ein Leseverstärker 51 zum Erfassen und Verstärken von Information, die in der Speicherzelle gespeichert ist, und eine Pufferschaltung 52 auf. Der Leseverstärker 51 weist einen Eingangsanschluß auf, der mit einer Datenausgangsleitung einer Speicherzelle in dem Speicherzellenfeld 1 verbunden ist. Die Pufferschaltung 52 weist ein PMOS-Übertragungsgatter 53 (PMOS-TG), ein NMOS-Über tragungsgatter 54 (NMOS-TG) und einen zweistufigen Inverter 55, der kaskadengeschaltet ist, auf. Das PMOS-TG 53 und das NMOS-TG 54 weisen Gate-Elektroden auf, die das Taktsignal Φ empfangen.

Im folgenden wird eine Tätigkeit des Auslesens von Daten durch den Ausgangspuffer 5 beschrieben.

Bei der steigenden Flanke des Taktsignales Φ werden in der aus gewählten Speicherzelle gespeicherte Daten, die vor der stei genden Flanke des Taktsignales Φ durch den Leseverstärker 51 nachgewiesen und verstärkt worden sind, von der Pufferschaltung 52 als die Ausgangsdaten DO_n ausgegeben. Bei der fallenden Flanke des Taktsignales Φ werden die Ausgangsdaten DO_n ver riegelt, so daß die Ausgangsdaten DO_n sicht nicht ändern bis zu der nächsten steigenden Flanke des Taktsignales Φ. Die verrie gelten Daten werden leicht in Daten geändert, die aus der Spei cherzelle durch den Leseverstärker 51 ausgelesen sind, obwohl die verriegelten Daten und die ausgelesenen Daten nicht koin zident sind. In diesem Fall kann der Leseverstärker als Reak tion auf das Steigen des Taktsignales Φ aktiviert werden.

Wie zuvor beschrieben ist, wird in einem gegebenen Zyklus des Taktsignales Φ eine Schreibtätigkeit durch den Eingangspuffer 4 während einer Zeitdauer durchgeführt, während der das Takt signal Φ auf dem "L"-Pegel ist, und eine Lesetätigkeit wird durch den Ausgangspuffer 5 während einer Zeitdauer durchge führt, während der das Taktsignal Φ auf dem "H"-Pegel liegt.

Fig. 9 ist ein Diagramm, das eine Struktur eines Hauptabschnit tes der in Fig. 3 gezeigten Steuerschaltung 8 zeigt.

In Fig. 9 weist die Steuerschaltung 6 dreistufige, kaskaden geschaltete Inverter 61 auf und empfängt das Taktsignal Φ und legt das Taktsignal Φ und das invertierte Taktsignal an den Eingangspuffer 4 und an den Ausgangspuffer 5 an.

Eine Struktur einer in Fig. 3 gezeigten Decoderschaltung wird systematisch unter Bezugnahme auf Fig. 10 beschrieben. Die De coderschaltung weist die gleiche Struktur wie die eines Adreß decoders auf, wie er in einem herkömmlichen dynamischen Spei cher mit wahlweisem Zugriff benutzt wird. Genauer gesagt, ein Eingangsabschnitt ist mit Invertern 71a bis 71c versehen, die die Bitlängenauswahlsignale A1 bis Ai zum Ausgeben der komple mentären internen Auswahlsignale A1 und bis Ai und emp fangen. Inverter 71a von zwei Stufen sind für jedes der Bitlei tungsauswahlsignale vorgesehen. Ein Ausgangsabschnitt ist mit i-Eingangs-AND-Gattern 81a bis 81d versehen, die i Eingänge empfangen, die eine vorbestimmte Kombination aus den internen Auswahlsignalen A1 und bis Ai und haben. Jedes der AND- Gatter 81a bis 81d empfängt eines der Signale An und (n ist eine Zahl von 1 bis i). Jedes der AND-Gatter 81a bis 81d gibt ein Signal auf dem "H"-Pegel aus, wenn alle angelegten Signale auf dem "H"-Pegel sind. Somit nimmt eines von den Steuersigna len S₀ bis S_i-1 den "H"-Pegel an, so daß die Zahl der Bitlei tungen in dem Ringzähler variabler Länge 2 ausgezeichnet ist.

Bezugnehmend auf Fig. 11, das ein Zeitablaufdiagramm ist, wird eine Tätigkeit der in Fig. 3 gezeigten Halbleiterschaltungsein richtung beschrieben.

Vorbestimmte Signale werden an die Eingangsanschlüsse A₁ bis A_i des Decoders 3 eingegeben, und der Ringzähler variabler Länge 2 ist eingestellt, so daß er m Stufen hat.

Wenn das an die Flip-Flops, die den Ringzähler variabler Länge 2 darstellen, eingegebene Rücksetzsignal auf dem "L"-Pegel liegt, ist nur die Zeilenauswahlleitung AD₁ auf dem "H"-Pegel, so daß die mit der Zeilenauswahlleitung AD₁ verbunden Zeile aus dem Speicherzellenfeld ausgewählt ist.

Information wird während einer Zeitdauer ausgelesen, während der das Taktsignal Φ auf dem "H"-Pegel liegt, und sie wird wäh rend einer Zeitdauer geschrieben, während der das Taktsignal Φ auf dem "L"-Pegel ist, und zwar für die Speicherzellen der ausgewählten Zeile.

Wenn das Rücksetzsignal auf dem "H"-Pegel ist, nehmen die Zeilenauswahlleitungen AD₃, AD₅, . . ., AD_m, AD_m-1, . . ., AD₄, AD₂ nacheinander den "H"-Pegel für jeden Zyklus des Taktsigna les Φ in Synchronisation mit dem Taktsignal Φ an, so daß die entsprechenden Zeilen in dem Speicherzellenfeld 1 nacheinander ausgewählt werden. In jedem Zyklus des Taktsignales Φ wird In formation ausgelesen während der Zeitdauer, während der das Taktsignal Φ auf dem "H"-Pegel liegt, und geschrieben während der Zeitdauer, während der das Taktsignal Φ auf dem "L"-Pegel liegt, und zwar für die Speicherzellen der ausgewählten Zeile.

Wenn der m-te Zyklus beendet ist, wird die gleiche Tätigkeit im Hinblick auf die Zeilenauswahlleitungen AD₁ bis AD_m wieder holt. Genauer gesagt, die gleiche Zeile in dem Speicherzellen feld 1 wird in jeder m-ten Periode ausgewählt.

Durch die oben beschriebene Tätigkeit werden Daten während einer Zeitdauer, während das Taktsignal Φ auf dem "L"-Pegel in einem gegebenen Zyklus ist, geschrieben, und ausgelesen während einer Zeitdauer, während der das Taktsignal Φ auf dem "H"-Pegel nach dem m-ten Zyklus ist.

Daher werden sequentiell in jede Zeile des Speicherzellenfeldes 1 eingegebene Daten um m Takte verzögert und dann ausgegeben.

Obwohl in der oben beschriebenen Ausführungsform ein Lesen- Modifizieren-Schreiben-System zum Auslesen und Schreiben von Information im Hinblick auf die ausgewählte Speicherzelle in nerhalb eines Zyklus des Taktsignales Φ benutzt ist, ist ein System zum Auslesen oder Schreiben von Information nicht auf dieses System beschränkt.

Obwohl in der oben beschriebenen Ausführungsform Lesen und Schreiben von Information durch einen einzelnen Ringzähler variabler Länge gesteuert ist, kann Information zusätzlich asynchron ausgelesen und geschrieben werden durch die Benutzung zweier Ringzähler variabler Länge.

Weiterhin können zwei Zeilenauswahlleitungen simultan durch einen einzelnen Ringzähler variabler Länge derart ausgewählt werden, daß Information in eine der ausgewählten zwei Zellen geschrieben wird und aus der anderen Zeile ausgelesen wird.

Obwohl in der oben beschriebenen Ausführungsform ein Trans missionsgatterschalter mit einem PMOS-Transmissionsgatter und einem NMOS-Transmissionsgatter zum Variieren der Länge des Ringzählers variabler Länge 2 benutzt ist, können andere Schalteinrichtungen benutzt werden.

Wie zuvor beschrieben ist, wird erfindungsgemäß die Schaltungs struktur vereinfacht, die Schaltungsfläche verringert, der Lei stungsverbrauch reduziert, und eine höhere Betriebstätigkeit kann durchgeführt werden, da ein Speicherzellenfeld als ein Mittel zum Speichern von eingegebener Information benutzt wird, und ein Schieberegister variabler Länge als Mittel zum Verzö gern der Information um eine voreingestellte Zeitdauer und zum Ausgeben derselben durch eine direkte Auswahl der auszuwählen den Speicherzellen benutzt wird.

Claims

1. Variable Verzögerungsschaltung mit

- einem Speicherzellenfeld (1) mit einer Mehrzahl von in einem zweidimensionalen Feld angeordneten Speicherzellen;
- einer Umlaufschieberegistereinrichtung (2) zum sequentiellen Zugreifen auf Speicherzellen innerhalb eines vorbestimmten konstanten Bereiches in dem Speicherzellenfeld (1);
- einer Eingabeeinrichtung (4) zum Schreiben von Information in die Speicherzellen, auf die durch die Umlaufschieberegistereinrichtung (2) zugegriffen ist;
- einer Ausgabeeinrichtung (5) zum Lesen von Information in den Speicherzellen, auf die durch die Umlaufschieberegistereinrichtung (2) zugegriffen ist;

dadurch gekennzeichnet,

- daß die Umlaufschieberregistereinrichtung (2) eine Einrichtung variabler Länge mit einer Mehrzahl von stufenweise aufeinanderfolgenden Schieberegistern (20₁ bis 20 _k) ist und
- daß Schalteinrichtungen (30₁ bis 30 _k-1) mit Einrichtungen (33) zum Verbinden des Ausganges eines ausgewählten Schieberegisters (20₁ bis 20 _k) als Reaktion auf ein Signal (S₁ bis S_k-1) zum Einstellen des vorbestimmten konstanten Bereiches so vorgesehen sind, daß ein oder mehrere aufeinanderfolgende Schieberegister (20₁ bis 20 _k) eine geschlossene Schleife bilden.

2. Variable Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet,

- daß die Mehrzahl von Schieberegistern (20₁ bis 20 _k) in zwei Reihen angeordnet ist und die Mehrzahl von Schalteinrichtungen (30₁ bis 30 _k-1) die Schieberegister (20₁ bis 20 _k) miteinander verbindet,
- wobei die Schieberegister in einer ersten Reihe in Reihe miteinander in einer ersten Richtung verbunden sind und die Schieberegister in einer zweiten Reihe in Reihe miteinander in einer zweiten Richtung verbunden sind, die entgegengesetzt zu der ersten Richtung ist, die Schieberegister, die an dem Ende auf der gleichenSeite einer Reihe angeordnet sind, in Reihe miteinander verbunden sind, so daß alle Schieberegister miteinander auf eine Schleifenart miteinander verbunden sind, und
- daß jede Schalteinrichtung (30₁ bis 30 _k-1) eine erste Schalteinrichtung (31) zum miteinander Verbinden von benachbarten Schieberegistern in der ersten Reihe, eine zweite Schalteinrichtung (32) zum miteinander Verbinden von benachbarten Schieberegistern in der zweiten Reihe und eine dritte Schalteinrichtung (33) zum miteinander Verbinden von benachbarten Schieberegistern der ersten Reihe und benachbarten Schieberegistern der zweiten Reihe aufweist, wobei die erste und zweite Schalteinrichtung (31, 32) und die dritte Schalteirichtung (33) komplementär ein-/ausgeschaltet sind.

3. Variable Verzögerungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausgabeeinrichtung (5) Informa tion ausliest, die in den durch die Umlaufschieberegisterein richtung (2) zu einem ersten Zeitpunkt ausge wählten Speicherzellen gespeichert ist, und die Eingabeeinrichtung (4) Information in die Speicherzellen schreibt, die durch die Umlaufschieberegister einrichtung variabler Länge (2) zu einem zweiten Zeitpunkt aus gewählt sind.

4. Variable Verzögerungsschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Ausgangsanschluß (3) von jedem der Schieberegister (20 ₁ bis 20 _k-1) mit einer vorbestimm ten entsprechenden Speicherzelle in dem Speicher in dem Spei cherzellenfeld (1) verbunden ist.

5. Variable Verzögerungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Steuereinrichtung (3) zum Steuern der variablen Länge der Umlaufschieberegistereinrichtung (2) vorgesehen ist mit einer Einrichtung (71a bis 71c, 81a bis 81d) zum Betätigen der Schalteinrichtung (30 ₁ bis 30 _k-1) in der Umlaufschieberegistereinrichtung (2) zum Einstellen der Zahl der Schieberegister (20 ₁ bis 20 _k-1), die die Schleife darstellen.

6. Variable Verzögerungsschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jedes der Schieberegister (20 ₁ bis 20 _k) einen Rücksetzanschluß (r) aufeist, ein Schieberegister (20 ₁) von den Schieberegistern ein Signal (AD₁) auf einem er sten logischen Pegel an eine entsprechende Zeile von Speicher zellen in dem Speicherzellenfeld (1) ausgibt, wenn ein Rücksetz signal () an den Rücksetzanschluß (r) eingegeben wird, und daß die anderen Schieberegister (20 ₂ bis 20 _k) ein Signal (AD₂ bis AD_k) auf einem zweiten logischen Pegel, der komplementär zu dem Signal auf dem ersten logischen Pegel ist, an eine ent sprechende Zeile von Speicherzellen ausgeben, wenn das Rück setzsignal an den Rücksetzanschluß (r) eingegeben wird.

7. Variable Verzögerungsschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jedes der Schieberegister (20 ₁ bis 20 _k) eine Hauptverriegelung (41) und eine Nebenverriegelung (42) aufweist, wobei ein Ausgang der Hauptverriegelung (41) an eine entsprechende Zeile der Speicherzellen angelegt ist.

8. Variable Verzögerungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Schalteinrichtung (31) und die zweite Schalteinrichtung (32) in der Schalteinrichtung (30 ₁ bis 30 _k-1) MOS-Übertragungsgatter (31, 32) eines ersten Leitungskanaltypes mit einem einzelnen Steueranschluß und zwei Leitungsanschlüssen aufweisen und daß die dritte Schalteinrich tung (33) ein MOS-Übertragungsgatter (33) eines zweiten Lei tungskanaltypes mit einem einzelnen Steueranschluß und zwei Leitungsanschlüssen aufweist, und
daß die zwei MOS-Übertragungsgatter (31, 32) des ersten Lei tungskanaltypes und das MOS-Übertragungsgatter des zweiten Lei tungskanaltypes zusammengeschlossen sind, ein Leitunganschluß des MOS-Übertragungsgatters (33) des zweiten Leitungskanaltypes mit einem Leitungsanschluß des einen der MOS-Übertragungsgatter des ersten Leitungskanaltypes verbunden ist und der andere Lei tungsanschluß des MOS-Übertragungsgatters (33) des zweiten Lei tungskanaltypes mit einem Leitungsanschluß des anderen der MOS- Übertragungsgatter des ersten Leitungskanaltypes verbunden ist.