DE3741878C2 - - Google Patents
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- DE3741878C2 DE3741878C2 DE3741878A DE3741878A DE3741878C2 DE 3741878 C2 DE3741878 C2 DE 3741878C2 DE 3741878 A DE3741878 A DE 3741878A DE 3741878 A DE3741878 A DE 3741878A DE 3741878 C2 DE3741878 C2 DE 3741878C2
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Description
Die Erfindung bezieht sich auf eine variable Verzögerungsschal
tung nach Anspruch 1 und auf eine Verwendung derselben.
Fig. 1A zeigt ein Blockdiagramm einer Schaltung zum Erfassen
einer Bildsynchronisation, wie sie in einem Kommunikations
system benutzt wird, bei der ein variables Schieberegister be
nutzt wird. Bezugnehmend auf Fig. 1A: die Bezugszeichen 11-13
bezeichnen je ein variables Schieberegister, Bezugszeichen
14 bezeichnet eine Einzelbildsynchronisationserfassungsschal
tung zum Empfangen von Eingangs- oder Ausgangssignalen der
variablen Schieberegister 11-13 und zum Erfassen einer Ein
zelbildsynchronisation eines Signales, die Bezugszeichen S1′-
S4′ bezeichnen Knotenpunkte, die die Eingänge und/oder Ausgänge
von jedem der variablen Schieberegister 11-13 und der Einzel
bildsynchronisationserfassungsschaltung zeigen, und das Bezugs
zeichen 15 bezeichnet eine Bit-Längen-Einstellschaltung zum
Empfangen eines Einganges eines Bit-Längen-Einstellsignales
für die variablen Schieberegister und Anlegen eines Bit-Längen-
Signales an jedes der variablen Schieberegister 11-13 zum
Bestimmen einer Verzögerungszeitdauer, die durch jedes der va
riablen Schieberegister 11-13 bestimmt ist. Der Ausdruck
"Bit-Länge" bedeutet in dieser Beschreibung "Länge der Verzö
gerungszeitdauer".
Fig. 1B zeigt empfangene Daten, die von der in Fig. 1A gezeig
ten Schaltung empfangen sind. Die Bezugszeichen DATEN0-DATEN4
bezeichnen Daten, die notwendige Information in diesen empfan
genen Daten enthalten, und die Bezugszeichen F1-F4 bezeichnen
Bildsynchronisationsmuster, wie sie zur Erfassung einer Bild
synchronisation notwendig sind.
Im folgenden wird der Betrieb beschrieben. Die in Fig. 1B ge
zeigten empfangenen Daten, die von der in Fig. 1A gezeigten
Schaltung empfangen werden, werden von dem Verbindungspunkt S4′
an das variable Schieberegister 13 eingegeben, und dann werden
sie von dieser Schaltung durch das variable Schieberegister
12 und das variable Schieberegister 11 ausgegeben. Durch ge
eignetes Einstellen der Bit-Länge der variablen Schieberegister
11 bis 13, die einem Zeitintervall zwischen den Bildsynchroni
sationsmustern F1-F4, die in den empfangenen Daten enthalten
sind, entspricht, können die empfangenen Daten um das Zeitin
tervall zwischen den Bildsynchronisationsmustern F1-F4 in
jedem der variablen Schieberegister 11-13 verzögert werden.
Daher können zu einer bestimmten Zeit die Bildsynchronisations
muster F1, F2, F3 und F4 gleichzeitig an den Verbindungspunkten
S1′, S2′, S3′ bzw. S4′ durch die Bildsynchronisationserfas
sungsschaltung 15 erfaßt werden, und als Resultat kann wahrge
nommen werden, daß die empfangenen Daten in der richtigen Syn
chronisation empfangen werden.
Fig. 2 ist ein Systemdiagramm, das das in einer Einzelbildsyn
chronisationserfassungsschaltung benutzte variable Schiebere
gister zeigt, wie es zum Beispiel in Fig. 1A gezeigt ist. Be
zugnehmend auf Fig. 2: Die Bezugszeichen R bezeichnen Ein-Bit-
Register, das Bezugszeichen 1 bezeichnet eine Bit-Längen-Aus
wahlschaltung zum Bestimmen einer Verzögerungszeitdauer, die
mit diesem variablen Schieberegister erreicht werden soll, Be
zugszeichen 15 bezeichnet eine Bit-Längen-Einstellschaltung
zum Anlegen von Bit-Längen-Signalen an die Bit-Längen-Auswahl
schaltung 1 zum Bestimmen einer Verzögerungszeitdauer, die
durch dieses variable Schieberegister erzielt werden soll, die
Bezugszeichen S1-S8 bezeichnen Schalter, die durch die Bit-
Längen-Auswahlschaltung 1 gesteuert sind. Das Bezugszeichen
DI bezeichnet Eingangsdaten, das Bezugszeichen DO bezeichnet
Ausgangsdaten, die Bezugszeichen a1, a2 und a3 bezeichnen von
der Bit-Längen-Einstellschaltung 15 ausgegebene Bit-Längen-
Signale, die an die Bit-Längen-Auswahlschaltung 1 angelegt
werden, und die Bezugszeichen b1-b8 bezeichnen Bit-Längen-
Schaltsignale, die von der Bit-Längen-Auswahlschaltung 1 zum
Aktivieren der Schalter S1-S8 ausgegeben werden.
Als nächstes wird der Betrieb der so strukturierten Schiebere
gister beschrieben. Wenn ein Bit-Längenwert in die Bit-Längen-
Einstellschaltung 15 zum Erzielen einer gewünschten Verzöge
rungszeitdauer gesetzt ist, werden die Bit-Längen-Signale a1,
a2 und a3 der Bit-Längen-Auswahlschaltung 1 zugeführt, und als
Resultat werden die Bit-Längen-Schaltsignale b1-b8 ausgege
ben. Nur eines der Bit-Längen-Schaltsignale b1-b8 ist auf
dem "H"-Pegel, so daß nur ein entsprechender Schalter von den
Schaltern S1-S8 geöffnet wird. Somit ist eine Wortlänge des
Schieberegisters in Fig. 2 bestimmt.
Da das variable Schieberegister derartig strukturiert ist,
weist es das Problem auf, daß die Anzahl der benutzten Register
hoch ist, was einen hohen Stromverbrauch verursacht, wenn
die Verzögerungszeit lang ist und die Bit-Längen, die gesetzt
werden sollen, lang sein sollen. Ein anderes Problem ist inso
fern enthalten, als nämlich, da die auf dem Halbleiterchip
durch das Register besetzte Fläche mehrere Male bis mehr als
zehnmal so groß ist wie die Fläche, die durch den Speicher be
setzt ist, soweit Ein-Bit-Information betroffen ist, das Er
zielen einer vergrößerten Verzögerungszeitdauer oder Speicher
kapazität eine Vergrößerung der benötigten Fläche bei diesem
variablen Schieberegister nach sich zieht.
Aus der US 39 68 480 ist ein Multi-Port-Computerspeicher
bekannt, der eine Speichereinrichtung, eine Schreibadressendecodereinrichtung
und eine Leseadressendecodereinrichtung
aufweist und gleichzeitiges Lesen und Schreiben ermöglicht. Ein derartiger Computerspeicher dient zum
Speichern von eingegebenen Daten, die im Bedarfsfall wieder
ausgelesen werden können. Es ist jedoch keine variable Verzögerungsschaltung
zum Verzögern von Eingangsdaten vorgesehen.
Aus der US 43 93 482 ist ein Schieberegister bekannt. Es kann
eine Verschiebetätigkeit durchführen, indem der Zugriff auf
einen Direktzugriffsspeicher verändert wird. Das heißt, ein Schieberegister
wird durch einen Direktzugriffsspeicher simuliert.
Die Adresse eines Zeigers, der auf die Adresse von zu lesenden
oder zu schreibenden Daten zeigt, wird verändert.
Aus der JP-OS 38 939/1978 mit dem Titel "Variable Bit-Längen-
Schieberegistereinrichtung" ist ein variables Bit-Längen-
Schieberegister mit einem RAM (random access memory) bekannt.
Aus der JP-OS 42 529/1978 mit dem Titel "Variables Schiebere
gister" ist ein variables Schieberegister mit einem RAM und
einem variablen Zähler bekannt, in dem eine zu zählende Zahl
eingestellt werden kann.
Aus der JP-OS 42 534/1978 mit dem Titel "Variables Schiebere
gister" ist ein variables Schieberegister mit einem RAM und
einem Ringzähler bekannt.
Bei den in diesen Dokumenten beschriebenen Gegenständen
enthält jede
der Speicherzellen in dem RAM keine Schal
tung,
die eine Schreib
tätigkeit und eine Lesetätigkeit zu der gleichen Zeit von und
in verschiedene Speicherzellen durchführen kann. Bei den Gegen
ständen der drei Dokumente ist es notwendig, einen Zyklus eines
Taktsignales in einen Schreibzyklus zum Steuern der Signale
zum Schreiben und einen Lesezyklus zum Steuern der Signale zum
Lesen zu unterteilen. Daher gibt es bei diesen Gegenständen
Probleme insofern, als die Steuerschaltungen kompliziert wer
den und die Länge eines Zyklus des Taktsignales mehr als
zweimal so lang wird wie die Zugriffszeit bei dem normalen RAM,
d. h., die Betriebsgeschwindigkeit ist begrenzt.
Es ist daher Aufgabe der Erfindung, eine variable Verzögerungs
schaltung zu schaffen, in der der Stromverbrauch
und die Fläche auf dem Halbleiterchip niedrig gehalten werden können, selbst wenn die benötigte Verzögerungs
zeitdauer
oder die Speicherkapazität groß werden. Desweiteren
sollen Verwendungsmöglichkeiten der variablen Verzögerungsschaltung
ermöglicht werden.
Die erfindungsgemäße variable Verzögerungsschaltung ist durch die
Merkmale des Patentanspruches 1 gekennzeichnet.
Es ist ein Vorteil dieser variablen
Verzögerungsschaltung, daß
selbst dann, wenn die benötigte Verzögerungszeit oder die Spei
cherkapazität erhöht werden, die Vergrößerung in der benötigten
Fläche auf dem Halbleiterchip verringert werden kann, und die
leicht eine Erhöhung der Verzögerungszeit oder der Spei
cherkapazität ermöglicht.
In einer bevorzugten Ausführungsform weist die Verzögerungsschaltung einen
Schreibeingangsanschluß zum Empfangen eines Schreibanforderungs
signales, das die Schreibadressendecodiereinrichtung mit der
programmierbaren Taktsignalerzeugungseinrichtung synchronisiert,
auf, wobei die Leseadressendecodiereinrichtung mit einem Aus
gang der programmierbaren Taktsignalerzeugungseinrichtung ver
bunden ist.
Gemäß der variablen Verzögerungsschaltung
werden Eingangsdaten sequentiell in Speicherzellen in einer
Speichereinrichtung, die durch eine Schreibadressendecodier
einrichtung adressiert sind, geschrieben, eine Synchronisa
tionssignalerzeugungseinrichtung legt ein Signal, das um eine
durch eine Verzögerungszeiteinstelleinrichtung eingestellte
Verzögerungszeit verzögert ist, an eine Leseadressendecodier
einrichtung an, und die in die Speichereinrichtung geschriebe
nen Eingangsdaten werden gelesen und sequentiell von den Spei
cherzellen ausgegeben, die durch die Leseadressendecodierein
richtung bezeichnet sind.
Da die Speichereinrichtung mit Speicherzellen
eines zweidimensionalen Feldes als temporäre Datenspeicherein
richtung zum Verzögern von Eingangsdaten benutzt ist, wird ein
erster Vorteil erzielt, daß der Leistungsverbrauch sich nicht
erhöht, selbst wenn eine Verzögerungszeit der Eingangsdaten
sehr lang gesetzt wird. Es wird ein zweiter
Vorteil erzielt; da nämlich die bedeckte Fläche auf dem Halbleiterchip
in dieser Speichereinrichtung klein ist, kann leicht der For
derung nach der Erhöhung der Verzögerungszeit und der Speicher
kapazität nachgekommen werden im Hinblick auf die belegte
Fläche.
Verwendungsmöglichkeiten der variablen Verzögerungsschaltung sind in den
Ansprüchen 6 bis 8 angegeben.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigt
Fig. 1A ein Blockdiagramm einer Schaltung zum Erfassen
einer Einzelbildsynchronisation, wie sie in einem
Kommunikationssystem benutzt ist, und die ein va
riables Schieberegister benutzt,
Fig. 1B ein Diagramm, das eine schematische Änderung eines
empfangenen Signales zeigt, wie es von der in Fig.
1A gezeigten Schaltung empfangen wird,
Fig. 2 ein Systemdiagramm einer Schaltung eines variablen
Schieberegisters,
Fig. 3 ein Blockdiagramm einer Struktur eines Ausführungsbeispiels der erfindungs
gemäßen variablen Verzögerungsschaltung,
Fig. 4 ein Zeitablaufdiagramm eines Signales zum Beschrei
ben einer Tätigkeit der in Fig. 3 gezeigten va
riablen Verzögerungsschaltung,
Fig. 5A ein Schaltdiagramm einer Ausführungsform einer
Lesesynchronisationssignalerzeu
gerschaltung,
Fig. 5B ein Zeitablaufdiagramm eines Signales zur Beschrei
bung der Tätigkeit der in Fig. 5A gezeigten Schal
tung,
Fig. 6A ein Schaltdiagramm eines Bei
spieles einer Schaltung einer Speichereinrichtung
mit Speicherzellen,
Fig. 6B ein Schaltdiagramm eines Beispieles einer in Fig.
6A gezeigten Speicherzelle,
Fig. 7A ein Schaltdiagramm eines anderen
Beispieles einer Schaltung einer Speichereinrich
tung mit Speicherzellen,
Fig. 7B ein Schaltdiagramm eines Beispieles einer in Fig.
7A gezeigten Speicherzelle, und
Fig. 8 ein Schaltdiagramm eines weiteren
Beispieles einer Speicherzelle einer Speicherein
richtung.
In Fig. 3
bezeichnet das Bezugszeichen 5 eine Speichereinrichtung mit
Speicherzellen, die linear oder auf Matrixweise angeordnet sind,
Bezugszeichen 3 bezeichnet einen Schreibadressendecoder zum
Schreiben in die Speichereinrichtung 5, Bezugszeichen 4 be
zeichnet einen Leseadressendecoder zum Lesen aus der Speicher
einrichtung 5, Bezugszeichen 15 bezeichnet eine Bit-Längen-Ein
stellschaltung zum Einstellen einer Bit-Länge zum Erzielen einer
Verzögerungszeitdauer bzw. Verzögerungszeit, Bezugszeichen 2
bezeichnet eine Lesesynchronisationssignalerzeugerschaltung
zum Empfangen eines Signales von der Bit-Längen-Einstellschal
tung 15 und zum Erzeugen eines Verzögerungssignales, das der
eingestellten Bit-Länge entspricht, Bezugszeichen WT bezeichnet
ein Schreibsynchronisationssignal, das von einer Steuerschal
tung 6 erzeugt wird und an die Lesesynchronisationssignalerzeu
gerschaltung und an den Schreibadressendecodierer 3 angelegt
wird, die Bezugszeichen a1-an bezeichnen Bit-Längen-Signale,
die von der Bit-Längen-Einstellschaltung 15 ausgegeben werden
und an die Lesesynchronisationssignalerzeugerschaltung 2 ange
legt werden. Bezugszeichen RT bezeichnet ein Lesesynchronisa
tionssignal, das an den Leseadressendecodierer 4
nach der durch die Bit-Längen-Signale a1-an als Reaktion auf
das Synchronisationssignal WT und die Bit-Längen-Signale a1-
an bezeichneten Verzögerungszeit angelegt wird, Bezugszeichen DI bezeichnet
an dieser Verzögerungsschaltung eingegebene Eingangsdaten und Be
zugszeichen DO bezeichnet von dieser Verzögerungsschaltung ausgege
bene Ausgangsdaten.
In dem wie oben aufgeführt strukturierten variablen Verzögerungsschaltung
wird das Lesesynchronisationssignal RT um eine
vorgeschriebene Zeitdauer später als das Lesesynchronisations
signal WT als Reaktion auf Bit-Längen-Signale a1-an in der
Lesesynchronisationssignalerzeugerschaltung 2 erzeugt, wodurch
der Leseadressendecodierer 4 anfängt, tätig zu werden. Daher
werden die Eingangsdaten DI sequentiell in die Speicherzellen
in der Speichereinrichtung 5, die durch den Schreibadressende
codierer 3 bezeichnet sind, als Reaktion auf das Schreibsyn
chronisationssignal WT geschrieben. Nach einer vorbestimmten
Zeitdauer werden dieselben sequentiell von den Speicherzellen,
die durch den Leseadressendecodierer bezeichnet wird, als Re
aktion auf das Lesesynchronisationssignal RT, das durch die
Lesesynchronisationssignalerzeugerschaltung 2 erzeugt ist, aus
gelesen, und sie werden die Ausgangsdaten DO.
Fig. 4 zeigt ein Zeitablaufdiagramm für jedes Signal, wenn die
in der Bit-Längen-Einstellschaltung 15 eingestellte Bit-Länge
"4" beträgt. In Fig. 4 bezeichnen die Bezugszeichen WT, RT,
DI und DO die gleichen Signale wie in Fig. 3. Die Bezugszeichen
DO-D5 bezeichnen je einen Ein-Bit-Wert. Wie in Fig. 4 gezeigt
ist, wird der Eingangsdatenwert DI in die Speicherzellen in
der Reihe der Werte DO-D5 geschrieben, nachdem das Schreib
synchronisationssignal WT von der Steuerschaltung 6 erzeugt
ist, und nachdem das Synchronisationssignal RT erzeugt ist,
wird der Ausgangswert DO von der Speicherzelle in der Reihe
der Daten DO-D5 ausgelesen, und dieselben werden ausgegeben.
Fig. 5A ist ein Schaltdiagramm einer Ausführungsform der in
Fig. 3 gezeigten Lesesynchronisationssignalerzeugerschaltung
2. Fig. 5B ist ein Zeitablaufdiagramm zum Erklären der Tätig
keit dieser Schaltung. Bezugnehmend auf Fig. 5A: die Bezugs
zeichen K1-Kn bezeichnen Ein-Bit-Zählerzellen, die alle eine
identische Schaltstruktur aufweisen, und aus Vereinfachungs
gründen ist nur die innere Schaltstruktur der Zelle K1 gezeigt.
Die Bezugszeichen 103, 105, 106, 107 und 109 bezeichnen NOT-
Gatter, das Bezugszeichen 100 bezeichnet ein exklusives NOR-
Gatter, die Bezugszeichen 101 und 104 bezeichnen N-Kanal-Über
tragungsgatter, Bezugszeichen 102 bezeichnet ein NAND-Gatter,
Bezugszeichen 108 bezeichnet ein NAND-Gatter, die Bezugszeichen
CLK und bezeichnen ein Taktsignal und ein invertiertes
Taktsignal. Zusätzlich bezeichnen die Bezugszeichen 201-200 + n
exklusive NOR-Gatter zum Empfangen von Ausgangssignalen k1-
kn von den Ein-Bit-Zählerstellen K1-Kn und Bit-Längen-Signale
a1-an, und sie erzeugen entsprechende Ausgangssignale m1-
mn, Bezugszeichen 300 bezeichnet ein NAND-Gatter zum Empfangen
der Ausgangssignale m1-mn von den entsprechenden exklusiven
NOR-Gattern 201-200 + n, und sie führen ihre NAND-Operation
aus, und das Bezugszeichen 301 bezeichnet ein NOT-Gatter.
Fig. 5B zeigt eine Änderung eines jeden Signales im Falle von
a3=1 und a (≠3)=0 von den Bit-Längen-Signalen, und die in
Fig. 5B gezeigten Bezugszeichen entsprechen den in dem Schalt
diagramm in Fig. 5A gezeigten Signalnamen.
Als nächstes wird der Betrieb beschrieben. Zuerst werden die
Ein-Bit-Zählerzellen K1-Kn durch das Schreibsynchronisations
signal WT zurückgesetzt, und dann werden sie bei jedem Takt
signal als Reaktion auf das Taktsignal CLK und das invertierte
Taktsignal inkrementiert. Die exklusiv NOR-Gatter 201-
200 + n erfassen die Koinzidenz der Ausgangssignale k1-kn
von den entsprechenden Ein-Bit-Zählerzellen K1-Kn mit den
entsprechenden Bit-Längen-Signalen a1-an, und wenn sie mit
einander koinzidieren, werden Signale auf einem hohen Pegel
als Ausgangssignale m1-mn ausgegeben. Das NAND-Gatter 300
empfängt die Ausgangssignale m1-mn von den exklusiv NOR-
Gattern 201-200 + n, und wenn alle Ausgangssignale m1-mn auf
einen hohen Pegel gehen, gibt es ein Ausgangssignal auf nie
drigem Pegel aus und legt es an das NOT-Gatter 301 an. Das NOT-
Gatter 301 empfängt dieses Signal von dem NAND-Gatter 300 und
gibt das Lesesynchronisationssignal RT aus. In anderen Worten,
das Lesesynchronisationssignal RT wird ausgegeben, wenn alle
Ausgangssignale m1-mn von den exklusiv NOR-Gattern 201-200 + n
auf einen hohen Pegel gehen, d. h., wenn die Zählerzellen K1-Kn
die Taktsignale CLK zählen, bis sie mit den eingestellten Bit-
Längen-Signalen a1-an koinzidieren. Als Resultat kann das
Lesesychronisationssignal RT erzielt werden, das gegenüber
dem Schreibsynchronisationssignal WT um eine gewünschte Zeit
dauer verzögert ist.
Fig. 6A ist ein Schaltdiagramm, das ein Beispiel der Verbindun
gen zwischen der Speicherschaltung 5, die die in einer
Matrixart angeordneten Zellen aufweist, und dem Schreibadres
sendecoder 3 und dem Leseadressendecoder 4 zeigt. Obwohl die in
Fig. 6A gezeigte Speichereinrichtung 5 nur 16 Speicherzellen 50
zur Vereinfachung aufweist, kann sie in der Wirklichkeit mehr
Speicherzellen aufweisen. Bezugnehmend auf Fig. 6A: die Spei
chereinrichtung 5 ist mit den entsprechenden Ausgängen des
Schreibadressendecoders 3 und des Leseadressendecoders 4
verbunden und empfängt die Eingangsdaten DI und gibt die ver
zögerten Eingangsdaten DI als Ausgangsdaten DO aus. Die Spei
chereinrichtung 5 weist 16 Speicherzellen 50 und acht Drei-
Stufen-Puffer 51 und 52 auf. Der Schreibadressendecoder 3 gibt
Zeilenausgangssignale 53 und Spaltenausgangssignale 54 zum
Auswählen einer zu beschreibenden Speicherzelle aus. Die vier
Drei-Stufen-Puffer 51, die mit den Dateneingängen der Speicher
einrichtung 5 verbunden sind, empfangen die Eingangsdaten DI,
reagieren auf das Spaltenausgangssignal 54 des Schreibadressen
decoders 3, wählen eine Spalte aus, die die Speicherzelle auf
weist, in die die Eingangsdaten DI geschrieben werden sollen
und legen die Eingangsdaten DI an diese Spalte an. Die Zeilen
ausgangssignale 53 werden selektiv nur an eine Zeile angelegt,
die die Speicherzelle aufweist, in die der Ausgangswert DI
geschrieben werden soll. Der Leseadressende
codierer 4 gibt Zeilenausgangssignale 55 und Spaltenausgangssignale
56 zum Auswählen einer zu lesenden Speicherzelle aus. Die
Zeilenausgangssignale 55 werden selektiv nur an eine Zeile
angelegt, die die Speicherzelle aufweist, in die der zu
lesende Wert geschrieben ist. Die verbleibenden vier Drei-
Stufen-Puffer 52, die mit der Vorstufe der Ausgänge der Spei
chereinrichtung 5 verbunden sind, sind mit den Ausgängen der
Speicherzellen 50 verbunden, reagieren auf die Spaltenauswahl
signale 56 des Leseadressendecoders 4 und verbinden selektiv
eine Spalte, die die Speicherzelle enthält, in der Daten zu den
Ausgängen der Speichereinrichtung 5 ausgelesen werden sollen.
Die in die Speicherzellen, die durch das
Zeilenausgangssignal 55 und das Spaltenausgangssignal 56 des
Leseadressendecoders 4 ausgewählt sind, geschriebenen Daten werden von den Aus
gängen als Ausgangssignal DO ausgegeben.
Fig. 6B ist ein Schaltdiagramm, das ein Beispiel einer Schal
tung einer Speicherzelle von den in Fig. 6A gezeigten Speicher
zellen 50 zeigt. Bezugnehmend auf Fig. 6B: die Speicherzelle
weist einen ersten Inverter 61 und einen zweiten Inverter 62
mit Eingängen und Ausgängen, die miteinander verbunden sind,
einen n-Typ-MOS-Transistor 67, der mit dem Ausgang des ersten
Inverters 61 verbunden ist, und einen p-Typ-MOS-Transistor 68,
der mit dem Ausgang des zweiten Inverters 62 verbunden ist,
auf. Der erste und zweite Inverter 61 und 62 weisen einen
p-Typ-MOS-Transistor 63 und einen n-Typ-MOS-Transistor 64, die
in Reihe an einem Verbindungspunkt 69 angeschlossen sind, und
einen p-Typ-MOS-Transistor 65 und einen n-Typ-MOS-Transistor
66, die in Reihe an einem Verbindungspunkt 70 zwischen der
Spannungsversorgung Vcc und der Masse Vss angeschlossen sind,
auf. Die Treiberkraft des zweiten Inverters 62 ist größer als
die des ersten Inverters 61. In anderen Worten, ein EIN-Wider
stand ist niedrig ausgewählt. Verbindungspunkte 71, 72, 73 und
74 auf der linken Seite in Fig. 6B entsprechen den Verbindungs
punkten 71, 72, 73 und 74 auf der rechten Seite in Fig. 6B, so
daß die Entsprechung der in Fig. 6A gezeigten Speicherzellen zu
den in Fig. 6B gezeigten Speicherzellen klar ist.
Eine Beschreibung wird von einem Betrieb gegeben, der auftritt,
wenn diese Speicherzelle ausgewählt ist. Bezugnehmend auf Fig.
6A und 6B: Bei der Schreibtätigkeit empfängt der Transistor 67
ein Spannungssignal, das an den Verbindungspunkt 72 von einem
Drei-Stufen-Puffer 51 angelegt ist und legt die Spannung des
Verbindungspunktes 72 an den Verbindungspunkt 69 als Reaktion
auf ein Spannungssignal auf dem Verbindungspunkt 71 von dem
Schreibadressendecoder 3 an. Wenn das an dem Verbindungspunkt
72 angelegte Spannungssignal auf einem H-Pegel (Spannungsver
sorgungspegel Vcc) ist, wird die Spannung des H-Pegels an den
Verbindungspunkt 69 angelegt. Der Transistor 66 des zweiten
Inverters 62 wird als Reaktion auf die Spannung auf dem H-Pegel
an dem Verbindungspunkt 69 eingeschaltet und bringt den Verbin
dungspunkt 70 auf die Spannung vom L-Pegel (Massepegel Vss).
Der Transistor 63 des ersten Inverters 61 wird als Reaktion auf
die Spannung auf dem L-Pegel an dem Verbindungspunkt 70 einge
schaltet und hält den Verbindungspunkt 69 auf der Spannung vom
H-Pegel. Dagegen nimmt der Verbindungspunkt 69 die Spannung
des L-Pegels an, wenn das an den Verbindungspunkt 72 angelegte
Spannungssignal auf dem L-Pegel ist. Der Transistor 65 des
zweiten Inverters 62 wird als Reaktion auf die Spannung auf dem
L-Pegel an dem Verbindungspunkt 69 eingeschaltet und bringt den
Verbindungspunkt 70 auf die Spannung vom H-Pegel. Der Transi
stor 64 des ersten Inverters 61 wird als Reaktion auf die Span
nung auf dem H-Pegel an dem Verbindungspunkt 70 eingeschaltet
und hält den Verbindungspunkt 69 auf der Spannung vom L-Pegel.
Wie oben ausgeführt wurde, wird bei der Schreibtätigkeit die
Leitung des ersten und zweiten Inverters 61 und 62
durch den Pegel des Spannungssignales bestimmt, das von dem
Drei-Stufen-Puffer 51 an den Knotenpunkt 72 angelegt ist.
Bei der Lesetätigkeit wird der Transistor 68 als Reaktion auf
das von dem Leseadressendecodierer 4 an den Verbindungspunkt 73
angelegte Spannungssignal eingeschaltet und legt die Spannung
des Knotenpunktes 70 an den Knotenpunkt 74 an. Bei dieser Lese
tätigkeit würde sich die Leitung des ersten und zwei
ten Inverters 61 und 62 nicht ändern.
Da die Treiberfähigkeit des zweiten Inverters 62 größer gesetzt
ist als die des ersten Inverters 61, sind die obenerwähnten
Schreib- und Lesetätigkeiten möglich. Die Treibermöglichkeit
des ersten und zweiten Inverters 61 und 62 wird durch ein Expe
riment auf den Wert bestimmt, in dem die obenerwähnte Tätig
keit möglich ist. Es wird ausgeführt, daß in der in Fig. 6B ge
zeigten Speichereinrichtung mit einer Mehrzahl von Speicherzel
len die Schreib- und Lesetätigkeit simultan und getrennt von
und zu unterschiedlichen Speicherzellen ausgeführt werden kann.
Fig. 7A ist ein Schaltdiagramm, das ein anderes
Beispiel der Verbindungen zwischen der in Fig. 3 gezeig
ten Speichereinrichtung 5 und dem Schreibadressendecoder 3 und
dem Leseadressendecoder 4 zeigt. Fig. 7B ist ein Schaltdia
gramm, das ein Beispiel einer Schaltung einer Speicherzelle von
den in Fig. 7A gezeigten Speicherzellen 50 zeigt. Der Vergleich
des Schaltdiagrammes der in Fig. 7B gezeigten Speicherzelle mit
der in Fig. 6B gezeigten zeigt, daß der einzige Unterschied der
ist, daß ein AND-Element 76 mit zwei Eingängen, die die Verbin
dungspunkte 71 und 75 aufweisen, mit dem Gate des in Fig. 7B
gezeigten Transistors 67 verbunden ist.
Bezugnehmend auf Fig. 7B: bei der Schreibtätigkeit empfängt das
AND-Element 76 die von dem Schreibadressendecoder 3 an die Ver
bindungspunkte 71 und 75 angelegten Spannungssignale und legt
die Spannung des H-Pegels an das Gate des Transistors 67 an,
wenn die Spannungssignale auf dem H-Pegel sind. Der Transi
stor 67 empfängt die von dem Dateneingang DI an den Knotenpunkt
72 angelegten Spannungssignale und bringt den Knotenpunkt 69
auf die Spannung des Knotenpunktes 72. Eine Beschreibung dieser
Tätigkeit wird weggelassen, da sie die gleiche wie die in Fig.
6B ist.
Wie oben erwähnt ist, wird die Auswahl einer Speicherzelle bei
der Schreibtätigkeit durch das AND-Element 76 durchgeführt, das
mit dem Gatter des Transistors 67 verbunden ist, wie es in Fig.
7B gezeigt ist. Daher zeigt der Vergleich eines in Fig. 7A ge
zeigten Schaltdiagrammes mit dem in Fig. 6A, daß der einzige
Unterschied der ist, daß auf der Eingangsseite der Speicherein
richtung 5 der Drei-Stufen-Puffer weggelassen ist, und daß der
Dateneingang DI direkt mit dem Eingang einer jeden Speicher
zelle 50 in Fig. 7A verbunden ist.
Fig. 8 ist ein Schaltdiagramm, das eine weitere
Ausführungsform einer Schaltung einer Speicherzelle zeigt,
die in der in Fig. 3 gezeigten Speichereinrichtung vorhanden
ist. Bezugnehmend auf Fig. 8: die Speicherzelle weist einen
Inverter 81, der einen p-Typ-MOS-Transistor 83 und einen n-Typ-
MOS-Transistor 84, die in Serie geschaltet sind, enthält, einen
Inverter 82, der einen p-Typ-MOS-Transistor 85 und einen n-Typ-
MOS-Transistor 86, die in Reihe zwischen der Spannungsversor
gung Vcc und der Masse Vss geschaltet sind, enthält, n-Typ-MOS-
Transistoren 87 und 89 zum Empfangen der Eingangsdaten DI bzw.
des invertierten Signales und n-Typ-MOS-Transistoren 88 und
90 zum Vorsehen der Ausgangsdaten DO und des invertierten
Signales nach außen, auf. Bei dem Bestimmen der Treibermög
lichkeiten, wie sie in den Fig. 6B und 7B benutzt sind, ist
keine besondere Bedingung für die Inverter 81 und 82 zu erfül
len.
Eine Tätigkeit wird kurz beschrieben. Da die Tätigkeit der
Schaltung der in Fig. 8 gezeigten Speicherzelle die gleiche ist
wie die eines wohlbekannten statischen RAM mit der Ausnahme,
daß die Schaltung zusätzlich die Transistoren 87 und 89 zum nur
Eingeben der Daten und die Transistoren 88 und 90 zum nur Aus
geben der Daten aufweist, wird die Tätigkeit von nur den Tran
sistoren 87, 89, 88 und 90 beschrieben. Bezugnehmend auf Fig.
8: die Transistoren 87 und 89 werden als Reaktion auf das von
dem Schreibadressendecoder 3 an jedes Gate angelegte Spannungs
signal eingeschaltet und versehen die Knotenpunkte 97 und 98
mit dem Spannungssignal der Eingangsdaten DI und des invertier
ten Signales , die an die Verbindungspunkte 92 bzw. 94 ange
legt sind. Die Transistoren 88 und 90 werden als
Reaktion auf das von dem Leseadressendecoder 4 an jedes Gate
angelegte Spannungssignal eingeschaltet und legen die Spannung
der Knotenpunkte 97 und 98 an die Punkte 93 bzw. 95 an. Die
Spannung der Knotenpunkte 93 und 95 wird nach außen als Aus
gangssignal DO oder ausgegeben. Es wird ebenfalls ausge
führt, daß in der Speichereinrichtung mit einer Mehrzahl von in
Fig. 8 gezeigten Speicherzellen die Schreib- und Lesetätigkeit
gleichzeitg durchgeführt werden kann, und sie kann getrennt zu
und von verschiedenen Speicherzellen durchgeführt werden.
Da, wie oben ausgeführt, in der variablen
Verzögerungsschaltung nur ein Abschnitt der gesamten Schaltung auch
zu der Betriebszeit tätig ist, ist es möglich, den Leistungs
verbrauch deutlich zu senken.
Da zusätzlich die eingesetzten Speicherzellen eine kleine
Fläche auf dem Halbleitersubstrat belegen, kann die gesamte
belegte Fläche der variablen Verzögerungsschaltung verringert
werden, wodurch eine Erhöhung der Speicherkapazität ermöglicht
wird.
Da weiterhin die Abgabe der Ausgangsdaten DO um eine gewünschte
Verzögerungszeit verzögert werden kann, indem Bit-Längen-
Signale a1-an an die Lesesynchronisationssignalerzeugerschal
tung 2 eingegeben werden, tritt eine Erhöhung des Leistungsver
brauches aufgrund der Verzögerungszeit nicht auf. Da zusätzlich
das Lesesynchronisationssignal RT automatisch durch die Lese
synchronisationssignalerzeugerschaltung 2 erzeugt wird, ist
es nicht notwendig, dieses von außen vorzusehen.
Zusätzlich können einige Bit in parallele Weise eingeführt wer
den, obwohl in der obigen Ausführungsform Eingangsdaten nur als
Ein-Bit-Seriendaten benutzt wurden.
Die variable Verzögerungsschaltung kann nicht nur
als Verzögerungselement zum Erfassen von Einzelbildsynchronisa
tionsmustern in einem Kommunikationssystem benutzt werden,
sondern auch als ein Verzögerungselement oder ein Speicherele
ment für Daten für eine oder zwei Abtastlinien eines Bildes
oder Daten für ein Bild in einem Bildverarbeitungssystem, wie
in einem digitalen Fernsehapparat oder digitalen VTR. Die Verzögerungsschaltung
kann ebenfalls in verschiedenen anderen Speichereinrichtungen
eingesetzt werden.
Wie oben ausgeführt ist, weist die Verzögerungsschaltung eine Speicherein
richtung mit Speicherzellen, einen Schreibadressendecoder zum
Zugriff auf die Speicherzellen in sequentieller Weise als
Reaktion auf ein Schreibsynchronisationssignal und einen Lese
adressendecoder zum Zugriff auf die Speicherzellen in sequen
tieller Weise als Reaktion auf ein Lesesynchronisationssignal,
das automatisch auf der Grundlage des Schreibsynchronisations
signales und des Bit-Längen-Signales erzeugt ist, auf, so daß
nur ein Abschnitt der gesamten Schaltung selbst wähend der
Betriebsphase tätig werden kann. Ein vorteilhafter Effekt wird
erzielt, indem es möglich wird, den Leistungsverbrauch deutlich
zu verringern. Da zusätzlich Speicherzellen, die eine kleine
Fläche auf dem Halbleiterchip belegen, benutzt werden, ist es
leicht, die Speicherkapazität in den benutzten Flächen zu er
höhen. Ein anderer vorteilhafter Effekt wird erzielt, indem ein
Lesesynchronisationssignal automatisch erzeugt wird, die Steue
rung des Leseadressendecoders von außen ist nicht nötig.
Claims (8)
1. Variable Verzögerungsschaltung zum Verzögern von Eingangs
daten mit
einer durch ein zweidimensionales Feld von Speicherzellen (50) zum Speichern von Eingangsdaten gebildeten Speichereinrichtung (5),
einer Schreibadressencodiereinrichtung (3) zum Zugreifen auf ausgewählte Speicherzellen (50) der Speichereinrichtung (5) und Schreiben von Eingangsdaten in die Speicherzellen (50), auf die durch die Schreibadressendecodiereinrichtung (3) zugegriffen ist,
einer davon unabhängigen Leseadressendecodiereinrichtung (4) zum gleichzeitigen Zugreifen auf die Speicherzellen (50) der Speichereinrichtung (5), auf die die Schreibadressendecodiereinrichtung (3) vor einer programmierbaren Verzögerungszeit zugegriffen hat, und Lesen der Eingangsdaten aus den Speicherzellen, auf die durch die Leseadressendecodiereinrichtung (4) zugegriffen ist, und
einer mit der Schreibadressendecodiereinrichtung (3) synchronisierten programmierbaren Synchronisationssignalerzeugereinrichtung (2) zum Erzeugen eines gegenüber einem Schreibanforderungssignal (WT) für die Schreibadressendecodiereinrichtung (3) um die programmierbare Verzögerungszeit verzögerten Leseanforderungssignales (RT) für die Leseadressendecodiereinrichtung (4).
einer durch ein zweidimensionales Feld von Speicherzellen (50) zum Speichern von Eingangsdaten gebildeten Speichereinrichtung (5),
einer Schreibadressencodiereinrichtung (3) zum Zugreifen auf ausgewählte Speicherzellen (50) der Speichereinrichtung (5) und Schreiben von Eingangsdaten in die Speicherzellen (50), auf die durch die Schreibadressendecodiereinrichtung (3) zugegriffen ist,
einer davon unabhängigen Leseadressendecodiereinrichtung (4) zum gleichzeitigen Zugreifen auf die Speicherzellen (50) der Speichereinrichtung (5), auf die die Schreibadressendecodiereinrichtung (3) vor einer programmierbaren Verzögerungszeit zugegriffen hat, und Lesen der Eingangsdaten aus den Speicherzellen, auf die durch die Leseadressendecodiereinrichtung (4) zugegriffen ist, und
einer mit der Schreibadressendecodiereinrichtung (3) synchronisierten programmierbaren Synchronisationssignalerzeugereinrichtung (2) zum Erzeugen eines gegenüber einem Schreibanforderungssignal (WT) für die Schreibadressendecodiereinrichtung (3) um die programmierbare Verzögerungszeit verzögerten Leseanforderungssignales (RT) für die Leseadressendecodiereinrichtung (4).
2. Schaltung nach Anspruch 1,
gekennzeichnet durch eine Einrichtung (15) zum Einstellen
der programmierbaren Verzögerungszeitdauer der Synchronisationssignalerzeugereinrichtung
(2) auf eine gewünschte Verzögerungszeitdauer.
3. Schaltung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß ein Schreibeingangsanschluß (16)
zum Empfangen des Schreibanforderungssignales (WT) vorgesehen
ist und daß die Schreibadressendecodiereinrichtung (3) und
die programmierbare Synchronisationssignalerzeugereinrichtung
(2) mit dem Schreibanforderungssignal synchronisiert
sind.
4. Schaltung nach Anspruch 2 oder 3,
dadurch gekennzeichnet, daß die programmierbare Synchronisationssignalerzeugereinrichtung
(2) eine Einrichtung zum Erzeugen
eines Signales für eine variable Bit-Länge aufweist
und daß die Einstelleinrichtung (15) eine Einrichtung aufweist,
die auf an den Eingangsanschluß angelegte Signale
zur Bestimmung der Bit-Länge reagiert zum Einstellen einer
Bit-Länge des Signales für die variable Bit-Länge.
5. Schaltung nach einem der Ansprüche 2 bis 4,
dadurch gekennzeichnet, daß die programmierbare Synchronisa
tionssignalerzeugereinrichtung (2) eine binäre Zähleinrichtung
(K1-Kn) mit einer Mehrzahl von Ein-Bit-Zählern zum
Zählen eines Taktsignales (Φ), nachdem es als Reaktion auf
das Schreibanforderungssignal (WT) zurückgesetzt ist, und
eine Schalteinrichtung (201-200 + n) zum Vergleichen des
Ausgangssignales (k1-kn) von der binären Zählereinrichtung
(K1-Kn) mit dem Ausgangssignal (a1-an) von der Verzögerungszeiteinstelleinrichtung
(15) und zum Anlegen des Leseanforderungssignales
(RT) an die Leseadressendecodiereinrichtung
(4), wenn sie zusammenfallen, aufweist.
6. Verwendung der variablen Verzögerungsschaltung nach einem
der Ansprüche 1 bis 5 als ein Verzögerungselement zum Feststellen
eines Bildsynchronisationsmusters in einem Kommunikationssystem.
7. Verwendung der variablen Verzögerungsschaltung nach einem
der Ansprüche 1 bis 5 als ein Verzögerungselement zum Verzögern
von Bilddaten in einem Bildverarbeitungssystem.
8. Verwendung der variablen Verzögerungsschaltung nach einem
der Ansprüche 1 bis 5 als ein Speicherelement zum Speichern
von Bilddaten in einem Bildverarbeitungssystem.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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ID=17798258
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Country Status (3)
Country | Link |
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US (1) | US4876670A (de) |
JP (1) | JPS63146298A (de) |
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1987
- 1987-12-09 US US07/130,741 patent/US4876670A/en not_active Expired - Fee Related
- 1987-12-10 DE DE19873741878 patent/DE3741878A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
US4876670A (en) | 1989-10-24 |
DE3741878A1 (de) | 1988-06-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8125 | Change of the main classification |
Ipc: G11C 7/00 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |