DE2803989C2 - Digitaldatenspeicher mit wahlfreiem Zugriff - Google Patents

Digitaldatenspeicher mit wahlfreiem Zugriff

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Description

Die Erfindung betrifft einen Digitaldatenspeicher mit ^ wahlfreiem Zugriff gemäß dem Oberbegriff des Patentanspruchs 1.
Aus der Zeitschrift »Electronics«, April 1953, Seiten 146 bis 149, ist ein Ferritkernmatrixspeicher bekannt mit einer Vielzahl von zweidimensionalen so XV-Anordnungen. Eine Adressierschaltungsanordnung in Form eines X-Schalters und eines K-Schalters dient zur Auswahl einer Zelle in jeder der Anordnungen zum Lesen oder Schreiben. Ferner ist ein Z-Schalter vorgesehen, der selektiv für einen Schreibvorgang betätigbar ist, um für die ausgewählte Zelle in jeder Speicheranordnung den Wert der einzuschreibenden Binärziffer zu bestimmen. Zum Auslesen wird die Information an der gewählten λΎ-Stelle in allen Anordnungen gleichzeitig in ein Speicherregister ausgelesen, wodurch sich ein Ausgangswort ergibt, auf das zugegriffen werden kann. Es ist somit nur möglich, ein vollständiges Wort auszulesen, nicht jedoch ein einzelnes Bit.
Die DE-OS 25 3! 382 beschreibt einen blockorientier- f>5 ten Speicher mit wahlfreiem Zugriff (BORAM), der als Speicherelemente Transistoren mit veränderbarem Schwellenwert verwendet. Während eines Lesezyklus werden die einzelnen informationsbits, die in den Speicherzellen eines gegebenen Blocks gespeichert sind, gleichzeitig in ein Schieberegister gebracht Obgleich in dem Schieberegister auf ein einzelnes Bit zugegriffen werden kann, ist dieser Speicher trotzdem nachteilig, als ein Auslesen einer Vielzahl von Datenbits in einer gewünschten, beliebigen Folge im allgemeinen nicht möglich ist, da die Bits aus dem Schieberegister nur aufeinanderfolgend zur Verfügung stehen.
Bei Speichern mit wahlfreiem Zugriff, die Metalloxydhalbleiter (MOS) als Speicherzellen verwenden, sind vorzugsweise alle MOS-Elemente eines derartigen Speichers auf einem einzigen Chip aus Halbleitermaterial gebildet, das in einer Packung in Form einer integrierten Schaltung mit mehreren Anschiußstiften enthalten ist MOS-Speicher mit wahlfreiem Zugriff haben bestimmte Vorteile gegenüber anderen Speichern mit wahlfreiem Zugriff, etwa daß sie bipolare Transistoren als Speicherelemente verwenden, daß sie verhältnismäßig kostengünstig herzustellen sind und eine verhältnismäßig hohe Bitpackungsdichte aufweisen. Andererseits haben sich Probleme mit der genannten Art von Speichern mit wahlfreiem Zugriff ergeben und zwar insofern, als im allgemeinen verhältnismäßig lange Zeiten für einen Zugriff auf gespeicherte Daten erforderlich sind.
Der Erfindung liegt die Aufgabe zugrunde, einen Speicher der eingangs genannten Art mit wahlfreiem Zugriff anzugeben, bei dem einzelne Bits in willkürlicher Folge rasch ausgelesen werden können.
Diese Aufgabe wird erfindungsgemäß gelöst durch einen Digitaldatenspeicher mit den Merkmalen des Kennzeichens des Patentanspruchs 1.
Bei dem erfindungsgemäßen Digitaldatenspeicher kann das Ausgangsregister und der zugeordnete Multiplexer so angeordnet werden, daß, obwohl auf Daten in dem Matrixspeicher nur mit einer verhältnismäßig niedrigen Geschwindigkeit zugegriffen werden kann, zuvor in das Ausgangsregister geladene Daten in willkürlicher Reihenfolge mit einer verhältnismäßig hohen Geschwindigkeit auslesbar sind.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen beschrieben, wobei Bezug auf die Zeichnungen genommen wird. In diesen zeigt
F i g. 1 eine schematische Darstellung eines Speichers mit wahlfreiem Zugriff gemäß der Erfindung;
F i g. 2 eine schematische Darstellung eines Teils einer Speichermatrix, die in der Vorrichtung gemäß F i g. 1 verwendet wird und
Fig. 3 eine schematische Darstellung einer weiteren Ausführungsform einer Speichermatrix, die in einem Speicher gemäß der Erfindung verwendet werden kann.
Aus Gründen der Übersicht ist die Speichervorrichtung in Fig. 1 in schematischer Form dreidimensional dargestellt. Es wird jedoch darauf hingewiesen, daß die bevorzugte Ausführungsform des Speichers gemäß der Erfindung einschließlich der Eingangs- und Ausgangsschaltkreise auf einem einzigen Halbleiterchip in dem Fachmann allgemein bekannter Weise hergestellt wird.
Die in den F i g. 1 und 2 dargestellte Speichervorrichtung enthält eine Speichermatrix 10 mit einer Vielzahl von gleichzeitig adressierbaren Teilen 12. Die Matrix 10 besteht aus in herkömmlicher Weise hergestellten Metalloxydhalbleiterelementen (MOS), die so aufgebaut sind, daß in diesen Daten in Form von elektrischen Ladungen gespeichert werden können. Des weiteren enthält die Speichervorrichtung einen Vorrangadressendecodierungskreis 14 und einen Niederrangadres-
sendecodierungskreis 16, die in konventioneller Weise aufgebaut sind. Weitere wesentliche Komponenten des Speichers enthalten ein Register 18 und einen Ausgangsmultiplexer 20. Das Register 18 ist triggerbar und kann beispielsweise aus »D«-Yyp Flipflops aufgebaut sein.
Jeder der Speicherteile 12 der Matrix 10 weist eine Ausgangsleitung 46 auf, durch die der jeweilige Speicherteil mit dem Register 18 verbunden wird. Das Register 18 dient als zeitlicher Pufferspeicher, aus dem Daten mit einer hohen Geschwindigkeit ausgelesen werden können, wobei gleichzeitig aus den Speicherteilen 12 Daten mit niedriger Geschwindigkeit ausgelesen werden können. Aus Gründen der Übersichtlichkeit wurde die Speichermatrix 10 in acht Teile 12 unterteilt und dem Ausgangsregister 18 acht Datenspeicherelemente zugeordnet. Die Speichermatrix 10 kann jedoch auch in eine größere oder kleinere Anzihl von Teilen mit einer entsprechenden größeren oder kleineren Anzahl von Speicherplätzen im Register 18 unterteilt werden.
Alle Teile 12 der Speichermatrix 10 können gleichzeitig über den Vorrangadressendecodierkreis 14 adressiert werden. Die Speichermatrix 10 kann beispielsweise 4069 Speicherzellen enthalten, wobei jeder Speicherten 12 512 Zellen enthalten kann. Um jeweils eine dieser Zellen in einem jeden Speicherteil 12 der Matrix 10 zu adressieren, wird ein 9-Bit binär codiertes Adressensignal von dem Vorrangadressendecodierungskreis 14 über die Leitungen 24 angelegt. Im -*ü folgenden wird im einzelnen auf F i g. 2 Bezug genommen, in der die genannte binär codierte Adresseninformation X- und ^-Informationen für die Matrix enthält. Dabei wird beispielsweise angenommen, daß fünf Bits der Adresseninformation als X-Informa- J5 tion von dem X-Adressendecodierungskreis 32 decodiert werden, so daß eine der 32 X-Leitungen 34 der Speichermatrix im Teil 12' aktiviert wird. Die anderen vier Bits der binär codierten Adresseninformation werden einem K-Adressendecodierungskreis 36 zügeleitet und in diesem in der Weise decodiert, daß eine der 16 K-Leitungen 38 im Teil 12' der Speichermatrix aktiviert wird. Der Schnittpunkt der aktivierten X- und K-Leitungen definiert die ausgewählte Speicherzelle im Teil 12' der Speichermatrix 10. Über eine Leitung 42 wird ein Lese-ZSchreibsteuersignal an die Matrix 10 angelegt, durch das in herkömmlicher Weise bestimmt wird, ob Daten auf einer Dateneingangsleitung 44, die mit allen Zellen der Speichermatrix 10 verbunden ist, in die ausgewählte Speicherzelle eingeschrieben werden *'" soll oder ob die Information aus der ausgewählten Zelle an die entsprechende Ausgangsleitung 4ft geliefert werden soll.
Da die Vorrangadressendecodierungsinformation über einen X/Y-Leitungsbus 22 an alle Teile 12 der Speichermatrix 10 angelegt wird, kann eine bestimmte Zelle (gleiche Stelle) in jedem der acht Teile 12 der Speichermatrix 10 adressiert werden. Zum Einschreiben von Daten in eine dieser Stellen wird ein Schreibsignal über die Lese-/Schreibsteuerleitung 42 angelegt. Dieses b0 Signal bewirkt zusammen mit dem Niederrangadressensteuersignal, das über den Nicderrangdecodierungskreis 16 und die Adressenleitungen 24 angelegt wird, daß in einen ausgewählten Teil 12 der Speichermatrix 10 Daten eingeschrieben werden. Genauer gesagt, decodiert der Niederrangdecodicrungskreis 16 die drei Bits (als Beispiel) der Niederrangadresseninformation und aktiviert eine der acht Niederrangadresscnleitungen 52.
Jede der genannten Adressenleitungen 52 ist mit einem der acht Teile 12 der Speichermatrix 10 über ein UND-Glied 54 verbunden. Die spezielle durch den Niederrangadressendecodierungskreis 16 aktivierte Niederrangadressenleitung bewirkt zusammen mit dem über die Leitung 42 angelegten Lese-/Schreibsignal, daß eines der UND-Glieder 54 leitend wird. Dadurch wird die an den Speicher angelegte Information in eine diskrete Zelle in den Speicherteil 12 eingeschrieben, der durch die kombinierte Wirkung der vorangehend beschriebenen Vorrang- und Niederrangadresseninformation bestimmt wird. In dieser Weise können in jede der Zellen der Speichermatrix 10 Informationen eingeschrieben werden.
Zum Auslesen von Informationen aus der Speichermatrix 10 werden an den Vorrangadressendecodierungskreis 14 Vorrangadresseninformationen angelegt, wodurch wiederum eine Zelle in jedem der Speicherteile 12 ausgewählt wird. Die in den ausgewählten Zellen gespeicherte Information wird durch einen jeweils in den Matrixteilen 12 enthaltenen Leseverstärker festgestellt. Die Leseverstärker erzeugen »Vollpegellogiksignale« auf den diesen zugeordneten Ausgangsieitungen 46, die mit dem Ausgangsregister 18 verbunden sind. Zum Lesen der Information in der Speichermatrix 10 wird die für MOS-Speicher mit wahlfreiem Zugriff erforderliche Zeit benötigt. Dies ist ein verhältnismäßig langsamer Vorgang, für den üblicherweise etwa 400 Nanosekunden benötigt werden. Der Grund dafür ist die in den Speicherzellen gespeicherte geringe Ladung, für die zum Feststellen von deren Abwesenheit oder Anwesenheit eine verhältnismäßig lange Zeit benötigt wird. Beim Auftreten eines Steuersignals, z. B. eines Taktsignals, das über die Leitung 62 an das Register 18 angelegt wird, kann die aus der Speichermatrix ausgelesene Digitalinformation, die auf den Ausgangsleitungen 46 vorhanden ist, gleichzeitig (parallel) in die acht Datenspeicherelemente des Ausgangsregisters 18 eingeschrieben werden. Jedes der Datenspeicherelemente des Ausgangsregisters 18 ist mit dem Ausgangsmultiplexer 20 verbunden. Mit dem Ausgangsmultiplexer sind des weiteren die Niederrangadressenleitungen 52 verbunden. Die ak tivierten Adressenleitungen 52 bestimmen das spezielle Datenspeicherelement im Ausgangsregister 18, das durch den Multiplexer 20 ausgewählt wird. Durch das Auftreten eines Steuersignals, z. B. eines Aktivierungssignals, auf der Leitung 64 am Ausgangsmultiplexer wird das Datenspeicherelement, das durch die Niederrangadressenleitung 52 bestimmt wurde, mit einem nicht gezeigten Datenausgangskreis über die Leitung 66 verbunden, wodurch bewirkt wird, daß die in dem Datenspeicherelement vorhandene Information als Ausgangsinformation des Speichers an die Ausgangsschaltung angelegt wird.
Durch diese Anordnung kann die in dem Ausgangsregister 18 vorhandene Information selektiv mit einer hohen Geschwindigkeitsrate gelesen werden, während gleichzeitig eine neue Gruppe von Speicherzellen in der Speichermatrix 10 mit einer verhältnismäßig niederen Geschwindigkeitsrate adressiert werden. Die Zugriffszeit zu der Speichermatrix 10 ist relativ groß, da Spdehervorrichtungen primär hinsichtlich einer möglichst großen Speicherstellenzahl auf der Oberfläche eines Halbleiterchips konzipiert werden. Dadurch wird notwendigerweise die Fläche einer Zelle und somit die in einer Zelle speicherbarc Ladung sehr klein. Zur Feststellung einer derartig kleinen Ladung in einer ausgewählten Zelle werden Differenzverstärker und
Taktgeneratoren benötigt, so daß die Arbeitsgeschwindigkeit solcher Schaltungen verhältnismäßig niedrig sind. Im Gegensatz dazu ist die Arbeitsgeschwindigkeit des Ausgangsregisters verhältnismäßig hoch, da es lediglich »Vollpegellogiksignale« enthält und nur wenige logische Elemente aufweist. Beispielsweise liegi die Zugriffszeit in einem typischen MOS-Speicher mit wahlfreiem Zugriff bei etwa 400 Nanosekunden. In dieser Zeit werden die kleinen Ladungen in den Speicherzellen durch Leseverstärker festgestellt und gültige Daten auf den Ausgangsleitungen 46 erzeugt, nachdem Vorrangadressendecodierungsinformationen an den Vorrangadressendecodierkreis 14 angelegt wurde. Im Vergleich dazu können die Daten von dem Ausgangsregister !S über der. Multiplexer 20 zu der !5 Ausgangsleitung 66 mit einer wesentlich höheren Geschwindigkeit, beispielsweise mit 40 Nanosekunden, übertragen werden. Zur wirksamsten Verwendung des Speichers wird deshalb nach der Eingabe der aus der Matrix gelesenen Information in das Ausgangsregister 18 die nächste Vorrangadresseninformation am Vorrangadressendecodierungskreis 14 vorhanden sein. Die nun in dem Register 18 vorhandenen Daten können selektiv durch den Multiplexer 20 an die Ausgangsleitung 66 unter Steuerung durch den Niederrangadressendecodierungskreis 16 angelegt werden, während gleichzeitig durch die Vorrangadresseninformation ein neuer Datensatz in der Speichermatrix 10 ausgewählt wird. Nach dem selektiven Übertragen der in dem Ausgangsregister 18 gespeicherten Information sind die Einschwingvorgänge in den Leseverstärkern abgeklungen und der nächste auf der Ausgangsleitung 46 vorhandene Datensatz steht zur Eingabe in das Ausgangsregister bereit, wobei die Eingabe durch die an die Leitung 62 angelegten Taktsignale erfolgt. J5
Aus der vorangehenden Beschreibung geht hervor, daß beim Einschreiben von Daten in die Speichermatrix 10 Vorrangadressen und Niederrangadressen zur Bestimmung von bestimmten Speicherplätzen in der Speichermatrix verwendet werden, wohingegen beim w Lesen von Daten aus der Speichermatrix die Vorrangadresseninformation über das verlängerte Zeitintervall an die Speichermatrix 10 angelegt wird, während die Niederrangadresseninformation zur Adressierung der in dem Ausgangsregister 18 gespeicherten Information nur während einer verhältnismäßig kurzen Periode an den Multiplexer 20 angelegt wird.
Die Ausführungsform gemäß der Erfindung ist besonders geeignet, wenn eine schnelle Folge in einer Zugriffsversion durch Auswahl von in einem Speicher mit wahlfreiem Zugriff gespeicherten Datenblöcken gewünscht ist. Beispielsweise kann eine Programminstruktion mit solchen 40 Nanosekundenblocks und Verzweigungen zwischen 400 Nanosekundenblocks durchgeführt werden. Besonders geeignet sind auch eine Vielzahl anderer Situationen, in denen ausgewählte Gruppen aus Digitalinformationen verwendet werden sollen, beispielsweise Datenpuffervorrichtungen in Eingabe-/Ausgabevorrichtungen.
Im Zusammenhang mit den Darstellungen gemäß b0 F i g. 1 und 2 wurde eine bestimmte Systemkonfiguration beschrieben, in der die Speichermatrix in acht Teile unterteilt war und bei der ein Ausgangsregister mit acht Speicherelementen vorgesehen ist Bei der gleichen Zahl von Speicherzellen kann jedoch auch eine größere b5 oder kleinere Anzahl von Speichermatrixteilen und Ausgangsregisterspeicherelementen verwendet werden. Beispielsweise kann eine Speichermatrix mit 4096 Speicherzellen in 64 diskrete Teile unterteilt werden, das heißt, daß in diesem Fall ein Ausgangsregister mit 64 Elementen benötigt wird. Gegenwärtig verfügbare MOS-Speichermatrizen enthalten 4096 Speicherplätze, die in 64 Zeilen und 64 Spalten angeordnet sind. Somit könnte jeweils ein Teil durch eine Zeile gebildet werden, die jeweils mit einem Speicherelement (z. B. einem Flipflop) eines Ausgangsregisters zu verbinden wäre. Die in dem Ausgangsregister gespeicherten Daten würden dann selektiv durch den Ausgangsmultiplexer adressiert und auf die digitale Datenausgangsleitung gegeben. In diesem Fall würde der Multiplexer durch sechs Niedrigrangadressenbits gesteuert.
Eine solche Systemarchitektur ist in F i g. 3 dargestellt. Die in Fig.3 gezeigte Speachervorrichiurig mii wahlfreiem Zugriff enthält eine 64 :64-ZeIlenspeichermatrix, von denen jeweils jede der 64 Zeilen 72 64 Speicherzellen 74 enthält. Alle Zellen einer Zeile 72 sind über einen Differentialleseverstärker 76 und ein UND-Glied 78 mit einem Ausgangsregister 82 verbunden, das 64 Speicherelemente enthält. Um Informationen aus der Matrix in das Ausgangsregister 82 zu lesen, werden A"-adressencodierte Informationen über einen Adressenbus 84 an einen Decodierungskreis 86 angelegt, so daß eine von 64 Ansteuerleitungen 88 aktiviert wird. Dadurch werden gleichzeitig Informationen in jeder der 64 Speicherzellen durch die diesen zugeordnete Leseverstärker 76 gelesen und über UND-Glieder 78 an das jeweils zugeordnete Speicherelement im Ausgangsregister 82 weitergeleitet. Der sich dadurch ergebende Datensatz im Speicherregister 82 kann dann bitweise über einen Multiplexer 92 gelesen werden und gelangt dann durch Steuerung der Niederrangadressendecodierinformation auf die Ausgangsleitung 94. Die Niederrangadressendecodierinformation wird über den Niederrangadressendecodierungskreis 106 an das Ausgangsregister 82 angelegt, wie es im Zusammenhang mit der Ausführungsform gemäß Fig. 1 und 2 beschrieben wurde. Um Informationen in den Speicher einzuschreiben, wird vorzugsweise ein bidirektionaler Datenpfad verwendet, durch den es möglich ist, die digitalen Daten, die über die Leitung 94 und durch eines der ausgewählten Tore 78, das durch den K-Adressendecodierungskreis 96 ausgewählt wurde, an die Speicherstelle anzulegen, die durch den A"-Adressendecodierungskreis 86 ausgewählt wurde.
Dieser Speicher und der in den F i g. 1 und 2 dargestellte Speicher stellen Speichervorrichtungen mit niedriger Speichergeschwindigkeit dar; sie besitzen jedoch eine hohe Speicherkapazität und sie enthalten Hcchgeschwindigkeitsspcicher mit einer niedrigen Speicherkapazität. Durch die Kombination der beiden Speicherarten in einer einzigen Anordnung wird die an sich notwendige große Zahl von externen Anschlüssen vermieden. Beispielsweise benötigt der in Fig.3 gezeigte Speicherausgang 64 Leitungen und dies, obwohl mindestens 64 Anschlüsse erforderlich sein würden, wenn das Ausgangsschieberegister 82 nicht in der gleichen Anordnung integriert wäre. Es versteht sich, daß eine solche große Anzahl von Anschlußpins nicht praktisch wäre. Die durch das Ausgangsregister 82 hergestellte Hochgeschwindigkeitsspeicheranordnung mit niedriger Speicherkapazität beseitigt das Erfordernis einer großen Anzahl von Anschlüssen und bietet somit eine sehr praktische Ausführungsform eines Speichers, der eine wesentliche Verbesserung seiner durchschnittlichen Zugriffszeit zu den gespeicherten Daten aufweist.
Rs versteht sich, daß eine zusätzliche Erhöhung der Lesegeschwindigkeit erreichbar ist, wenn die Niedrigrangdecodierlogik und der Ausgangsmultiplexer mit Bauelementen aufgebaut wird, die hohe Arbeitsgeschwindigkeiten zulassen, wie beispielsweise Bipolar-
transistoren. Diese Elemente können ebenfalls in integrierter Form auf einem einzigen Schaltungschip verwendet werden, da der für diese erforderliche Flächenbedarf im Vergleich zu dem Flächenbedarf für die Speichermatrix sehr gering ist,
Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Digitaldatenspeicher mit wahlfreiem Zugriff, der aufweist: eine Speichermatrix, die aus einer Vielzahl von Speicherteilen organisiert ist, zum Speichern von Daten in Form elektrischer Ladungen, Adressenvorrichtungen zum Adressieren eines ausgewählten einer Vielzahl von unterschiedlichen Speicherteilen in einer Datenschreiboperation zum Einschreiben eines einzelnen Bits in den Digitalda- to tenspeicher, sowie eine zweite Adressier vorrichtung zum Adressieren einer ausgewählten Zelle in jedem der unterschiedlichen Speicherteile, und ein Ausgangsregister mit einer Vielzahl von Datenspeicherelementen die entsprechend Daten von den durch die zweite Adressiervorrichtung adressierten Zellen empfangen und speichern, gekennzeichnet durch einen Ausgangsmultiplexer (20), der mit der ersten Adressiervorrichtung (16) gekoppelt ist und betriebsmäßig eine Datenausgangsklemme (66) mit einem ausgewählten Speicherelement des Ausgangsregisters (18) gemäß der durch die erste Adressiervorrichtung (16) bestimmten Adresse verbindet, wodurch ein einzelnes Bit aus dem Digitaldatenspeicher ausgelesen werden kann.
2. Digitaldatenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Zugriffszeit für den Ausgangsmultiplexer (20) für einen Zugriff auf das Ausgangsregister (18) verglichen mit der Zugriffszeit zum Speicher verhältnismäßig kurz ist.
3. Digitaldatenspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Daten aus den durch die zweite Adressiervorrichtung (14) adressierten Zellen in das Ausgangsregister (18) unter Steuerung eines an das Ausgangsregister (18) angelegten Taktsignals (62) erfolgt.
4. Digitaldatenspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speichermatrix (10) aus Metalloxydhalbleiterelementen gebildet ist.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55150179A (en) * 1979-05-04 1980-11-21 Fujitsu Ltd Semiconductor memory unit
US4347587A (en) * 1979-11-23 1982-08-31 Texas Instruments Incorporated Semiconductor integrated circuit memory device with both serial and random access arrays
US4498155A (en) * 1979-11-23 1985-02-05 Texas Instruments Incorporated Semiconductor integrated circuit memory device with both serial and random access arrays
US4330852A (en) * 1979-11-23 1982-05-18 Texas Instruments Incorporated Semiconductor read/write memory array having serial access
JPS6012718B2 (ja) * 1980-03-28 1985-04-03 富士通株式会社 半導体ダイナミックメモリ
EP0162234A3 (de) * 1980-07-23 1986-03-19 Nec Corporation Speicheranordnung
US4412313A (en) * 1981-01-19 1983-10-25 Bell Telephone Laboratories, Incorporated Random access memory system having high-speed serial data paths
JPS57150190A (en) * 1981-02-27 1982-09-16 Hitachi Ltd Monolithic storage device
JPS58128097A (ja) * 1981-12-29 1983-07-30 Fujitsu Ltd 半導体記憶装置
US4546451A (en) * 1982-02-12 1985-10-08 Metheus Corporation Raster graphics display refresh memory architecture offering rapid access speed
US4484308A (en) * 1982-09-23 1984-11-20 Motorola, Inc. Serial data mode circuit for a memory
US4535428A (en) * 1983-03-10 1985-08-13 International Business Machines Corporation Multi-port register implementations
US4558433A (en) * 1983-05-31 1985-12-10 International Business Machines Corporation Multi-port register implementations
US4736287A (en) * 1983-06-20 1988-04-05 Rational Set association memory system
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
JPS6025098A (ja) * 1983-07-20 1985-02-07 Nec Corp メモリ回路
US4646270A (en) * 1983-09-15 1987-02-24 Motorola, Inc. Video graphic dynamic RAM
JPS6072020A (ja) * 1983-09-29 1985-04-24 Nec Corp デュアルポ−トメモリ回路
US4663735A (en) * 1983-12-30 1987-05-05 Texas Instruments Incorporated Random/serial access mode selection circuit for a video memory system
JPS60175293A (ja) * 1984-02-21 1985-09-09 Toshiba Corp 半導体メモリ
EP0170285B1 (de) * 1984-08-03 1991-04-03 Kabushiki Kaisha Toshiba Halbleiterspeicheranordnung
GB2165067B (en) * 1984-09-26 1988-10-12 Rational Memory system
JPH0793009B2 (ja) * 1984-12-13 1995-10-09 株式会社東芝 半導体記憶装置
US4685088A (en) * 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques
NL8600848A (nl) * 1986-04-03 1987-11-02 Philips Nv Geheugen met gelijktijdig adresseerbare geheugenelementen.
US4803621A (en) * 1986-07-24 1989-02-07 Sun Microsystems, Inc. Memory access system
US4792951A (en) * 1986-09-11 1988-12-20 Grumman Aerospace Corporation Apparatus and method of stimulating an equipment
US4773071A (en) * 1986-10-02 1988-09-20 Grumman Aerospace Corporation Memory for storing response patterns in an automatic testing instrument
US5274596A (en) * 1987-09-16 1993-12-28 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having simultaneous operation of adjacent blocks
DE3832328A1 (de) * 1988-09-23 1990-03-29 Broadcast Television Syst Speicheranordnung fuer digitale signale
US5297091A (en) * 1991-10-31 1994-03-22 International Business Machines Corporation Early row address strobe (RAS) precharge
US5303200A (en) * 1992-07-02 1994-04-12 The Boeing Company N-dimensional multi-port memory
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
US6559851B1 (en) 1998-05-21 2003-05-06 Mitsubishi Electric & Electronics Usa, Inc. Methods for semiconductor systems for graphics processing
US6504550B1 (en) 1998-05-21 2003-01-07 Mitsubishi Electric & Electronics Usa, Inc. System for graphics processing employing semiconductor device
US6535218B1 (en) 1998-05-21 2003-03-18 Mitsubishi Electric & Electronics Usa, Inc. Frame buffer memory for graphic processing
US6661421B1 (en) 1998-05-21 2003-12-09 Mitsubishi Electric & Electronics Usa, Inc. Methods for operation of semiconductor memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3641519A (en) * 1958-04-10 1972-02-08 Sylvania Electric Prod Memory system
DE1154157B (de) * 1960-06-22 1963-09-12 Ibm Deutschland Speicherverfahren
US3317902A (en) * 1964-04-06 1967-05-02 Ibm Address selection control apparatus
US3678473A (en) * 1970-06-04 1972-07-18 Shell Oil Co Read-write circuit for capacitive memory arrays
US3740723A (en) * 1970-12-28 1973-06-19 Ibm Integral hierarchical binary storage element
US3691538A (en) * 1971-06-01 1972-09-12 Ncr Co Serial read-out memory system
US3898632A (en) * 1974-07-15 1975-08-05 Sperry Rand Corp Semiconductor block-oriented read/write memory
US3992703A (en) * 1974-10-09 1976-11-16 Rockwell International Corporation Memory output circuit
US4023144A (en) * 1976-04-02 1977-05-10 The United States Of America As Represented By The Secretary Of The Navy Parallel to serial digital converter

Also Published As

Publication number Publication date
FR2379133B1 (de) 1982-11-05
FR2379133A1 (fr) 1978-08-25
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DE2803989A1 (de) 1978-08-03
JPS5396737A (en) 1978-08-24
US4106109A (en) 1978-08-08
JPS618513B2 (de) 1986-03-14

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