JPS6012718B2 - 半導体ダイナミックメモリ - Google Patents

半導体ダイナミックメモリ

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JPS6012718B2
JPS6012718B2 JP55039891A JP3989180A JPS6012718B2 JP S6012718 B2 JPS6012718 B2 JP S6012718B2 JP 55039891 A JP55039891 A JP 55039891A JP 3989180 A JP3989180 A JP 3989180A JP S6012718 B2 JPS6012718 B2 JP S6012718B2
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JP
Japan
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dynamic memory
reset
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memory
buffer
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義博 竹前
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Fujitsu Ltd
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Description

【発明の詳細な説明】 本発明は、サイクル時間を短縮可能にした半導体ダイナ
ミックメモリに関する。
ダイナミックメモＩＪ‘ま本質的にリセット期間を必要
とする。
そして従来のダイナミックメモリではリセットは各部一
斉に行なうので、サイクルタイムは最初にアクセスされ
る部分のそのアクセス開始から最後にアクセスされる部
分のそのアクセス終了までの期間（アクセス時間）とり
セット時間との和になる。一方、スタティックメモリで
はリセットは必要でないから、サイクルタイムはアクセ
ス時間にほゞ等しい。このように、ダイナミックメモリ
はサイクル時間が長いので単位時間に書込み、論取りで
きるデータ量はスタティックメモリより少ない。本発明
はか）る点を改善し、ダイナミックメモ１」でもサイク
ル時間をアクセス時間と同等又はそれ以下にしようとす
るものである。
本発明は逐次動作する複数段の機能ブロックから成るメ
モリ制御系を具備し、リードデータ出力のための出力バ
ッファを有する半導体ダイナミックメモリにおいて、前
記機能ブロックの少なくとも１つは、メモリアクテアィ
ブ期間中でも所要の動作後はリセットされるようにし、
前記出力バッファはその前段機能ブロックがリセットさ
れたときにもリードデータを保持出力し、且つ次サイク
ルの新たなりードデータの到来時にリセットされる構成
としたことを特徴とするが、次に図面を参照しながらこ
れを詳細に説明する。第１図および第２図は、従来の最
も一般的なダイナミックメモリの要部（周辺回路図）の
構成とその動作を示す。
ローアドレスストローブの反転信号ＲＡＳがＬ（ロー）
レベルになるとロー系の回路が動作開始し、ローィネー
フルバッフアＲＥＢ、ローアドレス／ゞツフア、ワード
デコーダＷＤが順次出力ＲＥ，ＲＡ，ＷＬを生じる。続
いてコラムアドレスストローブの反転信号ＣＡＳがＬレ
ベルになるとコラム系が動作開始し、コラムィネーフル
バツフアＣＥＢ、コラムアドレスバッファＣＡＢ、コラ
ムデコーダＣＤが順次出力ＣＥ，ＣＡ，Ｄを生じる。一
方、ロー系の動作で生じた各センスアンプの出力ＢＤの
うちの１つがコラムデコーダで選択され、データバッフ
ァＤＢ、出力バッファＯＢの系を通ってデータアウトＤ
Ｏとなる。出力バッファＯＢが動作終了する頃ＲＡＳ，
ＣＡＳは日（ハイ）レベルに戻り、この結果ＲＥＢ，Ｃ
ＥＢはリセット信号ＲＥ，ＣＥを生じ、ＲＡＢ，ＷＤ・
・・・・・・・・ＣＡＢ，ＣＤ・・・・・・・・・など
各部を一斉にリセットＲＳＴする。第２図の最上部に付
した０、５以 １００・・・・・…・は経過時間（単位
はナノ秒）を示し、従って本例ではサイクルタイムは２
７皿Ｓとなる。一方アクセス開始からリードデータＲＤ
が出力開始する迄の時間ｔＲＡｃは１５０ＮＳであり、
これに比較すると可成り長い。第３図および第４図は本
発明に依るメモリの要部構成と動作を示す。
これらの図に示すように本発明では各部が動作完でそれ
ぞれ直ちにリセットし、次に動作に備えるまたは次の動
作を開始する点が特徴である。即ち、やはりＲＡＳ，Ｃ
ＡＳがＬになることでロー系、コラム系が動作開始する
が、ＲＥＢはＲＡＢの動作で上げられる信号により直ち
にリセットされる。ＲＡＢ，ＣＥＢなども同様であり、
ＲＡＳ，ＣＡＳの復帰を待たない。従って各部はリセッ
ト完で直ちに再びアクティブ期間に入って次の動作を行
なうことができ、この結果サイクル時間は各部のアクテ
ィブ期間とＩＪセット時間の和となり、大幅に減少する
。但し、リード−モディファイーラィト動作は不可能に
なるがサイクル時間が短いので実際上問題にはならない
。またアドレスマルチプレクスを行なっているダイナミ
ックメモリはローアドレス、コラムアドレスをそれぞれ
ラツチするので、ＲＡＳ，ＣＡＳの２本のクロックが必
要であるが、ＲＡＳのクロツクの立上りを利用してコラ
ムアドレスをラツチすればＣＡＳのクロックは減少でき
る。なおりセットについては、ワードデコーダＷＤは、
書込み動作を考慮すると、次々段のブロックであるコラ
ムデコーダＣＤの動作の完了を待ってリセットに移る必
要がある。
また出力端子にＩＪ−ドデータを出力するための出力バ
ッファＯＢは、コラムデコーダが動作を開始したことを
捉えてデータバッファＤＢが動作している間にリセット
を完了させる。このように出力バッファをリセットする
と、新しいリードデータが出力される直前まで前サイク
ルのリードデータを保持することができる。またこの場
合出力端子には常にリードデータが出力されているので
、該出力端子を他のメモＩＪと共用する（並列接続する
）ことはできない。並列接続を可能にするにはチップセ
レクト回路ＣＳＣを設け、その出力信号ＣＳで出力バッ
ファを制御するとよい。なお第３図のＷＳＣは書込み系
回路、ＷＥはライトイネーブルの反転信号、Ｄ，Ｎは書
込みデータである。第５図および第６図は各部の実際の
回路例およびタイミングの１例を、ＲＥＢについて示す
。
Ｑ，〜Ｑ，４はＭＯＳトランジスタまたはＭＯＳキヤパ
シ０夕、Ｎ，〜Ｎ５は各ノードまたはその電位を示す。
ＲＡＳをＬにするとＮ２が日、Ｑ７，Ｑ８がオン、Ｎ４
が日、Ｎ３がＬ、Ｑ，〇，Ｑ，３がオン、Ｑ，２，Ｑ，
４がオフ、Ｎ５，ＲＥが日になる。ＲＥが日になるとＲ
ＡＢが動作し、ＲＡが日になる。この信号ＲＡはＲＥＢ
夕の図示位置へ復還され、Ｑ，Ｑ６，Ｑがオン、Ｎ２が
Ｌ、Ｑ７，Ｑがオフ、Ｎ３が日、Ｎ４がＬ、Ｑ，〇，Ｑ
，３がオフ、Ｑ，２，Ｑ，４がオン、Ｎ５，ＲＥはＬに
なる。なおこの信号ＲＡはワードデコーダＷＤの動作完
了でリセットされるので、それまでにＲＡＳＯを印こし
ておく。他の機能ブロックについても具体例は示さない
が、同様な逐次リセットを行なつｏ以上説明したように
本発明によれば各機能ブロックは動作後、次段または次
々段機能ブロックのタ動作で上げられる信号により直ち
にリセットされ（但し出力バッファのみ特別）、次の動
作に備えるので、ダイナミックメモリのサイクルタイム
を大幅に減少し、短い時間で大量のデータを書込み、読
取りすることが可能になる。
０図面の簡単な説明 第１図および第２図は従来のダイナミックメモリの要部
構成と動作を示すブロック図およびタイムチャート、第
３図および第４図は本発明の実施例およびその動作を示
すブロック図およびタイムタチャート、第５図および第
６図は第３図の１部の詳細を示す回路図および動作説明
用波形図である。
図面でＲＥＢはローイネーフルバツフア、ＲＡＢはロー
アドレスバツフア、ＷＤはワードデコー０ ダ、ＣＥＢ
はコラムイネーフルバツフア、ＣＡＢはコラムアドレス
ノゞツフア、ＣＤはコラムデコーダである。
第１図 第３図 第２図 第４図 第５図 第６図

Claims (1)

    【特許請求の範囲】
  1. １ 逐次動作する複数段の機能ブロツクから成るメモリ
    制御系を具備し、リードデータ出力のための出力バツフ
    アを有する半導体ダイナミツクメモリにおいて、前記機
    能ブロツクの少なくとも１つは、メモリアクテイブ期間
    中でも所要の動作後はリセツトされるようにし、前記出
    力バツフアはその前段機能ブロツクがリセツトされたと
    きにもリードデータを保持出力し、且つ次サイクルの新
    たなリードデータの到来時にリセツトされる構成とした
    ことを特徴とする半導体ダイナミツクメモリ。
JP55039891A 1980-03-28 1980-03-28 半導体ダイナミックメモリ Expired JPS6012718B2 (ja)

Priority Applications (5)

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JP55039891A JPS6012718B2 (ja) 1980-03-28 1980-03-28 半導体ダイナミックメモリ
US06/247,283 US4376989A (en) 1980-03-28 1981-03-25 Semiconductor dynamic memory
EP81301296A EP0037252B1 (en) 1980-03-28 1981-03-26 Dynamic semiconductor memory
DE8181301296T DE3174796D1 (en) 1980-03-28 1981-03-26 Dynamic semiconductor memory
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Applications Claiming Priority (1)

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JPS56137585A JPS56137585A (en) 1981-10-27
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ID=12565584

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US (1) US4376989A (ja)
EP (1) EP0037252B1 (ja)
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DE (1) DE3174796D1 (ja)
IE (1) IE51699B1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052513B2 (ja) * 1981-12-02 1985-11-19 富士通株式会社 半導体記憶装置
JPS60115094A (ja) * 1983-11-16 1985-06-21 Fujitsu Ltd ダイナミツクランダムアクセスメモリ装置
JPS60117492A (ja) * 1983-11-29 1985-06-24 Fujitsu Ltd 半導体記憶装置
US4685088A (en) * 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques
JPH0812760B2 (ja) * 1986-11-29 1996-02-07 三菱電機株式会社 ダイナミックメモリ装置
JPH0194592A (ja) * 1987-10-06 1989-04-13 Fujitsu Ltd 半導体メモリ
JPH07105137B2 (ja) * 1987-11-17 1995-11-13 日本電気株式会社 半導体メモリ
JPH07105140B2 (ja) * 1988-12-16 1995-11-13 日本電気株式会社 半導体メモリ
JP2646032B2 (ja) * 1989-10-14 1997-08-25 三菱電機株式会社 Ｌｉｆｏ方式の半導体記憶装置およびその制御方法
JP2793296B2 (ja) * 1989-11-10 1998-09-03 株式会社東芝 半導体装置
JPH02289989A (ja) * 1990-04-20 1990-11-29 Hitachi Ltd 半導体記憶装置
EP0552667B1 (en) * 1992-01-22 1999-04-21 Enhanced Memory Systems, Inc. Enhanced dram with embedded registers
TW378330B (en) * 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
US6072746A (en) 1998-08-14 2000-06-06 International Business Machines Corporation Self-timed address decoder for register file and compare circuit of a multi-port CAM

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710516B2 (ja) * 1972-12-13 1982-02-26
US4044335A (en) * 1974-09-23 1977-08-23 Rockwell International Corporation Memory cell output driver
US4110842A (en) * 1976-11-15 1978-08-29 Advanced Micro Devices, Inc. Random access memory with memory status for improved access and cycle times
US4106109A (en) * 1977-02-01 1978-08-08 Ncr Corporation Random access memory system providing high-speed digital data output
JPS6057156B2 (ja) * 1978-05-24 1985-12-13 株式会社日立製作所 半導体メモリ装置

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EP0037252B1 (en) 1986-06-11
IE810708L (en) 1981-09-28
JPS56137585A (en) 1981-10-27
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IE51699B1 (en) 1987-02-18
DE3174796D1 (en) 1986-07-17
US4376989A (en) 1983-03-15
EP0037252A3 (en) 1983-06-29

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