JPH04243085A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特にページモードにおけるパイプライン処理を行なう
半導体記憶装置に関するものである。

【０００２】

【従来の技術】この明細書および図面を通じて“↓”は
負活性信号を意味し、“！”は反転信号を意味する。

【０００３】図１１は従来のダイナミック型半導体記憶
装置の構成を示すブロック図である。図において、ダイ
ナミック型半導体記憶装置は、行および列よりなるマト
リックス状に配列されたメモリセルを含むメモリセルア
レイ１と、読出時にメモリセルアレイ１に含まれるビッ
ト線の電位を所定電位に保持するプリチャージ回路２と
、ビット線対に現れた電位差を増幅するセンスアンプ３
と、読出または書込動作を制御するＩ／Ｏコントロール
４と、列アドレス情報に基づいて、所望のビット線対を
選択する列デコーダ５と、行アドレスに基づいて、所望
のワード線を選択する行デコーダ６と、列デコーダ５に
よって選択されたビット線対に読出されたデータを増幅
するプリアンプ７と、書込時に書込データを所望のビッ
ト線に接続するメモリセルに書込む書込ドライバ８と、
アドレスデータが入力されるアドレスバッファ９と、読
出時に読出されたデータを外部に出力する出力バッファ
１０と、書込時に入力されたデータを取込む書込バッフ
ァ１１と、電源電位の１／２の電位を発生するための１
／２Ｖｃｃ発生回路１２と、ＲＡＳ↓、ＣＡＳ↓等の制
御信号に基づいて、所望のタイミング信号を発生するた
めのタイミング発生回路１３と、アドレスバッファ９に
入力された列アドレスをラッチするためのアドレスラッ
チ１４と、プリアンプ７によって増幅されたデータを出
力するためにラッチする出力データラッチ１５とを含む
。

【０００４】図１２は、図１１のメモリセルアレイ１の
一部とその周辺回路を示した図である。図において、メ
モリセルアレイ１には複数のビット線対ＢＬａおよびＢ
Ｌｂと、ビット線対に交差する方向にワード線Ｘ０　〜
Ｘ３　が配置されている。ビット線対とワード線との交
点には、１組のメモリセルトランジスタとキャパシタと
からなるメモリセルが形成されている。またビット線対
に交差する方向にダミーワード線ＤＸ１　およびＤＸ０
　が配置され、ビット線対との交点には、１組のメモリ
トランジスタとキャパシタとからなるダミーセルが形成
されている。ワード線およびダミーワード線は行デコー
ダ６に接続される。ビット線の一方端部は、プリチャー
ジ回路２に接続され、プリチャージ回路にはイコライズ
信号ＥＱおよび読出時にビット線対を所定の電位に保持
するために与えられる電位ＶＢＬが与えられる。

【０００５】一方、ビット線の他方端部はセンスアンプ
３に接続され、さらにＩＯコントロール４に接続されて
いる。Ｉ／Ｏコントロール４において、プリアンプ７お
よび書込ドライバ８に接続するためのＩＯバスＩＯａお
よびＩＯｂが各々のビット線対の一方に接続される。Ｉ
Ｏバスとビット線対との間にはトランジスタＱ５　およ
びＱ６　が設けられ、それらのトランジスタのゲートは
、列デコーダ５に接続される。

【０００６】以下簡単に、図１２を参照してメモリセル
の読出動作について説明する。まず、入力された行アド
レスに基づいて、行デコーダ６が所望のワード線を選択
し対応したワード線が所定の電位となる。これによって
、選択されたワード線とビット線対との交点に配置され
たメモリセルが選択され、そのメモリセルに保持された
情報電荷が接続されたビット線対の一方に読出される。 このとき、選択されたメモリセルが接続されていないビ
ット線対の一方に接続されているダミーセルに保持され
た電位がそのビット線に読出され、ビット線対の各々の
ビット線の電位に差異が生じる。この電位は、センスア
ンプ３によって増幅される。次に、入力された列アドレ
ス情報に基づいて、列デコーダ５が所望のビット線対を
選択する。選択されたビット線対のＩ／Ｏコントロール
４に含まれるトランジスタＱ５　およびＱ６　がオンし
、ビット線対に現れた電位はそれぞれデータバスＩＯａ
およびＩＯｂに伝えられ、プリアンプ７に伝達され、読
出される。

【０００７】次に、書込動作について簡単に説明する。 書込時には、列アドレス情報に基づいて、列デコーダ５
が所望のビット線対を選択する。選択されたビット線対
に接続されるＩ／Ｏコントロール４内のトランジスタＱ
５　およびＱ６　がオンとなり、データバスＩＯａおよ
びＩＯｂと、所望のビット線対とが接続されることにな
る。 そして、書込ドライバ８に与えられたデータが、データ
バスを介して所望のビット線対の各々のビット線に電位
として与えられる。次に入力された行アドレス情報によ
って行デコーダ６は所望のワード線を選択し所定の電位
とする。これによって、選択されたワード線と選択され
たビット線対の交点に形成されているメモリセルのメモ
リトランジスタがオンとなり、ビット線に現れた電位が
そのメモリセルのキャパシタに保持され書込動作が終了
する。

【０００８】図１３は、従来の半導体記憶装置において
、行アドレスの指定後の通常の読出サイクルでの各回路
の動作を時間との関連で説明した図であり、図の下側の
タイミングチャートは、上側の関連図に対応した各信号
の変化を示している。

【０００９】なお、図において、横軸には動作の経過時
間がとられ、縦軸には各構成回路の動作がとられており
、各信号は図１１のブロック図にその一部が記載されて
いる。

【００１０】列アドレスに対応したデータの読出は、選
択された行アドレスに対応するワード線に接続された複
数のメモリセルのデータが、センスアンプ３によって増
幅された後に行なわれる。

【００１１】まず、列アドレスが、信号ＡＬ！の変化に
応答してアドレスバッファ９に取込まれ、ラッチされる
（０〜５ｎｓ）。次に、この列アドレスに対応した列デ
コーダ５内のデコーダ部分が動作し、Ｉ／Ｏコントロー
ル４のトランジスタをオンすることによって、ビット線
対に現れた電位差がプリアンプ７に伝達される。プリア
ンプ７の動作は、列デコーダ５によるデータの選択と同
時に動作し、ビット線の電位差として伝達された、選択
された列のデータを増幅して出力ラッチ１５に伝達する
（５〜１５ｎｓ）。

【００１２】プリアンプ７から伝達されたデータは、出
力データラッチ１５でラッチされる（１５〜２０ｎｓ）
。 出力データラッチ１５でラッチされた読出データは、出
力バッファ１０を通して外部端子Ｉ／Ｏに出力される（
２０〜３５ｎｓ）。

【００１３】このように通常の読出動作においては、列
アドレスがラッチされた後、読出されたデータが出力さ
れるまでの１サイクルが終了後、次に新たな列アドレス
データに基づいて読出動作を行なうものである。

【００１４】図１４は、図１１の半導体記憶装置におい
て行アドレスの指定後の通常の書込サイクルでの各回路
の動作を時間との関連で説明した図である。

【００１５】図において、列アドレスが、アドレスバッ
ファ９に入力されると、アドレスラッチ１４によってラ
ッチされる（０〜５ｎｓ）。同時に、Ｉ／Ｏ端子から入
力されたデータが書込バッファ１１に入力され、データ
ラッチ信号ＤＬ！２の“Ｈ”レベルに応答して、データ
ラッチ１６にラッチされる（０〜５ｎｓ）。

【００１６】次に、ラッチされた列アドレスに基づいて
、列デコーダ内の所望の列が選択されＩ／Ｏコントロー
ル４の所望のトランジスタをオンする（５〜１５ｎｓ）
。同時に、ラッチされている書込データは、書込ドライ
バ８によってデータバスに伝達され、選択されたビット
線を通して所望のメモリセルに情報電荷が書込まれる（
５〜１５ｎｓ）。

【００１７】このように、通常の書込動作は、１の列ア
ドレスデータの入力から書込動作の終了を待って、次の
列アドレスデータが入力されて書込動作が行なわれるの
である。

【００１８】以上、図１３および図１４で説明したよう
に、読出動作および書込動作は各構成回路の連続した動
作のつながりによって１サイクルが構成される。したが
って、これらの各構成回路の動作のつなぎに、ラッチ回
路を設けることによって、パイプライン処理を行なうこ
とが可能である。ここで、半導体記憶装置におけるパイ
プライン処理とは、読出／書込動作要求の処理の過程を
、複数の独立動作可能な小さな処理に分割し、流れ作業
的に複数の動作要求を処理していくことを意図するもの
である。このようにパイプライン処理を定義すると、パ
イプライン化していない半導体記憶装置とは、読出／書
込動作を１つの処理として完了するごとに、次の要求を
受理可能な状態にすることを基本とする半導体記憶装置
ということができる。

【００１９】したがって、パイプライン化されていない
半導体記憶装置では、半導体記憶装置に読出／書込要求
を投入してからその処理が完了するまでの時間（以降「
メモリアクセスタイム」と呼ぶ）と、メモリに読出／書
込要求を投入することができる時間間隔（以降「メモリ
サイクルタイム」と呼ぶ）とがほぼ等しいことになる。 一方、パイプライン化されている半導体記憶装置は、メ
モリサイクルタイムがメモリアクセスタイムより短く、
これによって、スループットがパイプライン化されてい
ない半導体記憶装置よりも大きくなり、結局高速読出／
書込動作が実現できることになる。特に、このパイプラ
イン処理はダイナミック型半導体記憶装置においては、
ページモード処理においてこの処理を実施することによ
って、動作の高速性が実現され特に有用である。

【００２０】ここで、図１５のタイムチャートを参照し
て、ダイナミック型半導体記憶装置のページモードにつ
いて説明する。

【００２１】まず、外部行アドレスストローブ信号ＲＡ
Ｓ↓が“Ｈ”レベルから“Ｌ”レベルに立下ると、これ
をトリガーとして、行アドレスが取込まれる。次に、列
アドレスストローブ信号ＣＡＳ↓が“Ｈ”レベルから“
Ｌ”レベルに立下ると、列アドレスデータとして入力さ
れているＣＯ１−１が取込まれる。そして、取込まれた
行アドレスと列アドレスとによって指定されたメモリセ
ルのデータがＩ／Ｏ端子を通してデータＤｏｕｔ−１と
して出力される。次に信号ＣＡＳ↓が一旦“Ｈ”レベル
に戻った後再度“Ｌ”レベルになり活性状態となる。 このとき列アドレス情報として入力されているアドレス
情報ＣＯ１−２が取り込まれ、同様にしてＩ／Ｏ端子か
らデータＤｏｕｔ−２として出力される。このようにし
て次々と信号ＣＡＳ↓を変化させることによって、行ア
ドレスは保持されたまま、列アドレスだけを変化させ、
所望のメモリセルのデータが読出される。このように、
ページモード処理は、行アドレスで選択される１本のワ
ード線に接続されるメモリセルを、列アドレスを順次変
化させることによって、すなわち、Ｉ／Ｏコントロール
のゲートを切換えることによって次々に読出す動作を意
味することになる。

【００２２】したがって、ダイナミック型半導体記憶装
置において、ページモードにおいて、パイプライン処理
を行なうことができれば、その読出等の高速化が図れ、
極めて有用である。

【００２３】図１６は図１１の半導体記憶装置において
、たとえばページモード処理での、パイプライン処理に
よって行なわれる読出動作の各回路の動作を時間との関
連で説明した図である。

【００２４】まず、信号ＣＡＳ↓が立下ると、これをト
リガーとして、信号ＡＬ！の変化に応答して外部列アド
レスＡがアドレスバッファ９に取り込まれ、ラッチ１４
に保持される（０〜５ｎｓ）。次に、ラッチ１４にラッ
チされた列アドレスに対応した列の読出が列のデコーダ
５によって行なわれる（５〜１５ｎｓ）。同時にプリア
ンプ７が動作し（５〜１５ｎｓ）、読出されたデータは
、出力ラッチ１５にラッチされる（２０〜２５ｎｓ）。 パイプライン処理では、この出力ラッチによってラッチ
されると同時に、次の読出サイクルとして、信号ＡＬ！
の変化に応答して新たな列アドレスがアドレスバッファ
９に取り込まれ、ラッチ１４にラッチされる（２０〜２
５ｎｓ）。そしてすでに出力ラッチ１５に保持されてい
る出力データは出力バッファ１０を通して外部へ出力さ
れるが、この動作と同時に、次のサイクルの列デコーダ
の動作とプリアンプの動作とが並行して行なわれる（２
５〜３５ｎｓ）。このようにして、先の読出サイクルと
、次の読出サイクルとに一部重複動作部分を設けること
によって、メモリアクセスタイムＴａに対してメモリサ
イクルタイムＴｃを短縮することができる。

【００２５】図１７は図１１の半導体記憶装置において
、書込動作にパイプライン処理を適用した場合の各回路
の動作を時間との関連で説明した図である。

【００２６】図において、まず最初のサイクルで、外部
から列アドレスがアドレスバッファ９に入力されると、
信号ＡＬ！２の変化に応答して、ラッチ１４に入力され
た列アドレスが保持される（１０〜１５ｎｓ）。次のサ
イクルに入ると、前のサイクルでラッチされた列アドレ
スに基づいて列デコーダ５が所望のビット線対を選択し
（２０〜３０ｎｓ）、一方、書込バッファ１１を介して
ラッチ１６に保持されている書込データは、書込ドライ
バ８によって書込まれる（２０〜３０ｎｓ）。これらの
動作と同時に、さらに次のサイクルの書込動作に対する
、外部からの列アドレスが信号ＡＬ！の変化に応答して
アドレスバッファ９に入力される。このように、書込動
作においてパイプライン処理を行なうことによって、書
込動作におけるメモリサイクルタイムＴｃを短縮させる
ことができる。

【００２７】図１８は図１１の半導体記憶装置において
、書込動作に別な方式のパイプライン処理を行なった場
合の各回路の動作を時間との関連で説明した図である。

【００２８】このパイプライン処理においては、図１７
で示したパイプライン処理とは異なり、列アドレス情報
と書込データとを信号ＡＬ！およびＤＬ！の変化に応答
してラッチ１４およびラッチ１６に保持するものである
。そして次のサイクルで、先のサイクルで保持されてい
る列アドレス情報と書込データとに基づいて、列デコー
ダが動作し、そして書込ドライバ８が動作することによ
って所望のメモリセルに書込データが書込まれるもので
ある。

【００２９】このようにすることによっても、図に示す
ように書込動作におけるメモリサイクルタイムＴｃを短
縮することができる。

【００３０】

【発明が解決しようとする課題】上記のような従来の半
導体記憶装置は、ページモードにおいて、パイプライン
処理を行なっている場合、書込動作または読出動作が各
々連続的に続いている場合は特に問題はない。しかしな
がら、書込動作と読出動作とが切換わったような動作サ
イクルが生じた場合に不具合が生じる。

【００３１】図１９は図１１の半導体記憶装置において
、パイプライン処理における書込動作から読出動作に動
作サイクルが変化した場合の、各回路の動作を時間との
関連で説明した図である。

【００３２】まず、外部の列アドレスと、外部のデータ
とがアドレスバッファ９および書込バッファ１１を通し
て取込まれ、各々のラッチ１４およびラッチ１６に保持
される（１０〜１５ｎｓ）。

【００３３】図において、まず、外部の列アドレスと外
部のデータとがアドレスバッファ９および書込バッファ
１１を通して取込まれ、各々のラッチ１４およびラッチ
１６に保持される（１０〜１５ｎｓ）。次のサイクルで
、ラッチされた列アドレスと書込データとに基づいて、
書込動作が実行される。しかし、この場合さらに次のサ
イクルでは読出動作が行なわれるため、このサイクルに
おいて、次の読出動作のための準備動作が必要となる。 すなわち、読出動作用の列アドレスＢがアドレスバッフ
ァ９を介して入力されラッチ１４でラッチされ、このラ
ッチされた列アドレスに基づいて、列デコーダおよびプ
リアンプが動作される必要がある。しかしながら、まず
このサイクルにおいて書込のための列デコーダの動作が
必要である。したがって、２０ｎｓ〜５０ｎｓのサイク
ルの間に、列デコーダの動作が２回行なわれる必要があ
る。しかし通常の半導体記憶装置においては、列デコー
ダは１つしかないためこれらのデコーダ動作を同時に行
なうことは不可能である。したがって、書込動作から読
出動作に移ったときの最初の読出動作に必要なメモリサ
イクルタイムＴＡ２は、通常のパイプライン処理のメモ
リサイクルタイムＴＡ１またはＴＡ３と比べて長くなら
ざるを得ない。あるいは、このメモリサイクルタイムＴ
Ａ２の遅延を避けるためには、一旦読出動作を中止する
処理、すなわち書込サイクル後の次のサイクルをダミー
サイクルとして処理する等の必要がある。

【００３４】したがって、書込動作と読出動作とが頻繁
に切換えられるような使用方法が用いられたときは、パ
イプライン処理を用いたとしても、切換時のメモリサイ
クルタイムを短縮することはできない。

【００３５】この発明は上記のような課題を解決するた
めになされたもので、パイプライン処理において、書込
動作と読出動作とを切換えた場合であっても、メモリサ
イクルタイムの遅延を引起こさない半導体記憶装置を提
供することを目的とする。

【００３６】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行および列からなるマトリックス状に配置さ
れた複数のメモリセルを有し、指定された行および列に
対応するメモリセルに情報を書込んだり、対応するメモ
リセルに保持された情報を読出す半導体記憶装置であっ
て、行アドレスを入力する行アドレス入力手段と、入力
された行アドレスを指定する行アドレス指定手段と、入
力された行アドレスに対する列アドレスを連続的に入力
する列アドレス入力手段と、入力された列アドレスの１
を保持する第１の列アドレス保持手段と、第１の列アド
レス保持手段によって保持された列アドレスを指定する
第１の列アドレス指定手段と、第１の列アドレス保持手
段によって保持された列アドレスに基づいて入力された
列アドレスを保持する第２の列アドレス保持手段と、第
２の列アドレス保持手段によって保持された列アドレス
を指定する第２の列アドレス指定手段と、指定された行
および列アドレスに対応するメモリセルに対して情報の
書込または読出動作を行なう動作手段と、行アドレス指
定手段と第１の列アドレス指定手段とによって指定され
た第１の行および列アドレスに基づいて動作手段を動作
させ、第１の行および列アドレスに基づいた動作手段の
動作の終了までに第２の列アドレス保持手段を能動化さ
せ、第１の行および列アドレスに基づいた動作手段の動
作の終了後に行アドレス指定手段と第２の列アドレス指
定手段とによって指定された第２の行および列アドレス
に基づいて動作手段を動作させる制御手段とを備えたも
のである。

【００３７】

【作用】この発明においては、連続的に入力された列ア
ドレスは、第１の列アドレス保持手段と第２の列アドレ
ス保持手段に順次保持され、保持された列アドレスは、
第１の列アドレス指定手段と第２の列アドレス指定手段
との各々の指定に基づいて、順次その列アドレスに対応
したメモリセルに対する情報の書込または読出動作が行
なわれる。

【００３８】

【実施例】図１はこの発明の一実施例によるダイナミッ
ク型半導体記憶装置の構成を示すブロック図である。

【００３９】この図は先に図１１で従来例として示した
半導体記憶装置のブロック図に対応したものであるので
、ここでは従来例と相違する点について主に説明する。

【００４０】図において、アドレスバッファ９を介して
入力された列アドレスデータは、スイッチ回路ＳＷ１を
介してラッチＡ１４ａおよびラッチＢ１４ｂに分岐して
入力される。スイッチ回路ＳＷ１はタイミング発生回路
１３によって発生された信号ＴＳの入力に応答して、入
力された列アドレスデータをラッチＡまたはラッチＢの
いずれかに入力する。ラッチＡに入力された列アドレス
データは、信号ＡＬ！２−１の信号の変化に応答して、
列デコーダＡ５ａに入力される。ラッチＢに入力された
列アドレスデータは、信号ＡＬ！２−２の変化に応答し
て、列デコーダＢ５ｂに入力される。一方、Ｉ／Ｏ端子
を通して入力された書込データは書込バッファ１１を介
して、スイッチ回路ＳＷ２に入力される。スイッチ回路
ＳＷ２はタイミング発生回路１３によって出力されたタ
イミング信号ＴＳ２　の入力に応答して、書込データを
書込ドライバＡ８ａまたは書込ドライバＢ８ｂに分岐さ
せて入力させる。書込ドライバＡまたは書込ドライバＢ
から出力された書込データは、データバスＩＯＡまたは
ＩＯＢを介してＩ／ＯコントロールＡ４ａまたはＩ／Ｏ
コントロールＢ４ｂにそれぞれ入力される。また、読出
動作においてＩ／ＯコントロールＡまたはＩ／Ｏコント
ロールＢによって出力された読出データは、データバス
ＩＯＡまたはＩＯＢを介してプリアンプＡ７ａまたはプ
リアンプＢ７ｂによって増幅され、スイッチ回路ＳＷ３
に入力される。スイッチ回路ＳＷ３はタイミング発生回
路１３によって発生されたタイミング信号ＴＳ３　の入
力に応答して、プリアンプＡまたはプリアンプＢから出
力されたデータのいずれかを出力ラッチ１５へ出力する
。

【００４１】このように、本願発明に係る半導体記憶装
置は、メモリセルアレイ１に対して、Ｉ／Ｏコントロー
ル、列デコーダ、プリアンプ、書込ドライバ、およびラ
ッチを各々２個ずつ有している。

【００４２】図２は図１のメモリセルアレイ１の周辺回
路の構成を示す回路であって、従来例として示した図１
２に対応するものである。

【００４３】以下、従来例と異なる構成について主に説
明する。図において、メモリセルアレイ１、プリチャー
ジ回路２、およびセンスアンプ３の構成は従来例と同様
であるが、Ｉ／Ｏコントロールと列デコーダとは先に述
べたためにそれぞれ２個ずつ設けられている。したがっ
て同一サイクルにおいて、列デコーダＡおよび列デコー
ダＢに並行して列アドレスデータを入力することができ
る。そして、列デコーダＡおよび列デコーダＢはそれぞ
れＩ／ＯコントロールのトランジスタＱ５　およびＱ６
　のゲートの電位を変化させるだけなので、各々の列デ
コーダに入力される列データは他の列デコーダの動作に
影響を与えることはない。

【００４４】図３は図１のアドレスバッファ９の具体的
構成を示す回路図である。この回路構成は基本的には従
来例で示した半導体記憶装置のアドレスバッファ９と同
様である。

【００４５】図において、外部アドレス信号Ａｉは、Ｒ
ＡＳ信号に関連した信号φＲＡＳの入力に応答してアド
レスバッファ９に取込まれる。そして、ＡＬ！信号に関
連した信号φＡＬ！の変化に応答して、スイッチ回路Ｓ
Ｗ１にアドレスデータＡｉとして出力される。

【００４６】図４は図１のラッチＡ１４ａまたはラッチ
Ｂ１４ｂの具体的構成を示す回路図である。

【００４７】図において、スイッチ回路ＳＷ１から分岐
されて入力された列アドレスデータＡｉは、信号ＡＬ！
２−１（ＡＬ！２−２）の信号に関連した信号φＡＬ！
２−１（φＡＬ！２−２）の変化に応答して、ラッチＡ
（ラッチＢ）に保持されるとともに列デコーダＡまたは
列デコーダＢに列アドレス情報Ａｉ−１（Ａｉ−２）と
して出力される。

【００４８】図５は図１のプリアンプＡおよび書込ドラ
イバＡまたはプリアンプＢおよび書込ドライバＢの具体
的構成を示す回路図である。

【００４９】Ｉ／ＯコントロールＡまたはＩ／Ｏコント
ロールＢからデータバスＩＯＡａおよびＩＯＡｂまたは
ＩＯＢａまたはＩＯＢｂを介してプリアンプＡ７ａまた
はプリアンプＢ７ｂに入力された読出データは、信号Ｐ
ＡＥに関連した信号φＰＡＥの変化に応答して増幅され
、スイッチ回路ＳＷ３に読出データＲＤとして出力され
る。

【００５０】一方、スイッチ回路ＳＷ２から分岐された
書込データＷＤは書込ドライバＡ８ａまたは書込ドライ
バＢ８ｂに入力され、信号Ｗに関連した信号φＷの変化
に応答して取込まれ、データバスを介してＩ／Ｏコント
ロールＡ４ｂまたはＩ／ＯコントロールＢ４ｂに出力さ
れる。

【００５１】図６は図１の書込バッファ１１、出力バッ
ファ１０および出力ラッチ１５の各々の具体的構成を示
す回路図である。

【００５２】Ｉ／Ｏ端子から入力された書込データはＲ
ＡＳ↓信号に関連した信号φＲＡＳ↓の変化に応答して
書込バッファ１１に取り込まれる。そして信号ＤＬ！に
関連した信号φＤＬ！の変化に応答して保持された書込
データは、スイッチ回路ＳＷ２に書込データＷＤとして
出力される。

【００５３】一方、スイッチ回路ＳＷ３から出力された
読出データＲＤは、信号ＤＯＬ！に関連した信号φＤＯ
Ｌ！の変化に応答して出力ラッチ１５に保持されたデー
タは、信号φＯＥの変化とともに出力バッファ１０から
端子Ｉ／Ｏを通して外部へ読出データとして出力される
。

【００５４】図７はこの発明の一実施例による行アドレ
スの指定後の通常の読出サイクルでのパイプライン処理
における各回路の動作を時間との関連で説明した図であ
る。

【００５５】この例においては、列アドレスデータがＡ
、Ｂ、ＣおよびＤの順で順次指定され、対応する行アド
レスと列アドレスとで指定されたメモリセルの電荷情報
を読出すときの動作について説明されている。

【００５６】まず外部信号ＣＡＳ↓の立下りに応答して
、信号ＡＬ！およびＡＬ！２−１が立上るとそれに応答
して、外部列アドレスデータＡがアドレスバッファ９に
取込まれ、同時にスイッチ回路ＳＷ１がラッチＡを選択
するように切換わり、列アドレスデータＡはラッチＡ１
４ａにラッチされる（０〜５ｎｓ）。次にラッチＡに取
込まれた列アドレスデータＡの値に基づいて列デコーダ
Ａが動作し、所望のビット線対を選択する。その動作と
同時に、プリアンプＡ７ａが動作し、所望の行アドレス
と列アドレスとによって指定されたメモリセルの電荷情
報が読出される（５〜１５ｎｓ）。そして次のサイクル
では、プリアンプＡ７ａによって読出されたデータが、
切換えられたスイッチ回路ＳＷ３を通して出力ラッチ１
５に転送されそこでラッチされる（２０〜２５ｎｓ）。 そして出力ラッチ１５に保持された読出データは、出力
バッファ１０の動作によりＩ／Ｏ端子を通じて外部へ読
出される（２０〜３５ｎｓ）。

【００５７】一方、列アドレスデータＡに基づいて読出
されたデータが出力ラッチ１５に転送されたときと同時
に、次の読出動作のための列アドレスデータＢが同様に
アドレスバッファ９を通して取込まれる。今度はスイッ
チ回路ＳＷ１がラッチＢ１４ｂを選択するように切換え
られ、列アドレスデータＢはラッチＢ１４ｂに保持され
る（２０〜２５ｎｓ）。以下同様に列アドレスＢに基づ
いて列デコーダＢおよびＩ／ＯコントロールＢが動作し
、行アドレスと列アドレスデータＢに対応したメモリセ
ルのデータがプリアンプＢ７ｂおよびスイッチ回路ＳＷ
３を介して出力ラッチ１５に読出される（２５〜３５ｎ
ｓ）。以下同様に列アドレスデータＣおよびＤに対応し
たメモリセルのデータについてもラッチ、列デコーダ、
Ｉ／Ｏコントロールおよびプリアンプが交互に切換わり
、順次外部へ読出される。

【００５８】本実施例では、メモリアクセスタイムＴａ
は０〜３５ｎｓであるのに対し、メモリサイクルタイム
Ｔｃは０〜２０ｎｓとなっており、メモリサイクルはメ
モリアクセスタイムに対して大きく縮減されている。ま
たこの例ではラッチはラッチＡとラッチＢとして２つ設
けられているため、たとえば、列アドレスデータＡはラ
ッチＡには０〜４０ｎｓの間で保持されて有効であり、
列アドレスデータＢは２０〜６０ｎｓの間で有効である
。言換えれば、この列アドレスデータが有効である間に
、その列アドレスデータに対応する読出動作が行なわれ
ていることになる。このようにラッチや列デコーダ等を
２つ設けることによって、通常の読出動作のパイプライ
ン処理においても、余裕をもった動作を実現することが
できる。

【００５９】第８図はこの発明の一実施例による行アド
レスの指定後の通常の書込サイクルでのパイプライン処
理における各回路の動作を時間との関連で説明した図で
ある。

【００６０】まず外部信号ＣＡＳ↓の立下りに応答して
、信号ＡＬ！および信号ＡＬ！２−１の立上りに応答し
て、外部列アドレスデータＡがアドレスバッファ９およ
び切換えられたスイッチ回路ＳＷ１を介してラッチＡ１
４ａに取込まれ、そこで保持される（０〜５ｎｓ）。ラ
ッチＡに保持された列アドレスデータＡは後の列アドレ
スデータＣの取込みまで、すなわち４０ｎｓの時刻まで
ラッチＡに保持されていることになる。次に、外部信号
ＣＡＳ↓の立下りに応答して同様に外部列アドレスデー
タＢがアドレスバッファ９および切換えられたスイッチ
回路ＳＷ１を介してラッチＢ１４ｂに取込まれ、そこで
保持される（２０〜２５ｎｓ）。ラッチＢに保持された
列アドレスＢは後の列アドレスＤの取込みまで、すなわ
ち６０ｎｓの時刻までラッチＢに保持されることになる
。

【００６１】列アドレスデータＢの取込みと同時に、列
アドレスデータＡに対応したメモリセルへの書込データ
が信号ＤＬ！の立上りに応答して書込バッファ１１に取
込まれ、そこで保持される（２０〜２５ｎｓ）。続いて
、ラッチＡに保持されている列アドレスデータＡに基づ
いて、列デコーダＡが動作し、所望のＩ／Ｏコントロー
ルＡにおけるトランジスタをオンし、データバスと所定
のビット線対とを電気的に接続する。この列デコーダＡ
の動作とともに、書込バッファ１１に保持されている書
込データは、スイッチ回路ＳＷ２を介して書込ドライバ
Ａによって増幅され、所定のメモリセルに情報電荷とし
て書込まれる（２５〜３５ｎｓ）。

【００６２】列アドレスデータＢ以降に対応した書込デ
ータも、列アドレスデータＡに対する書込データの処理
と同様に以降のサイクルで順次書込動作が実行される。

【００６３】図９はこの発明の一実施例による行アドレ
スの指定後の動作として、読出動作と書込動作とが混在
したサイクルがパイプライン処理において行なわれた場
合の各回路の動作を時間との関連で説明した図である。

【００６４】この例においては、外部列アドレスデータ
Ａ、ＣおよびＤが読出動作としてのアドレス情報であり
、列アドレスデータＡと列アドレスデータＣとの間に入
力された列アドレスデータＢが書込動作用に対応したも
のである場合を想定している。また、メモリサイクルタ
イムとしてＴＣ１（０〜２０ｎｓ）、ＴＣ２（２０〜４
０ｎｓ）、ＴＣ３（４０〜６０ｎｓ）およびＴＣ４（６
０〜８０ｎｓ）のサイクルで順次変化しているものとし
て以下説明する。

【００６５】まず、外部信号ＣＡＳ↓の立下りに応答し
て、外部列アドレスデータＡがアドレスバッファ９およ
び切換えられたスイッチ回路ＳＷ１を通してラッチＡに
保持される（０〜５ｎｓ）。続いて、ラッチＡに保持さ
れた列アドレスＡに基づいて、列デコーダＡおよびプリ
アンプＡが動作する（５〜１５ｎｓ）。次のサイクルＴ
Ｃ２に入ると、外部信号ＣＡＳ↓の立下りに応答して、
外部列アドレスデータＢがアドレスバッファ９および切
換えられたスイッチ回路ＳＷ１を通してラッチＢにラッ
チされる（２０〜２５ｎｓ）。このとき、列アドレスデ
ータＡに基づいて読出されたデータは、プリアンプＡ、
スイッチ回路ＳＷ３を通して出力ラッチ１５に転送され
そこで保持される（２０〜２５ｎｓ）。そして出力バッ
ファ１０が動作することによって列アドレスデータＡに
対応したデータは、端子Ｉ／Ｏを介して外部へ出力され
る（２５〜３５ｎｓ）。このとき、このサイクルＴＣ２
においては、ラッチＢに保持されている書込み用の列ア
ドレスデータＢに基づいて、列デコーダＢおよびプリア
ンプＢが動作することになる（２５〜３５ｎｓ）。

【００６６】次のサイクルＴＣ３に入ると、読出動作と
して列デコーダＢおよびプリアンプＢの動作によって読
出された列アドレスデータＢに対応したメモリセルのデ
ータは、スイッチ回路ＳＷ３を介して出力ラッチ１５に
転送されそこで保持される（４０〜４５ｎｓ）が、この
サイクルにおいては、出力動作を制御する信号ＯＥが低
レベルのままであるので、出力バッファ１０は動作しな
い。 したがって、列アドレスデータＢに対応したメモリセル
のデータは外部へ読出されることはない。そして、出力
ラッチ１５の動作とともに、列アドレスデータＢに対応
したメモリセルへの書込動作のための書込データが外部
書込制御信号Ｗ！の立下りに応答して、書込バッファ１
１に取込まれそこで保持される（４０〜４５ｎｓ）。そ
して、書込バッファ１１に保持されたデータは、切換え
られたスイッチ回路ＳＷ２を通して書込ドライバＢに取
込まれそこで増幅され、ラッチＢに保持されている列ア
ドレスデータＢに基づいて動作する列デコーダＢによっ
て対応したメモリセルに増幅された書込データが書込ま
れる（４５〜５５ｎｓ）。この場合、列デコーダＡおよ
びプリアンプＡも動作しているが、その動作に用いるデ
ータバスは書込動作に用いているデータバスとは異なっ
ているため、読出動作におけるデータバスの電位の変化
は書込動作におけるデータバスの電位変化に影響を与え
ることはない。

【００６７】またこのサイクルＴＣ３においては、次の
読出動作用に外部列アドレスＣがラッチＡに保持されて
いる（４０〜４５ｎｓ）。

【００６８】次のサイクルＴＣ４においては、先のサイ
クルでラッチＡに保持されている列アドレスデータＣに
基づいて、読出動作が行なわれることになる。

【００６９】このようにこの発明の一実施例によると、
読出動作と書込動作とが混在した場合であっても、メモ
リサイクルタイムはいずれも０〜２０ｎｓとなって、読
出動作または書込動作が続く場合のメモリサイクルタイ
ムと変わらない。

【００７０】図１０はこの発明の一実施例によるリード
・モデファイ・ライトサイクルのパイプライン処理にお
ける各回路の動作を時間との関連で説明した図である。

【００７１】この例では、列アドレスデータＡに対応す
るメモリセルの情報電荷を読出した後、このメモリセル
に新たなデータを入力した後、続いて列アドレスデータ
ＢおよびＣ以降の対応するメモリセルの読出動作を続け
るものである。

【００７２】列アドレスＡの読出動作は先に説明したよ
うに、０〜３５ｎｓの時刻における読出サイクルによっ
て実行されている。この例では、列アドレスデータＡに
対応するデータの出力バッファ動作が終了した後、新た
なデータを書込むべく、４０ｎｓ時から、書込データの
ラッチが行なわれる（４０〜４５ｎｓ）。すなわち、外
部書込制御信号Ｗ↓の立下りに応答して、Ｉ／Ｏ端子か
ら書込データが書込バッファ１１に取込まれそこで保持
される。続いて列デコーダＡおよび書込ドライバＡを動
作させることによって、列アドレスデータＡに対応した
メモリセルにデータが書込まれ、モデファイサイクルが
終了する。次に列アドレスデータＢに対応するメモリセ
ルの読出動作に移るが、この列アドレスＢは２０ｎｓの
時刻において、外部信号ＣＡＳ↓の立下りに応答してラ
ッチＢに保持されている。そしてこの保持された列アド
レスデータＢに基づいて、６０ｎｓ以降において、列ア
ドレスデータＢに対応したメモリセルの情報が読出され
る。

【００７３】すなわち、モデファイサイクルとしては、
２０〜６０ｎｓ期間を要するが、前サイクルや次のサイ
クルにおける読出動作に対し何ら影響なく実行すること
が可能となる。

【００７４】この場合、列アドレスのラッチの有効期間
は、リードサイクルからモデファイサイクルの終了まで
必要であるので、０〜６０ｎｓの期間となっている。

【００７５】なお、上記実施例ではダイナミック型半導
体記憶装置に本発明を適用しているが、他の記憶装置、
たとえばスタティック型半導体記憶装置（ＳＲＡＭ）Ｅ
ＥＰＲＯＭ等の記憶装置にも同様に適用できる。

【００７６】また、上記実施例では、ダイナミック型半
導体記憶装置のページモードでのパイプライン処理につ
いて本発明を適用しているが、ページモードに限らず、
ランダムな読出／書込動作に対してもこの発明の思想は
同様に適用できる。

【００７７】さらに、上記実施例では、デコーダ等を２
つ設けているがこれらは３つ以上であっても適用可能で
あり、さらにこの発明の思想は、行デコーダを複数設け
ることにも適用することが可能である。

【００７８】

【発明の効果】この発明においては、列アドレス保持手
段および列アドレス指定手段を少なくとも２つ設けてい
るので、読出動作や書込動作が混在したような場合であ
っても、メモリサイクルタイムが短縮でき、記憶処理動
作の高速化が実現できる。

【図面の簡単な説明】

【図１】この発明の一実施例によるダイナミック型半導
体記憶装置の構成を示すブロック図である。

【図２】図１のメモリセルアレイ周りの周辺回路の具体
的構成を示す回路図である。

【図３】図１のアドレスバッファの具体的構成を示す回
路図である。

【図４】図１のラッチＡまたはラッチＢの具体的構成を
示す回路図である。

【図５】図１のプリアンプＡおよび書込ドライバＡまた
はプリアンプＢおよび書込ドライバＢの具体的構成を示
す回路図である。

【図６】図１の出力バッファ、書込バッファおよび出力
ラッチの具体的構成を示す回路図である。

【図７】この発明の一実施例による行アドレス指定後の
通常の読出サイクルでのパイプライン処理における各回
路の動作を時間との関連で説明した図である。

【図８】この発明の一実施例による行アドレス指定後の
通常の書込サイクルでのパイプライン処理における各回
路の動作を時間との関連で説明した図である。

【図９】この発明の一実施例による行アドレス指定後の
読出動作と書込動作とが混在したサイクルでのパイプラ
イン処理における各回路の動作を時間との関連で説明し
た図である。

【図１０】この発明の一実施例による行アドレスの指定
後のリード・モデファイ・ライトサイクルでのパイプラ
イン処理における各回路の動作を時間との関連で説明し
た図である。

【図１１】従来のダイナミック型半導体記憶装置の構成
を示すブロック図である。

【図１２】図１１のメモリセルアレイの周辺回路の具体
的構成を示す回路図である。

【図１３】従来のダイナミック型半導体記憶装置におけ
る行アドレス指定後の通常の読出サイクルにおける各回
路の動作を時間との関連で説明した図である。

【図１４】従来のダイナミック型半導体記憶装置におけ
る行アドレス指定後の通常の書込サイクルでの各回路の
動作を時間との関連で説明した図である。

【図１５】一般のダイナミック型半導体記憶装置におけ
るページモードにおける各信号の変化状況を示したタイ
ミングチャート図である。

【図１６】従来のダイナミック型半導体記憶装置におけ
る行アドレス指定後の通常の読出サイクルでのパイプラ
イン処理における各回路の動作を時間との関連で説明し
た図である。

【図１７】従来のダイナミック型半導体記憶装置におけ
る行アドレス指定後の通常の書込サイクルでのパイプラ
イン処理における各回路の動作の一例を、時間との関連
で説明した図である。

【図１８】従来のダイナミック型半導体記憶装置におけ
る行アドレス指定後の通常の書込サイクルでのパイプラ
イン処理における各回路の動作の他の例を、時間との関
連で説明した図である。

【図１９】従来のダイナミック型半導体記憶装置におけ
る行アドレス指定後の書込サイクルと読出サイクルとが
混在した場合のパイプライン処理における各回路の動作
を時間との関連で説明した図である。

【符号の説明】

１　　メモリセルアレイ ２　　プリチャージ回路 ３　　センスアンプ ４ａ　　Ｉ／ＯコントロールＡ ４ｂ　　Ｉ／ＯコントロールＢ ５ａ　　列デコーダＡ ５ｂ　　列デコーダＢ ６　　行デコーダ ７ａ　　プリアンプＡ ７ｂ　　プリアンプＢ ８ａ　　書込ドライバＡ ８ｂ　　書込ドライバＢ ９　　アドレスバッファ １０　　出力バッファ １１　　書込バッファ １３　　タイミング発生回路 ＳＷ１〜ＳＷ３　　スイッチ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　行および列よりなるマトリックス状に
   配置された複数のメモリセルを有し、指定された行およ
   び列に対応するメモリセルに情報を書込み、対応するメ
   モリセルに保持された情報を読出す半導体記憶装置であ
   って、行アドレスを入力する行アドレス入力手段と、前
   記入力された行アドレスを指定する行アドレス指定手段
   と、前記入力された行アドレスに対する列アドレスを連
   続的に入力する列アドレス入力手段と、前記入力された
   列アドレスの１を保持する第１の列アドレス保持手段と
   、前記第１の列アドレス保持手段によって保持された列
   アドレスを指定する第１の列アドレス指定手段と、前記
   第１の列アドレス保持手段によって保持された列アドレ
   スに続いて入力された列アドレスを保持する第２の列ア
   ドレス保持手段と、前記第２の列アドレス保持手段によ
   って保持された列アドレスを指定する第２の列アドレス
   指定手段と、指定された行および列アドレスに対応する
   メモリセルに対して情報の書込または読出動作を行なう
   動作手段と、前記行アドレス指定手段と前記第１の列ア
   ドレス指定手段とによって指定された第１の行および列
   アドレスに基づいて前記動作手段を動作させ、前記第１
   の行および列アドレスに基づいた前記動作手段の動作の
   終了までに前記第２の列アドレス保持手段を能動化させ
   、前記第１の行および列アドレスに基づいた前記動作手
   段の動作の終了後に前記行アドレス指定手段と前記第２
   の列アドレス指定手段とによって指定された第２の行お
   よび列アドレスに基づいて前記動作手段を動作させる制
   御手段とを備えた、半導体記憶装置。