JP4084428B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4084428B2 JP4084428B2 JP01799096A JP1799096A JP4084428B2 JP 4084428 B2 JP4084428 B2 JP 4084428B2 JP 01799096 A JP01799096 A JP 01799096A JP 1799096 A JP1799096 A JP 1799096A JP 4084428 B2 JP4084428 B2 JP 4084428B2
- Authority
- JP
- Japan
- Prior art keywords
- blocks
- data
- block
- word line
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、パイプライン動作を行う装置に関し、特にパイプライン動作を行うメモリに関する。
【０００２】
【従来の技術】
情報化社会の根幹をなすメモリとしてＤＲＡＭ（Dynamic Random Access Memory）は、高集積度化が可能であるために広く用いられている。このＤＲＡＭのデータ読み出し／書き込みの速度を向上させるために、例えば、通常のＤＲＡＭにはページモードを設ける等の工夫がされている。また高速なデータ転送を可能にするＤＲＡＭの一種として、クロック周波数と同期してデータの読み出し／書き込みを行うＳＤＲＡＭ（Synchronous DRAM）がある。
【０００３】
図２１（Ａ）に従来のＤＲＡＭのページモードにおけるデータ読み出しのタイミングチャートを示し、図２１（Ｂ）にＳＤＲＡＭのバーストモード時のデータ読み出しのタイミングチャートを示す。
図２１（Ａ）に示されるようにＤＲＡＭのページモードに於ては、あるローアドレス（ＲＡ１）が入力されてから次のローアドレス（ＲＡ２）が入力されるまでの１サイクルの間に、複数のコラムアドレス（ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４）が入力される。これによって、同一のローアドレスに格納されているデータであるならば、例えば２０ｎｓ程度の時間間隔で、図のＱ１、Ｑ２、Ｑ３、Ｑ４のようにデータを取り出すことが出来る。従って、データアドレスが連続している場合やデータアドレスが同一のローアドレスを有する場合に、ページモードを有効に活用することが出来る。
【０００４】
また図２１（Ｂ）に示されるようにＳＤＲＡＭに於ては、あるローアドレス（ＲＡ１）が入力されてから次のローアドレス（ＲＡ２）が入力されるまでの１サイクルの間に、初期コラムアドレス（ＣＡ１）がクロック（ＣＬＫ）と同期して入力され、引き続くコラムアドレスがメモリ内部で生成される。これによって、同一のローアドレスに格納されているデータであるならば、クロックと同期して高速に連続してＱ１、Ｑ２、Ｑ３、Ｑ４のようにデータを取り出すことが出来る。従って、ＤＲＡＭのページモードの場合と同様に、データアドレスが連続している場合やデータアドレスが同一のローアドレスを有する場合に、高速なデータ読み出しを行うことが出来る。
【０００５】
【発明が解決しようとする課題】
図２１（Ａ）のＤＲＡＭページモード及び図２１（Ｂ）のＳＤＲＡＭに於て、ローアドレスを順次入力できる１サイクルの時間は、通常のモードで動作しているＤＲＡＭのものと同じである。従って、同一のローアドレスからではなくランダムにデータを取り出す場合には、ＤＲＡＭのページモード或いはＳＤＲＡＭを用いても、通常のモードのＤＲＡＭと同程度のデータ読み出し速度しか得られない。
【０００６】
ＤＲＡＭに於てはローアドレスの１サイクルの時間内に、ビット線（コラムアドレス）をプリチャージして待機状態にし、ワード線（ローアドレス）を選択してセンスアンプにデータを読み込み、ビット線を選択してデータを読みだすという一連の動作を行う必要がある。これによりロー・アクセス動作の周期は、通常１００ｎｓ程度を有する。このようにＤＲＡＭに於ては、毎回データを読みだす前にビット線をプリチャージしておく必要があるため、データをランダムに連続して読みだすことは困難である。
【０００７】
これを解決するための方法としては、例えばメモリを複数のバンク化する方法が挙げられる。これは原理的には同一のメモリチップを複数個用意するのと同様である。Ｎ個のバンクを用意すれば、ランダムにデータをアクセスする場合、（Ｎ−１）／Ｎの確率で前回アクセスしたのとは別のバンクにアクセスすることになる。前回アクセスしたバンクを除く各バンクはビット線がプリチャージされた待機状態にあるので、順次別のバンクをアクセスしていけば連続的にデータ読み出し／書き込みを行うことが出来る。
【０００８】
しかしながらメモリバンク方式に於ては、一つの独立したメモリが必要とする制御回路一式を各バンクに対して設ける必要がある。従って、バンクの数を増やすことはチップ面積の増加につながる。
従って本発明は、チップ面積の増加をもたらすことなく複数の同一動作を行うメモリブロックを用意することによって、高速なアドレスアクセスを可能にするメモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１の発明の装置は、マトリックス状に配置されたメモリセルからなるメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択ワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択ワード線に含まれるメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、複数のコマンド／アドレス入力にそれぞれ対応する複数のブロックを順次選択する制御手段と、前記複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、前記複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記センスアンプ回路を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、前記制御手段により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００１０】
従って、ブロックを選択するための制御回路を複数のブロックに対し共通に設けるので各ブロックに複雑な制御機構を設けることなく、更に、あるブロックがある動作を実行している間に、その動作を既に終了した他のブロックがその動作の次の動作を実行することにより、ブロック全体として所定の動作をパイプライン的に高速に実行することが出来る。
【００１１】
請求項２の発明に於ては、請求項１記載の装置に於て、前記制御手段は、ブロックを一つずつ順次選択する手段を含み、前記選択されたブロックの各々は、選択されると前記動作を前記の順序で実行する手段を含むことを特徴とする。
【００１２】
従って、各ブロックが所定の順序で動作を実行する手段を含むことにより、制御手段は各ブロックを順次選択するだけで、パイプライン動作を実現することが出来る。請求項３の発明に於ては、請求項１記載の装置に於て、前記制御手段は、前記選択されたブロックの各々に対し、前記動作の各々を前記の順序で実行することを指示する手段を含むことを特徴とする。
【００１３】
従って、各ブロックは指定された動作を実行するだけで、パイプライン動作を実現することが出来る。請求項４の発明に於ては、請求項１記載の装置に於て、外部との信号入出力のための入出力手段を更に含むことを特徴とする。
【００１４】
従って、メモリに対するデータの読み書きを、パイプライン動作によって高速に実行することが出来る。請求項５の発明に於ては、請求項４記載の装置に於て、前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときにはブロックの選択を待つことを特徴とする。
【００１５】
従って、パイプライン動作が乱れたときでも選択されたブロックの動作を遅らせて実行することにより、全ての動作を漏れなく要求されたとおりに実行することが出来る。請求項６の発明に於ては、請求項４記載の装置に於て、前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときには該条件の原因となる前記選択されたブロックの前記動作を実行させずに後続の処理を続けることを特徴とする。
【００１６】
従って、パイプライン動作を乱すような動作を省略することによって、パイプライン動作を途切らすことなく実行可能となる。請求項７の発明に於ては、請求項４記載の装置に於て、前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときには該条件の原因となる前記選択されたブロックの前記動作の実行を待たせることを特徴とする。
【００１７】
従って、パイプライン動作を乱すような動作が試みられた時は、その動作を省略してパイプライン動作を途切れなく実行すると共に、実行不可能な命令が与えられたことを通知することができる。請求項８の発明に於ては、請求項４記載の装置に於て、前記制御手段及び前記複数のブロックの同期をとるためのストローブ信号を受け取る同期制御回路を更に含むことを特徴とする。
【００１８】
従って、ストローブ信号入力によってメモリ装置を同期させて使用することが出来る。請求項９の発明に於ては、請求項８記載の装置に於て、前記入出力手段は、前記ストローブ信号によって前記信号入出力を同期させる信号入力回路及び出力回路を更に含むことを特徴とする。
【００１９】
従って、ストローブ信号入力によってメモリ外部装置とのインターフェースの性能を向上することが出来る。請求項１０の発明に於ては、請求項９記載の装置に於て、前記同期制御回路は、前記ストローブ信号以外に少なくとも一つの信号を受け取り、前記信号入力回路は少なくとも一つの信号及び該ストローブ信号を用いて信号入力を非多重化することを特徴とする。
【００２０】
従って、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
請求項１１の発明に於ては、請求項１０記載の装置に於て、前記非多重化の１サイクルは、前記ストローブ信号のＮ（自然数）サイクルであることを特徴とする。
【００２１】
従って、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
請求項１２の発明に於ては、請求項１１記載の装置に於て、前記複数のブロックが前記動作の一つから次の一つに移行するのは前記ストローブ信号のサイクルのＮ回に一回であることを特徴とする。
【００２２】
従って、外部からのデータ入力系列に同期してブロックを逐次切り替えていることが出来る。請求項１３の発明に於ては、請求項９記載の装置に於て、前記同期制御回路は、前記ストローブ信号以外に少なくとも一つの信号を受け取り、前記出力回路は少なくとも一つの信号及び該ストローブ信号を用いて信号出力をパラレルデータからシリアルデータに多重化することを特徴とする。
【００２３】
従って、データ出力を高速に行うことができる。
請求項１４の発明に於ては、請求項１３記載の装置に於て、前記多重化の１サイクルは、前記ストローブ信号のＮサイクルであることを特徴とする。
従って、各ブロックからＮ個のデータを並列に読み出して、パラレル−シリアル変換を実行することによりデータ出力を高速に行うことができる。
【００２４】
請求項１５の発明に於ては、請求項１０乃至１４記載の装置に於て、２つのフリップフロップ間のデータ転送を前記ストローブ信号から生成した信号により制御して、前記入出力手段、前記複数のブロック、及び前記制御手段を同期させる内部クロックを生成する内部クロック生成器を更に含むことを特徴とする。
【００２５】
従って、ストローブ信号を基にして入出力インターフェースを制御すると共に、内部回路を制御する内部クロックを生成することが出来る。請求項１６の発明に於ては、請求項４記載の装置に於て、入力回路は、前記複数のブロックの一つを指定するブロックアドレスを受け取ることを特徴とする。
【００２６】
従って、ブロックアドレス、ローアドレス、及びコラムアドレスを一つのアドレス空間にまとめて、外部から自由にアクセスすることが出来る。請求項１７の発明に於ては、請求項４記載の装置に於て、前記制御手段はブロックの一つを選択するときに、選択されたブロックに選択ワード線のアドレスを供給することを特徴とする。
【００２７】
従って、各ブロックは選択されたローアドレスを記憶することが出来るので、他のブロックに対するローアドレス指定の際に選択されたローアドレスが上書きされることがない。請求項１８の発明に於ては、請求項１７記載の装置に於て、前記選択されたブロックは、選択された一つのローに含まれる前記メモリセルのデータを前記センスアンプ回路に取り込む動作を行うブロックと、選択された一つのコラムの該センスアンプ回路に対してデータ読み書きの動作を行うブロックと、プリチャージ動作を行うブロックを含むことを特徴とする。
【００２８】
従って、ロー選択及びセンスアンプ取り込みの動作と、データ読み書きの動作と、プリチャージ動作をパイプライン化することにより、連続的にデータ読み書きを行うことが出来る。
請求項１９の発明に於ては、請求項１７記載の装置に於て、前記選択されたブロックは、一つのローが選択された状態のブロックと、前記メモリセルにデータを書き込む動作を行うブロックと、プリチャージ動作を行うブロックを含むことを特徴とする。
【００２９】
従って、ロー選択の動作とデータ書き込みの動作とをパイプライン化することにより、連続的にデータ書き込みを行うことが出来る。請求項２０の発明に於ては、請求項１７記載の装置に於て、前記双方向バスと対応する前記センスアンプ回路とを接続する直列に配列された複数のＭＯＳスイッチを含み、該センスアンプ回路をデータ読み書きのために選択したときに該ＭＯＳスイッチをＯＮすることを特徴とする。
【００３０】
従って、ブロック撰択及びコラム撰択を上記ＭＯＳスイッチの各々に割り当てることにより、選択されたブロックの選択されたコラムにアクセスすることが出来る。請求項２１の発明のメモリ装置は、アドレス入力及びデータ入出力のための入力回路及びデータ入出力回路と、各々がマトリクス状のメモリアレイを備えた同一で複数のブロックと、該ブロックの状態を制御する制御信号を生成し、複数のブロックを順次選択して動作実行させる制御回路と、該ブロックに該制御信号を供給する制御線と、前記入力回路からのアドレス入力を受け、該ブロックの一つを選択するためのアドレスをデコードするアドレスデコーダと、該ブロックの一つを該アドレスにより選択するためのアドレス線と、前記複数のブロックに対し共通に設けられ、該複数のブロックと前記データ入出力回路との間でデータを伝送するため該複数のブロックの各々に接続されている双方向バスと、該ブロックの各々に設けられ該ブロックの状態を記憶する状態記憶ラッチと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答してビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３１】
従って、制御線及びアドレス線によって各回路ブロックに異なる動作を同時に実行させることが可能となり、回路ブロックに対するデータ読み書きをパイプライン的に実行することが可能となる。請求項２２の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に含まれるメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、複数のブロックを順次選択して、特定のワード線を選択する状態か、前記センスアンプ回路を介してメモリセルのデータを読み出す状態か、プリチャージ動作を選択する状態かを制御する制御回路と、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３２】
請求項２３の発明に於ては、請求項２２記載のメモリに於て、前記ワード線を撰択する動作と、該ワード線に含まれる前記メモリセルのデータを読み出す動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする。
【００３３】
請求項２４の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路と、そのブロックが特定のワード線を選択する状態か、センスアンプを介してメモリセルのデータを読み出す状態か、プリチャージ動作を選択する状態かを制御する制御回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行することにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３４】
請求項２５の発明に於ては、請求項２４記載のメモリに於て、前記制御回路は、前記ワード線を撰択する動作と、該ワード線に含まれる前記メモリセルのデータを読み出す動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御することを特徴とする。
【００３５】
請求項２６のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダと、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作を制御する第１の制御回路と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作を制御する第２の制御回路と、該複数のブロックの中から第３のブロックを選択してビット線をプリチャージする動作を制御する第３の制御回路を含み、順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させることにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３６】
請求項２７の発明に於ては、請求項２６記載のメモリに於て、前記第１の制御回路、前記第２の制御回路、及び前記第３の制御回路は、クロックに同期して所定のタイミングで連続して動作されることを特徴とする。請求項２８の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、複数のブロックを順次選択して、ブロックが特定のワード線を選択する状態か、前記センスアンプ回路を介してメモリセルのデータを読み出す或いは書き込む状態か、プリチャージ動作を選択する状態かを制御する制御回路と、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す或いは書き込む動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し又は書き込み、及びプリチャージの動作を該データ読み出し又はデータ書き込みが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３７】
請求項２９の発明に於ては、請求項２８記載のメモリに於て、前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す或いは書き込む動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする。
【００３８】
請求項３０の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路と、そのブロックが特定のワード線を選択する状態か、センスアンプを介してメモリセルのデータを読み出す或いは書き込む状態か、プリチャージ動作を選択する状態かを制御する制御回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路を介してデータを読み出す或いは書き込む動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行することにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３９】
請求項３１の発明に於ては、請求項３０記載のメモリに於て、前記制御回路は、前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す或いは書き込む動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御することを特徴とする。
【００４０】
請求項３２の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダと、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す或いは書き込む動作を制御する第１の制御回路と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作を制御する第２の制御回路と、該複数のブロックの中から第３のブロックを選択してビット線のプリチャージ動作を制御する第３の制御回路を含み、順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させることにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００４１】
請求項３３の発明に於ては、請求項３２記載のメモリに於て、前記第１の制御回路、前記第２の制御回路、及び前記第３の制御回路は、クロックに同期して所定のタイミングで連続して動作されることを特徴とする。
【００５１】
請求項３４の発明に於ては、請求項２２、２４、２６、２８、３０、及び３２のいずれか一項記載のメモリにおいて、前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す動作と、前記ビット線をプリチャージする動作とを、クロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする。
【００５２】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図１（Ａ）及び（Ｂ）は本発明の原理によるパイプライン動作装置の構成を示すブロック図である。
【００５３】
図１（Ａ）に示される本発明の原理によるパイプライン動作装置は、制御装置１、複数のブロック２、及び制御装置１と各ブロックとを接続する制御線３を含む。複数のブロック２の各々は、Ｍ個の異なった動作Ａ１、Ａ２、・・・、ＡＭを所定の順序で実行することが出来る。制御装置１は、制御線３を介して複数のブロック２のうちの一つを選択する。選択されたブロック２は、Ｍ個の動作を所定の順序で実行する。各動作の実行に要する時間を１サイクルとして、制御装置１は、複数のブロック２のうちで動作していないブロック２を各サイクル毎に一つずつ選択する。選択されたブロック２のＭ個の動作はＭサイクルで終了するので、選択されて同時に動作している複数のブロック２の数はＭ個になる。
【００５４】
これにより例えばＡＭの動作は、各サイクルに於て、複数のブロック２のうちのどれか一つによって必ず実行されていることになる。従って、ＡＭを実行するためにはその前のＡ１、・・・、ＡＭ−１のＭ−１個の動作を行う必要があるにも関わらず、複数のブロック２全体としては１サイクル毎にＡＭの動作を行うことが可能となる。つまり複数のブロック２全体でパイプライン的な動作を実行可能となる。
【００５５】
図１（Ｂ）に示されるのは、図１（Ａ）に示される本発明の原理によるパイプライン動作装置の変形である。図１（Ｂ）のパイプライン動作装置は、制御装置１Ａ、複数のブロック２Ａ、及び制御装置１Ａと各々のブロックとを接続するＭ本（図では３本）の制御線３Ａを含む。複数のブロック２Ａの各々は、制御線の本数に一致する個数の異なった動作Ａ１、Ａ２、・・・、ＡＭを実行することが出来る。制御装置１Ａは、制御線の複数の群（Ａ１、Ａ２、・・・、ＡＭ）の各々の群について、複数のブロック２Ａのうちの一つを選択し、選択されたブロック２Ａに、制御線によって決められたＭ個の動作のうちの所定の一つを指定する。これにより選択されたブロック２Ａは指定された動作を実行する。指定された動作の実行に要する時間を１サイクルとして、制御装置１Ａは、この選択されたブロック２Ａに対して各サイクルに於てＭ本の制御線のうち１本を選択して一つずつ動作を指定することにより、所定の順序でＭ個の動作を実行させる。更に、制御装置１Ａは、複数のブロック２Ａのうちで動作していないブロック２Ａを各サイクル毎に一つずつ新たに選択して、既に選択されているブロック２Ａと同様に、所定の順序でＭ個の動作を実行させる。選択されたブロック２ＡのＭ個の動作はＭサイクルで終了するので、選択されて同時に動作している複数のブロック２Ａの数はＭ個になる。
【００５６】
従って図１（Ａ）の場合と同様に、例えばＡＭの動作は、各サイクルに於て、複数のブロック２Ａのうちのどれか一つによって必ず実行されていることになる。従って、ＡＭを実行するためにはその前のＡ１、・・・、ＡＭ−１のＭ−１個の動作を行う必要があるにも関わらず、複数のブロック２Ａ全体としては１サイクル毎にＡＭの動作を行うことが可能となる。つまり複数のブロック２Ａ全体でパイプライン的な動作を実行可能となる。
【００５７】
図１（Ａ）に於ては、各ブロック２はＭ個の動作を所定の順序で実行する機能を有している必要があるが、ブロック２と制御装置１の間の配線の本数は図１（Ｂ）の場合に比べて少ない。図１（Ｂ）に於ては、各ブロック２Ａは指定された動作を実行するだけで良いため図１（Ａ）のブロック２よりも簡単な構成となるが、ブロック２Ａと制御装置１Ａの間の配線が複雑になる。なお図１（Ａ）のブロック２に含まれる所定の順序でＭ個の動作を実行する機能は、図１（Ｂ）の制御装置１Ａに含まれるＭ個の動作を所定の順序で各ブロック２Ａに実行させる機能と本質的には同一である。従って図１（Ａ）及び１（Ｂ）の違いは、この所定の順序でＭ個の動作を実行する機能を、各ブロックに配置するか或いは制御装置に集約するかの違いである
図２は、本発明の原理をＤＲＡＭに応用した実施例の構成図である。図２に示されるＤＲＡＭの実施例は、図１（Ａ）に対応する構成となっているが、図１（Ｂ）に対応する構成に変形することは容易である。本発明の原理によるＤＲＡＭは、大略、入力回路１０、同期制御回路２０、データ入出力回路３０、グローバル・ロー・スケジューラー４１、リフレッシュ・アドレス・カウンタ４２、リード／ライト・スケジューラー４３、コラム・スケジューラー４４、バースト・アドレス・カウンタ４５、データ転送／コラム・デコーダ４６、及び複数のブロック５０を含む。図２において、グローバル・ロー・スケジューラー４１が図１（Ａ）の制御装置１と対応している。
【００５８】
入力回路１０は、ＤＲＡＭの複数の入力端子ＩＮ（図２では１つのみ図示）から入力された入力信号を受け取り、データ読み出し／書き込みのアドレスに関するアドレスデータ、及び各ブロック５０に与える命令に関するコマンドデータを入力信号から抽出する回路である。入力回路１０は、入力信号を一時的に格納する入力信号バッファ１１、アドレス・レジスタ１２、アドレス・プレデコーダ１３、コマンド・レジスタ１４、コマンド・デコーダ１５、及びモードレジスタ１６とモード・デコーダ１７を含む。
【００５９】
アドレス・レジスタ１２は、入力信号バッファ１１より供給された入力信号を受け取り、読み出し／書き込みアドレスを入力信号から抽出して格納する。アドレス・プレデコーダ１３は、アドレス・レジスタ１２から供給されたアドレスをデコードする。コマンド・レジスタ１４は、入力信号バッファ１１より供給された入力信号を受け取り、各ブロック５０の動作を指定するコマンドを入力信号から抽出して格納する。コマンド・プレデコーダ１５は、コマンド・レジスタ１４から供給されたコマンドをデコードする。モードレジスタ１６は、通常のＤＲＡＭ同様に動作レイテンシーやリフレッシュモード等を指定するために、モード設定データを格納するレジスタである。モード・デコーダ１７は、モード・レジスタ１６から供給されたモードをデコードする。
【００６０】
入力回路１０から送出されるアドレス、モード、及びコマンドは、グローバル・ロー・スケジューラー４１、リード／ライト・スケジューラー４３、及びコラム・スケジューラー４４の各々に供給される。これら、４１、４３、４４は、後述する複数のブロックに対し共通に設けられている。
【００６１】
同期制御回路２０は、ＤＲＡＭのストローブ入力端子Ｓｔｒｏｂｅから入力されるストローブ信号と、制御信号入力端子ＣＴＲＬから入力される制御信号（後述するフラグ信号を含む）とを基にして、内部クロックを生成する回路である。同期制御回路２０は、ストローブ信号を一時的に格納するストローブ・バッファ２１、制御信号を一時的に格納する制御信号バッファ２２、及び内部クロック生成器２３を含む。内部クロック生成器２３は、ストローブ信号と制御信号とを基にして後述するような内部クロックを生成する。生成された内部クロックは、グローバル・ロー・スケジューラー４１、入力回路１０、リード／ライト・スケジューラー４３、コラム・スケジューラー４４、及びデータ入出力回路３０の各々に供給される。
【００６２】
データ入出力回路３０は、ＤＲＡＭのデータ入出力端子Ｄ／Ｑから入力或いは出力される信号のための回路である。データ入出力回路３０は、データ入出力端子Ｄ／Ｑに対するデータ入出力のために一時的に入出力データを格納する入出力バッファ３１、及び内部回路に対するデータ転送のために、内部クロック及び読み出し／書き出しのタイミングに基づいて入出力データを格納する入出力レジスタ３２を含む。
【００６３】
ブロック５０の各々は、データを格納するメモリセル配列、各種ドライバ、ローアドレスを格納するレジスタ、及び各種動作を所定の順序で実行するよう制御する回路を含むデータ記憶部である。ブロック５０の各々は、当該ブロックに於ける各動作を所定の順序で実行するためのローカル・ロー・スケジューラー５１、供給されたローアドレスを格納するローアドレス・レジスタ５２、そのローアドレスで指定されたワード線を選択するワード線ドライバ５３及び５４、センスアンプを駆動するセンスアンプ・ドライバ５５、メモリアレー５６及び５７、及びセンスアンプ５８よりなる。各ブロック５０のセンスアンプ５８には、複数の共通の双方向バス６０が接続されており、この双方向バス６０がセンスアンプ５８とデータ転送／コラム・デコーダ４６間のデータ転送を行う。
【００６４】
尚、従来のＳＤＲＡＭに搭載された複数のバンクは、それぞれデータ転送／コラムデコーダ４６を有していたが、本発明では複数のブロック５０に対し共通の双方向バス６０とデータ転送／コラムデコーダ４６を設けている。本発明におけるブロックと従来のＳＤＲＡＭのバンクとの違いの一つはこの点にある。本発明はこれによりチップ面積の縮小を図っている。
【００６５】
リフレッシュ・アドレス・カウンタ４２は、各ブロック５０のリフレッシュ動作をする際にローアドレスを順次与えるものであり、生成されたローアドレスはグローバル・ロー・スケジューラー４１に供給される。バースト・アドレス・カウンタ４５は、バーストモードで同一のローアドレスから連続したコラムアドレスのデータを読みだす際のコラムアドレスを順次与えるものであり、生成されたコラムアドレスはコラム・スケジューラー４４に供給される。
【００６６】
グローバル・ロー・スケジューラー４１は、入力回路１０からアドレス及びコマンド、同期制御回路２０から内部クロックを受け取り、各ブロック５０に対するローアドレスのスケジューリングを行う。即ち、グローバル・ロー・スケジューラー４１は、受け取ったアドレスに含まれるブロックアドレスとローアドレスを抽出し、ブロックアドレスに示されるブロック５０を選択し、ローアドレスに示されるワード線を選択するようにそのブロック５０に指示する。また受け取ったコマンドに応じて、プリチャージ、リフレッシュ等の動作をするように、選択されたブロック５０に指示を与える。これらの指示は後述するように、コマンド及び内部クロックに応じて行われる。
【００６７】
コラム・スケジューラー４４は、入力回路１０からアドレス及びコマンド、同期制御回路２０から内部クロックを受け取り、各ブロック５０に対するコラムアドレスのスケジューリングを行う。即ち、コラム・スケジューラー４４は、受け取ったアドレスに含まれるコラムアドレスを抽出し、データ転送／コラム・デコーダ４６に供給する。このタイミングは、コマンド及び内部クロックに応じて決定される。これによりデータ転送／コラム・デコーダ４６は、データ読み出し／書き込みの際に、コラムアドレスに対応するビット線のセンスアンプを選択することが出来る。
【００６８】
リード／ライト・スケジューラー４３は、入力回路１０からアドレス及びコマンド、同期制御回路２０から内部クロックを受け取り、各ブロック５０に対するデータ読み出し／書き込みのスケジューリングを行う。即ち、リード／ライト・スケジューラー４３は、受け取ったアドレスからブロックアドレスを抽出し、ブロックアドレスに示されるブロック５０を選択し、そのブロック５０のセンスアンプ・ドライバ５５を駆動する。このタイミングは、コマンド及び内部クロックに応じて決定される。またリード／ライト・スケジューラー４３は、データ転送／コラム・デコーダ４６に対してデータ読み出し／書き込みのタイミングを与える。
【００６９】
図３は、本発明の実施例によるＤＲＡＭの各ブロックのスケジューリングの一例を示す。図３に示されるように、グローバル・ロー・スケジューラー４１（図２）によって選択されたブロック５０（図２）は、クロック（ストローブ）信号の４サイクルの間に一つのコマンドを実行することが出来る。各ブロックは、クロックの４サイクル毎に状態が切り替わるように動作する。図２はバースト長が２である場合の例を示し、一度に４ビットのデータがパラレルに読み出されて出力時にシリアルデータに変換され、それが一度のブロックアクセスに対して２回行われる。
【００７０】
図２及び図３に於て、各ブロックは最初待機状態にある。まずグローバル・ロー・スケジューラー４１によってあるブロック５０が選択されると、選択されたブロック５０のローカル・ロー・スケジューラー５１は、Select/Boost命令により最初のタイミングでワード線を選択し、クロックの４サイクル後である次のタイミングで選択されたワード線に繋がれたメモリ・セルのデータをセンスアンプ５８に取り込む。更に次のタイミングで、Read命令によりデータが読み出される。この場合はバースト長が２であるので、データ読み出しは２度連続して行われ、クロックの８サイクルの間に８ビットのデータが順次取り出されデータ出力１０〜１７として外部へ出力される。ローカル・ロー・スケジューラー５１はRead命令の後にはPrecharge 命令を実行する。これによりビット線がプリチャージされ、選択されたブロック５０は待機状態に戻る。
【００７１】
グローバル・ロー・スケジューラー４１は、このようなブロック５０の一つを、図３に示されるように２タイミング（８クロック）ごとに順次選択する。これにより、まずあるタイミングで１番目のブロック５０がSelect/Boost命令を実行する。２タイミング後に１番目のブロック５０がRead命令を実行すると同時に、２番目のブロック５０が選択されSelect/Boost命令を実行する。更に２タイミング後に、１番目のブロック５０がPrecharge 命令、２番目のブロック５０がRead命令、３番目のブロック５０がSelect/Boost命令を同時に実行する。このようにして、異なるブロック５０が順次Select/Boost命令、Read命令、及びPrecharge 命令を実行していくことにより、各ブロック５０がパイプラインのように動作して、連続してデータを取り出すことが可能となる。
【００７２】
ここで再度図３のチャートに戻ると、Ｒｅａｄ−１とＲｅａｄ−２の命令のセットは、任意の時点において、複数のブロックのうち１つのみが実行している。これは、図２において、双方向バス６０及びデータ転送／コラムデコーダ４６が複数のブロック５０に対し共通に設けられていることによる。即ち、ある時点において同時に複数のブロックが読み出し動作を行うと、６０、４６の競合が生じてしまい正常な動作が保証されない。従って、図３において、ブロック１〜５は並列的に動作しているが、Ｒｅａｄ動作については、ある時点において１つのブロックのみ動作が許される。逆に、複数のブロックにおいて競合の生じない動作（例えばスタンバイ動作）については、複数のブロックが同時に動作することも可能である。勿論読み出すデータのアドレスによっては、同一のブロックに連続してアクセスする場合が存在し、この場合は連続したパイプライン動作は乱されることになる。
【００７３】
図３に示される各ブロックのスケジューリングは、データを読み出す場合について説明されたが、データをＤＲＡＭに書き込む場合も同一のスケジュールで命令を実行すればよい。但しRead命令の代わりにWrite 命令を与えて、センスアンプ５８を介してメモリアレー５６或いは５７にデータを書き込むことになる。なおデータ書き込みの際には、Select/Boost命令はワード線を選択するだけでよく、データをセンスアンプ５８に取り込まなくても良い。
【００７４】
各ブロック５０に於ては、ブロック選択時に提供されたローアドレスに対応してワード線が選択される。しかしあるブロック５０に於て読み込まれたローアドレスが、データ読み出し完了前に、他のブロック５０に対する選択時のローアドレスによって書き換えられてしまっては支障がある。従って各ブロック５０は、自分用のローアドレスを格納しておくラッチであるロー・アドレス・レジスター５２を必要とする。このラッチは、デコードされたアドレスを格納するようにワード線毎に設けられてもよいし、或いはデコード前のアドレスを格納するPredecode レジスタとして設けられてもよい。或いは、両者の中間表現であるアドレスを格納するレジスタとして設けられてもよい。
【００７５】
本発明によるＤＲＡＭチップには、１６ビットよりなるコマンド／アドレス入力が外部より図２のＩＮ端子に与えられる。このコマンド／アドレス入力は、チップのＣＴＲＬ端子（図２）へ入力されるフラグ信号Flag-0がＨＩＧＨの時に入力されるものであり、フラグ信号Flag-0がＨＩＧＨの間にストローブ信号に同期して、非多重化され４通りの内容に切り替えられる。
【００７６】
図４は、チップへのコマンド／アドレス入力の４通りの内容を示す。図４（Ａ）に示されるように、ストローブ信号（Strobe）の最初のサイクルの時には、コマンド／アドレス入力は、デバイスＩＤ、バンクアドレス、及びコマンドを示す。ストローブ信号の第２番目のサイクルの時には、コマンド／アドレス入力は、ローアドレスとブロックアドレスを示す。また、ストローブ信号が第３番目のサイクルの時には、コマンド／アドレス入力は、コラムアドレスを示す。ストローブ信号が最後の第４番目のサイクルの時のコマンド／アドレス入力は現時点では使用されない。
【００７７】
図４（Ｂ）は、第１のサイクルに於けるコマンド／アドレス入力に於て、ビット８からビット１５に指定されるコマンドの詳細を示す。図４（Ｂ）に示されるように、例えば、ビット１が１の場合はリフレッシュ動作を指定し、ビット２が１の場合はワード線撰択を指定し、ビット４からビット６でバースト長を指定する等である。このようにビットパターンによって指定されたコマンドが、あるブロック５０に対する動作を規定する。即ち、図４（Ａ）のコマンド／アドレス入力に示されるように、デバイスＩＤが指定するデバイスのバンクアドレスが指定するバンクのブロックアドレスが指定するブロック５０に対して、上記ビットパターンによって指定されたコマンドが供給される。これによって各ブロックは、例えば１６バースト動作或いは８バースト動作等を指定する供給されたコマンドに基づいて、所定のタイミングでSelect命令、Read/boost命令、Precharge 命令等を実行する。
【００７８】
図５は、チップへのコマンド／アドレス入力とFlag-0入力との関係を示すタイムチャートである。図５に示されるようなタイミングで、チップへのストローブ信号入力に対して、Flag-0の信号及びコマンド／アドレス入力をチップに与える。これによって、図４（Ａ）に示されるように入力ストローブの４サイクルで構成される一つのコマンド／アドレス入力が、フラグ信号Flag-0の立ち上がりを開始のタイミングとしてチップに取り込まれる。なお入力ストローブ信号の本来の１／２サイクルを本発明では１サイクルとしてこの動作が行われる。また図５に於て、コマンド／アドレス入力はフラグ入力に対してストローブの１サイクル分遅れているが、これは、フラグ信号をコマンド／アドレス入力より時間的に先に入力する必要があるためである。
【００７９】
図６は、上述のように４サイクルで与えられる入力を、各々のサイクルで分離するための信号入力回路を示す。図６に於て、ノードＩＮはコマンド／アドレス入力の１ビットに相当する。即ちノードＩＮには、図５に示されるように、入力ストローブ信号に同期して４サイクルで一つのコマンド／アドレス入力が与えられる。
【００８０】
図６の入力回路は、入力バッファ部１００Ａ及び１００Ｂ及び入力レジスタ１０１Ａ乃至１０１Ｄを含む。入力バッファ部１００Ａ及び１００Ｂは、ノードＳＴＲに与えられたストローブ信号が立ち上がるときに、ノードＩＮに与えられたデータを保持する（ノードＥＮＡＢＬＥはアクティブ）。従って、入力バッファ部１００Ａは、ノードＩＮに与えられた入力信号をストローブ信号Strobeの立ち上がりで保持し、入力バッファ部１００Ｂは、ノードＩＮに与えられた入力信号を反転ストローブ信号／Strobeの立ち上がりで保持する。即ち、入力バッファ部１００Ａは、ストローブ信号Strobeの奇数サイクルで入力された信号を保持し、入力バッファ部１００Ｂは、ストローブ信号Strobeの偶数サイクルで入力された信号を保持する。なおここでストローブ信号Strobeは図５に示されるように、奇数サイクルでＨＩＧＨになり、偶数サイクルでＬＯＷになるものとする。
【００８１】
入力レジスタ１０１Ａ、１０１Ｂ、１０１Ｃ、及び１０１Ｄは、図５に示される内部クロックΦ１、Φ２、Φ３、及びΦ４の各々をストローブ入力として受け取り、入力バッファ部１００Ａ及び１００Ｂによって保持されている信号をラッチする。なお入力レジスタ１０１Ａ乃至１０１Ｄの各々は、ストローブ入力がＨＩＧＨになるときに入力データをラッチする。即ち、図５に示されるように、奇数サイクルのコマンド／アドレス入力をΦ１及びΦ３によって入力レジスタ１０１Ａ及び１０１Ｂに取り込み、偶数サイクルのコマンド／アドレス入力をΦ２及びΦ４によって入力レジスタ１０１Ｃ及び１０１Ｄに取り込むことになる。
【００８２】
なおΦ４は、ＤＲＡＭチップの内部回路の動作スタートを指示する信号でもある。つまりこの信号が出力されたときに、グローバル・ロー・スケジューラー４１等の内部回路の動作が開始される。
図７は、本発明によるＤＲＡＭチップ内部で用いられる内部クロックΦ１、Φ２、Φ３、及びΦ４を生成する内部クロック生成回路の回路図である。図８は、図７の回路図に示された各点における信号を示したタイムチャートである。
【００８３】
図７の内部クロック生成回路は、入力バッファ部１００、ストローブバッファ１０１、及び１／２分周器１０２を含む。入力バッファ部１００は、図６の入力バッファ部１００Ａ及び１００Ｂと同一の回路であり、Enable信号がＨＩＧＨのときにストローブ信号Strobeの立ち上がりで入力信号（この場合はFlag-0）をラッチする回路である。この入力バッファ部１００については、公知の技術の範囲内であるので詳細な説明を省略する。図８に示されるように、入力バッファ部１００の出力であるＡ信号は、Flag-0信号をストローブ信号Strobeの立ち上がりで保持した信号となっている。
【００８４】
１／２分周器１０２は、Ａ信号及びストローブ信号Strobeを入力として、図８に示されるようなΦ１、Φ２、Φ３、及びΦ４の内部クロックを生成する。図７に示されるように、１／２分周器１０２は、ＮＡＮＤ回路１１０乃至１１７、ＡＮＤ回路１１８及び１１９、及びインバータ１２０を含む。
【００８５】
１／２分周器１０２に於て、入力Ａ信号がＬＯＷの場合、ＮＡＮＤ回路１１１の出力であるＢ点における信号は常にＨＩＧＨとなる。従ってＮＡＮＤ回路１１０はストローブ信号入力に対するインバータとして動作し、ストローブ信号が反転された信号がΦ１出力として得られる。またＮＡＮＤ回路１１５の出力であるＥ点における信号も常にＨＩＧＨとなる。従ってＮＡＮＤ回路１１４は、インバータ１２０によって反転されたストローブ信号に対するインバータとして動作し、ストローブ信号が元の位相に戻って信号Φ２として出力される。またＡＮＤ回路１１８の一方の入力であるＡ信号がＬＯＷであるから、Ｃ点における信号は必ずＬＯＷになり、ＮＡＮＤ回路１１３の出力であるΦ３信号はＨＩＧＨを保つ。同様に、ＡＮＤ回路１１９の一方の入力であるＡ信号がＬＯＷであるから、Ｄ点における信号は必ずＬＯＷになり、ＮＡＮＤ回路１１７の出力であるΦ４信号はＨＩＧＨを保つ。
【００８６】
１／２分周器１０２において入力Ａ信号がＨＩＧＨの場合、ＡＮＤ回路１１８及び１１９は、もう一方の信号を変化させずに通過させることになるので無視することが出来る。この時、ＮＡＮＤ回路１１１及び１１２はフリップフロップＦＦ１として動作し、またＮＡＮＤ回路１１５及び１１６はフリップフロップＦＦ２として動作する。以下に、Ａ信号がＨＩＧＨの場合のΦ１乃至Φ４の動作を説明する。
【００８７】
まずΦ１乃至Φ４の元となる信号Ｂ、Ｃ、Ｄ、及びＥが、図８のような信号波形となることを説明する。Ａ信号がＨＩＧＨとなった直後（サイクル６）、ＦＦ１の２つの入力であるＮＡＮＤ１１４出力（Φ２）及びＮＡＮＤ１１７出力（Φ４）は共にＨＩＧＨであり、どちらかがＬＯＷに代わらないかぎり、ＦＦ１の出力であるＢ信号及びＣ信号は変化しない。ここでＮＡＮＤ１１４出力（Φ２）は、ストローブ信号がＬＯＷとなった時にＬＯＷとなる。これにより、Ｂ信号はＬＯＷとなりＣ信号はＨＩＧＨとなる。ＦＦ１がこの状態になると、ＨＩＧＨである方のＦＦ１入力であるＮＡＮＤ１１７出力（Φ４）がＬＯＷにならない限り、ＦＦ１の状態は変化しない。
【００８８】
信号ＡがＨＩＧＨとなった直後（サイクル６）、ＦＦ２の２つの入力であるＮＡＮＤ１１０出力（Φ１）及びＮＡＮＤ１１３出力（Φ３）は各々ＬＯＷ及びＨＩＧＨであり、ＨＩＧＨである方のＮＡＮＤ１１３出力（Φ３）がＬＯＷに代わらないかぎり、ＦＦ２の出力であるＤ信号及びＥ信号は変化しない。ＮＡＮＤ１１３出力（Φ３）がＬＯＷに代わるのは、Ｃ信号がＨＩＧＨとなりかつストローブ信号がＨＩＧＨとなる時である。このときＮＡＮＤ１１０の出力（Φ１）もＨＩＧＨとなっているので、Ｄ信号及びＥ信号は各々ＨＩＧＨ及びＬＯＷとなる。従って、図８に示されるように、Ｂ信号及びＣ信号より１サイクル遅れて、Ｄ信号及びＥ信号は変化する。ＦＦ２がこの状態になると、ＨＩＧＨである方のＦＦ２入力であるＮＡＮＤ１１０出力（Φ１）がＬＯＷにならない限り、ＦＦ１の状態は変化しない。
【００８９】
ＦＦ１の状態変化を引き起こすためには、上述のように、ＦＦ１の一方の入力であるＮＡＮＤ１１７出力（Φ４）がＬＯＷになる必要がある。このＮＡＮＤ１１７出力（Φ４）がＬＯＷになるのは、Ｄ信号がこのときＨＩＧＨであるからストローブ信号がＬＯＷとなるタイミング（サイクル９）である。このときＦＦ１のもう一方の入力であるＮＡＮＤ１１４出力（Φ２）はＨＩＧＨであるから、ＦＦ１の状態は反転してＢ信号及びＣ信号はＨＩＧＨ及びＬＯＷとなる。
【００９０】
ＦＦ２の状態変化を引き起こすためには、上述のように、ＦＦ２の一方の入力であるＮＡＮＤ１１０出力（Φ１）がＬＯＷになる必要がある。このＮＡＮＤ１１０出力（Φ１）がＬＯＷになるのは、Ｂ信号がこのときＨＩＧＨであるからストローブ信号がＨＩＧＨとなるタイミング（サイクル１０）である。このときＦＦ２のもう一方の入力であるＮＡＮＤ１１３出力（Φ３）はＨＩＧＨであるから、ＦＦ１の状態は反転してＤ信号及びＥ信号はＬＯＷ及びＨＩＧＨとなる。
【００９１】
Ｄ信号及びＥ信号がＬＯＷ及びＨＩＧＨとなりＦＦ２が元の状態に戻ったときに、Ａ信号は既にＬＯＷに戻っている。その後Ａ信号が再びＨＩＧＨになれば、上述と同様の動作を繰り返すことになる。もしＡ信号がＨＩＧＨのままであれば、サイクル１１に於てＢ信号及びＣ信号が反転し、サイクル１２に於てＥ信号及びＤ信号が反転して上述と同様の動作を繰り返す。従って、Ａ信号がＨＩＧＨのままであるときは、Φ１乃至Φ４は互いに入れ違いに４サイクル毎にＬＯＷとなる信号となる。
【００９２】
以上に説明されたコマンド／アドレス入力、その入力の非多重化、内部クロックの生成方法等を踏まえたうえで、図２のグローバル・ロー・スケジューラー４１、コラム・スケジューラー４４、及びローカル・ロー・スケジューラー５１の構成及び動作について以下に詳細に説明する。
【００９３】
まず最初に、上記グローバル・ロー・スケジューラー４１、コラム・スケジューラー４４、及びローカル・ロー・スケジューラー５１の動作の同期をとる内部クロックΨ１について説明する。図９は、内部クロックΨ１及びその反転信号である／Ψ１を示すタイムチャートである。前述したように、グローバル・ロー・スケジューラー４１等の動作は、図５に示されるΦ４を開始信号として開始される。図９に示されるように、Ψ１は、Φ４がＬＯＷに変化した次のサイクルから２サイクル毎にＨＩＧＨ及びＬＯＷを繰り返す信号である。
【００９４】
本実施例においては、各ブロック５０は４サイクル毎に動作状態を遷移するので、Ψ１は動作状態遷移のタイミングに一致した周期を有するクロック信号となっている。このΨ１を内部クロックとして用いて、グローバル・ロー・スケジューラー４１、コラム・スケジューラー４４、及びローカル・ロー・スケジューラー５１を動作させる。なおこのΨ１は、ストローブ信号StrobeとΦ４（或いはΦ３等）を用いて公知の技術の範囲内で容易に生成することが出来るので、Ψ１を生成する回路については説明を省略する。
【００９５】
図１０及び図１１は、グローバル・ロー・スケジューラー４１の回路構成を示す図である。図１０は、各ブロック５０を選択すると共に、選択されたブロック５０にバーストのタイプ等を指定する部分を示す。また図１１は、選択されたブロック５０に於てどのローアドレスを選択するかを指定する部分を示す。
【００９６】
図１０に示されるように、グローバル・ロー・スケジューラー４１は、複数のモード選択回路２００、複数のブロック選択用マスタースレーブ（ＭＳ）２０１、複数のコマンド用マスタースレーブ（ＭＳ）２０２、オートプリチャージ用のマスタスレーブ２０３及び２０４、デコード部２０５、ドライブ部２０６、及び信号出力タイミング用マスタスレーブ（ＭＳ）２０７を含む。
【００９７】
モード選択回路２００は、図２のモード・デコーダ１７からのデコードされたリフレッシュモード信号及び通常モード信号等、及びアドレス・デコーダ１３からのブロック５０選択用のアドレス信号Ｘ９、／Ｘ９、・・・、Ｘ１１、及び／Ｘ１１を受け取る。更にモード選択回路２００は、リフレッシュ・アドレス・カウンター４２から、リフレッシュ時のブロック５０を選択するアドレス信号Ｘ９Ｃ、Ｘ１０Ｃ、及びＸ１１Ｃを受け取る。モード選択回路２００の各々は、ＮＭＯＳトランジスタ２１１乃至２１４及びインバータ２１５を含む。これにより例えばＸ９が入力されるモード選択回路２００は、リフレッシュ信号がＯＮの時にはＸ９Ｃ及びインバータ２１５によって反転された／Ｘ９ＣをＭＳ２０１に供給し、通常モード信号がＯＮの時には、Ｘ９及び／Ｘ９をＭＳ２０１に供給する。
【００９８】
ＭＳ２０１は、内部クロックΨ１及びその反転信号である／Ψ１をクロックとして、供給されたデータをラッチする。ＭＳ２０１からの出力信号であるブロック５０を選択する信号は、デコード部２０５に供給される。
デコード部２０５は、複数のＮＡＮＤ回路２２１及び複数のＮＡＮＤ回路２２３、更に複数のインバータ２２２及び複数のインバータ２２４を含む。これによりデコード部２０５は、信号出力タイミング用ＭＳ２０７からのSelect信号を受け取り、このSelect信号がＨＩＧＨのときに選択されたブロック５０に対する選択信号を出力する。例えば、（Ｘ９、Ｘ１０、Ｘ１１）＝（１、１、０）であった場合、３番目のブロック５０に供給される選択信号のみがＨＩＧＨとなる。
【００９９】
コマンド用ＭＳ２０２の各々は、バーストのタイプを指定する信号或いは強制的プリチャージを指定する信号等を、コマンド・デコーダ１５から受け取りラッチする。このラッチされた信号を、複数のインバータ２３１で構成されたドライブ部２０６を介して、各ブロック５０に送出する。
【０１００】
オートプリチャージ用のＭＳ２０３は、オートプリチャージを指定する信号をコマンド・デコーダ１５から受け取りラッチする。このラッチされた信号は、ＭＳ２０４で更にラッチされてタイミング調整された後、ドライブ部２０６を介して各ブロックに送出される。
【０１０１】
信号出力選択用ＭＳ２４３は、ブロック５０の選択を指示する信号であるSelect信号が入力されると、その信号をΨ１の最初の立ち上がりタイミングでラッチする。従って、デコード部２０５は、動作開始の最初の１サイクルでブロック５０を撰択する信号を出力する。
【０１０２】
以上のようにしてグローバル・ロー・スケジューラー４１は、各ブロック５０の選択信号、及び各ブロックに対する動作指定用のコマンドを供給する。
図１１に示されるように、グローバル・ロー・スケジューラー４１は更に、ローアドレス用のモード選択回路２００、ローアドレス選択用ＭＳ２４０、デコード部２４１、ローアドレス選択用のゲート部２４２を含む。
【０１０３】
ローアドレス用モード選択回路２００は、図１０のモード選択回路２００と同一のものであり、モードを指定する信号と、ローアドレスを指定するアドレス信号であるＸ０乃至Ｘ８及び／Ｘ０乃至／Ｘ８と、リフレッシュ・アドレス・カウンター４２からのアドレス信号であるＸ０Ｃ乃至Ｘ８Ｃを受け取り、指定されたモードに合った適切なアドレス信号を選択する。ローアドレス選択用ＭＳ２４０は、ローアドレス用モード選択回路２００からの信号を、内部クロックΨ１及び／Ψ１を用いてラッチする。デコード部２４１は、図１０のデコード部２０５と同様のものであり、ローアドレス選択用ＭＳ２４０からのアドレス信号をデコードして出力する。この出力はSelect信号が入力されてから１サイクルの間出力される。ゲート部２４２は、Select信号が入力されてから１サイクルの間、ローアドレスの最上位ビットであるＸ８及びその反転信号である／Ｘ８を出力する。
【０１０４】
以上のようにしてグローバル・ロー・スケジューラー４１は、各ブロック５０の選択信号と各ブロックに対する動作指定用のコマンドとに加えて、選択されたブロック５０にローアドレスを供給する。
図１２は、コラム・スケジューラー４４の回路構成を示す図である。図１２のコラム・スケジューラー４４は、コラムアドレス用のモード選択回路２００、コラムアドレス選択用ＭＳ２４０、デコード部２４１、コラムアドレス選択用のゲート部２４２、及び信号出力タイミング用ＭＳ２０７を含む。コラム・スケジューラー４４の構成は、図１１に示されるグローバル・ロー・スケジューラー４１のローアドレス選択部分の構成と同一である。但し、入力アドレス信号がローアドレス信号ではなく、アドレス・プレデコーダー１３からのコラムアドレス信号Ｙ０乃至Ｙ６及び／Ｙ０乃至／Ｙ６と、バースト・アドレス・カウンター４５からのコラムアドレス信号Ｙ０Ｃ乃至Ｙ６Ｃとである点が唯一異なる。回路構成及びその動作は図１１と同一であので、その説明は省略する。
【０１０５】
図１３は、ローカル・ロー・スケジューラー５１の回路構成を示す図である。図１３に示されるように、ローカル・ロー・スケジューラー５１は、不当入力判断部４０１、ワード線選択部４０２、リード信号生成部４０３、プリチャージ信号生成部４０４、プリチャージモード動作部４０５、及びマスタースレーブ（ＭＳ）４０６乃至４０９を含む。
【０１０６】
マスタースレーブ（ＭＳ）４０６乃至４０９は、１８バースト、８バースト、４バースト、或いは強制バーストかを指定する信号を受け取り、それらの信号をラッチする回路である。ＭＳ４０６乃至４０９の出力は、リード信号生成部４０３、プリチャージ信号生成部４０４、及びプリチャージモード動作部４０５に於て用いられる。
【０１０７】
不当入力判断部４０１は、ＮＡＮＤ回路４２１及び４２２と、インバータ４２３及び４２４を含む。不当入力判断部４０１は、同一のブロック５０を連続してアクセスする等のパイプライン動作が乱れる条件を検出して、不当入力がなされたことを示す信号を出力する回路である。図１３には、プリチャージ動作中に再びそのブロック５０が選択された時に、不当入力信号を出力する回路を一例として示す。
【０１０８】
不当入力判断部４０１は、当該ブロック５０の選択を示すブロック選択信号を、図１０及び図１１のグローバル・ロー・スケジューラー４１から受け取る。内部発生されたプリチャージ動作時にＯＮであるプリチャージ信号とブロック選択信号とは、ＮＡＮＤ回路４２１に入力される。従って、ＮＡＮＤ回路４２１の出力は、プリチャージ動作時にブロック選択がなされたときにのみＬＯＷとなり、不当入力がなされた旨を示すことが出来る。この出力信号に基づいて、グローバル・ロー・スケジューラー４１にブロック撰択を待たせたり、或いは当該ブロックの選択を無視させる等の処置を取らせることができる。
【０１０９】
不当入力判断部４０１に於て、ＮＡＮＤ回路４２２は、インバータ４２３からのプリチャージ信号の反転信号とブロック選択信号とを受け取る。従ってＮＡＮＤ回路４２２の出力に接続されたインバータ４２４は、プリチャージ動作を行っていない時のみ、ブロック選択信号をワード線選択部４０２に供給する。
【０１１０】
ワード線選択部４０２は、Ψ１の１番目のサイクル以降でＨＩＧＨとなるブロック撰択信号が入力されると、Ψ１の最初の２サイクル（ストローブ信号Strobeの８サイクルに相当する）期間、ワード線選択信号を出力してワード線（ローアドレス）の選択を行う。ワード線選択部４０２は、マスタースレーブ（ＭＳ）４３１及び４３２、ＮＯＲ回路４３３、及びインバータ４３４を含む。マスタースレーブ（ＭＳ）４３１及び４３２は、Ψ１（及び／Ψ１）に基づいて、各サイクル毎にブロック選択信号を右にシフトするシフトレジスタを構成する。従って、ＭＳ４３１及び４３２の出力を受け取るＮＯＲ回路４３３は、最初の２サイクルの間ＬＯＷとなる。更に、インバータ４３４によって、最初の２サイクルの間ＨＩＧＨになるワード線選択信号を出力する。
【０１１１】
ここでワード線選択信号を最初の２サイクルの間ＨＩＧＨとするのは、図３のスケジュールに示されるように、ワード線選択動作（Select動作）及びセンスアンプ５８へのデータ取り込み動作（Boost 動作）に、２サイクルを要するからである。
【０１１２】
リード信号生成部４０３は、２番目のサイクルでＨＩＧＨとなる信号をワード線選択部４０２から受け取り、バーストのタイプに応じて３番目のサイクルから所定の期間リード信号を供給する回路である。リード信号生成部４０３は、マスタースレーブ（ＭＳ）４４１乃至４４４、ＮＡＮＤ回路４４５乃至４５０、ＮＯＲ回路４５１、インバータ４５２乃至４５４、及びＮＯＲ回路４４５を含む。
【０１１３】
ＭＳ４４１は２番目のサイクルでＨＩＧＨとなる信号を受け取り、３番目のサイクルでＨＩＧＨとなる信号を生成する。この３番目のサイクルでＨＩＧＨとなる信号は、ＮＡＮＤ回路４４６、４４９、及び４５０に供給される。
まず説明のために３番目のサイクルより以前の状態を考えると、これらのＮＡＮＤ回路４４６、４４９、及び４５０の出力は、ＭＳ４４１の出力がＬＯＷであるから必ずＨＩＧＨである。従ってインバータ４５２の出力はＬＯＷであり、またＭＳ４４２の出力はＬＯＷであるから、ＮＯＲ回路４５１の出力はＨＩＧＨである。更に、ＭＳ４４３及び４４４の出力はＬＯＷであるからインバータ４５３及び４５４の出力はＨＩＧＨであり、ＮＡＮＤ回路４４７及び４４８の出力は共にＬＯＷである。従って、ＮＯＲ回路４５５の出力はＨＩＧＨである。つまり３番目のサイクルより以前の状態では、ＮＡＮＤ回路４４５の２入力が共にＨＩＧＨであり、リード信号生成部４０３の出力はＬＯＷである。この条件が崩れてリード信号生成部４０３の出力がＨＩＧＨになるのは、これらの２入力のいずれか一方がＬＯＷとなるときである。
【０１１４】
３番目のサイクルに於ては、１６バーストが指定されている場合はＮＡＮＤ回路４４６の出力がＬＯＷになり、８バーストが指定されている場合はＮＡＮＤ回路４４９の出力がＬＯＷになり、また４バーストが指定されている場合はＮＡＮＤ回路４５０の出力がＬＯＷになる。従っていずれの場合においても、３番目のサイクルに於てはリード信号がＨＩＧＨとなる。
【０１１５】
４バーストが指定されている場合は、ＮＡＮＤ回路４４８の出力が３番目のサイクルでＨＩＧＨになり、それがＭＳ４６１に読み込まれてリード信号生成回路４０３の動作は終了する。即ち、リード信号生成回路４０３は、３番目のサイクルでのみリード信号を出力する。
【０１１６】
８バーストが指定されている場合は、ＮＡＮＤ回路４４７の出力が３番目のサイクルでＨＩＧＨになるので、ＭＳ４４４の出力は４番目のサイクルでＨＩＧＨになる。ＭＳ４４４の出力は、インバータ４５４を介してＮＡＮＤ回路４４８の出力をＨＩＧＨにする。従ってＮＯＲ回路４５５の出力がＬＯＷとなるので、４番目のサイクルに於て、リード信号生成回路４０３はＨＩＧＨ信号を出力する。ＮＡＮＤ回路４４８のＨＩＧＨ出力は、ＭＳ４６１に読み込まれてリード信号生成回路４０３の動作が終了する。即ち、リード信号生成回路４０３は、３番目のサイクル及び４番目のサイクルでリード信号を出力する。
【０１１７】
１６バーストが指定されている場合は、インバータ４５２の出力が３番目のサイクルでＨＩＧＨになるので、ＭＳ４４２の出力は４番目のサイクルでＨＩＧＨとなる。従ってＮＯＲ回路４５１の出力がＬＯＷとなり、４番目のサイクルにおいて、リード信号生成回路４０３はＨＩＧＨ信号を出力する。ＭＳ４４２のＨＩＧＨ出力によって、ＭＳ４４３は５番目のタイミングでＨＩＧＨとなる。ＭＳ４４３のＨＩＧＨ出力によって、ＮＡＮＤ回路４４７の出力がＨＩＧＨになる。これによりＮＯＲ回路４５５の出力がＬＯＷとなり、５番目のサイクルで、リード信号生成回路４０３はＨＩＧＨ信号を出力する。またＮＡＮＤ回路４４７のＨＩＧＨ出力はＭＳ４４４に読み込まれ、ＭＳ４４４の出力は６番目のサイクルでＨＩＧＨになる。ＭＳ４４４の出力は、インバータ４５４を介してＮＡＮＤ回路４４８の出力をＨＩＧＨにする。従ってＮＯＲ回路４５５の出力がＬＯＷとなるので、６番目のサイクルに於て、リード信号生成回路４０３はＨＩＧＨ信号を出力する。ＮＡＮＤ回路４４８のＨＩＧＨ出力は、ＭＳ４６１に読み込まれてリード信号生成回路４０３の動作が終了する。即ち、リード信号生成回路４０３は、３番目、４番目、５番目、及び６番目のサイクルでリード信号を出力する。
【０１１８】
プリチャージ信号生成部４０４は、プリチャージモード時に所定のタイミングでプリチャージ信号を生成する。所定のタイミングでＭＳ４６１の入力に現われたＨＩＧＨ信号は、１サイクル後にＭＳ４６１にラッチされてＭＳ４６１の出力がＨＩＧＨになる。ＭＳ４６１の出力を受け取るＮＡＮＤ回路４６４は、もう一方の入力にプリチャージモード動作部４０５の出力を受け取る。両者がＨＩＧＨのとき、ＮＡＮＤ回路４６４の出力はＬＯＷとなる。従ってＮＡＮＤ回路４６３の出力がＨＩＧＨとなり、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。ＮＡＮＤ回路４６３のＨＩＧＨ出力はＭＳ４６２に取り込まれて、次のサイクルに於ても、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。
【０１１９】
即ち、４バーストの時には４番目及び５番目のサイクルでプリチャージ動作を行い、８バーストの時には５番目及び６番目のサイクルでプリチャージ動作を行い、１６バーストの時には７番目及び８番目のサイクルでプリチャージ動作を行る。
【０１２０】
プリチャージモード動作部４０５は、プリチャージモードを指定された場合にプリチャージ動作を行うための回路である。プリチャージモード動作部４０５は、マスタースレーブ４７１乃至４７７、ＮＡＮＤ回路４７８乃至４８２、及びインバータ４８３乃至４８５を含む。ＭＳ４７１乃至４７３は入力されたプリチャージ信号を順次右にシフトするシフトレジスタである。従ってＭＳ４７３の出力は、３番目のサイクルでＨＩＧＨとなる。
【０１２１】
４バーストが指定されている場合には、３番目のサイクルにおいてＮＡＮＤ回路４８０の出力がＬＯＷとなり、従って、ＮＡＮＤ回路４８２の出力がＨＩＧＨとなる。これによりＭＳ４７７の出力は、４番目のサイクルでＨＩＧＨとなる。ＭＳ４７７の出力は、プリチャージ信号発生部４０４のＮＡＮＤ回路４６４に供給される。ＭＳ４７７の出力が４番目のサイクルでＨＩＧＨとなった時、このＮＡＮＤ回路４６４のもう一方の入力もＨＩＧＨとなるため、ＮＡＮＤ回路４６４の出力はＬＯＷとなる。結果として、プリチャージ信号生成部４０４の出力は４番目のサイクルでＨＩＧＨとなる。
【０１２２】
８バーストが指定されている場合には、３番目のサイクルにおいてＮＡＮＤ回路４７９の出力がＬＯＷとなり、従って、ＮＡＮＤ回路４８１の出力がＨＩＧＨとなる。これによりＭＳ４７６の出力は、４番目のサイクルでＨＩＧＨとなる。ＭＳ４７６の出力は、インバータ４８５及びＮＡＮＤ回路４８２を介してＭＳ４７７に供給される。従ってＭＳ４７７の出力は、５番目のサイクルでＨＩＧＨとなる。従って５番目のサイクルで、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。
【０１２３】
１６バーストが指定されている場合には、３番目のサイクルにおいてＮＡＮＤ回路４７８の出力がＬＯＷとなり、従って、インバータ４８３の出力がＨＩＧＨとなる。これによりＭＳ４７４の出力は、４番目のサイクルでＨＩＧＨとなる。その後、５番目のサイクルでＭＳ４７５の出力がＨＩＧＨとなる。ＭＳ４７５の出力は、インバータ４８４及びＮＡＮＤ回路４８１を介してＭＳ４７６に供給される。従ってＭＳ４７６の出力は、６番目のサイクルでＨＩＧＨとなる。ＭＳ４７６の出力は、インバータ４８５及びＮＡＮＤ回路４８２を介してＭＳ４７７に供給される。従ってＭＳ４７７の出力は、７番目のサイクルでＨＩＧＨとなる。従って７番目のサイクルで、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。
【０１２４】
このようにしてローカル・ロー・スケジューラー５１は、当該ブロック５０が選択されたときに、ワード線撰択、データ読み出し、及びプリチャージの各動作を順次実行することが出来る。また指定されたバーストのタイプやプリチャージのタイプに従って、上記動作のタイミングを適宜制御することが出来る。
【０１２５】
なお図１３のローカル・ロー・スケジューラー５１の回路図は、一例に過ぎず様々な変形が考えられる。またデータ書き込みもデータ読み込みと同様のタイミングで実行出来ることは明白である。またこのローカル・ロー・スケジューラー５１の機能をグローバル・ロー・スケジューラー４１に含めて、図１（Ｂ）の形態で本発明によるＤＲＡＭを実現することも出来る。この変形は、ローカル・ロー・スケジューラー５１の回路をそのままグローバル・ロー・スケジューラー４１に含めて、各ブロック５０に対して各動作命令を与えることが出来るような制御配線を設ければよく、容易であるので詳細な説明を省略する。
【０１２６】
図１４は、データ読み出し／書き込みの際に、選択されたブロックの選択されたコラムのセンスアンプ５８をアクセスするための回路図を示す。図１４に示される回路は、２つのＰＭＯＳトランジスタ５００及び５０１と２つのＮＭＯＳトランジスタ５０２及び５０３とよりなるセンスアンプ５８と、４つのＮＭＯＳトランジスタ５０４乃至５０７を含む。またこの回路は更に、一対のビット線ＢＩＴ及び／ＢＩＴ、及び一対のデータバス線ＤＢ及び／ＤＢ（双方向バス６０）を含む。
【０１２７】
図１４に於て、ブロック選択信号及びコラム選択信号が共にＨＩＧＨとなると、直列に配置されたＮＭＯＳトランジスタ５０４及び５０５、及びＮＭＯＳトランジスタ５０６及び５０７が導通する。ことによりセンスアンプ５８からのデータをデータバス線ＤＢ及び／ＤＢに読みだすこと、及びデータバスＤＢ及び／ＤＢからセンスアンプ５８を介してデータを書き込むことが可能となる。
【０１２８】
図１５は、出力におけるパラレル−シリアル変換を実行する回路及びタイムチャートを示す。図３の各ブロックのスケジューリングの説明において述べたように、本発明によるＤＲＡＭの実施例に於ては、一回のデータ読み出しで４ビットのデータが並列に読み出され、出力時にシリアルデータに変換される。図１５（Ａ）の回路は、本発明によるＤＲＡＭのチップに於て、４ビットのパラレルデータをシリアルデータに変換してチップ外部に取り出すためのインターフェース回路である。
【０１２９】
図１５（Ａ）の出力回路は、３状態バッファ５２０と出力バッファ５２１を含む。３状態バッファ５２０の各々は、４ビット並列のデータバスからのデータを受け取り、また図１５（Ｂ）に示されるように、Φ３を開始トリガーとする内部クロックＨ、Ｉ、Ｊ、及びＫを入力される。内部クロックＨ、Ｉ、Ｊ、及びＫは、例えば、図７の回路の１／２分周器１０２と同一構成の回路にＡ信号の代わりにΦ３を入力すれば、Φ１、Φ２、Φ３、及びΦ４の代わりに得ることが出来る。
【０１３０】
３状態バッファ５２０は、入力された内部クロックがＨＩＧＨの時には、ＮＡＮＤ回路５２４の出力がＨＩＧＨ及びＮＯＲ回路５２５の出力がＬＯＷとなり、トランジスタ５２２及び５２３がＯＦＦになる。従って、この状態では、３状態バッファ５２０の出力は浮遊状態にある。また入力された内部クロックがＬＯＷの時には、データバスのデータをそのまま出力する。出力バッファ５２１は、入力されたストローブ信号と同相であるストローブ信号によって、入力されたデータを保持するバッファである。従ってこの出力回路に於ては、３状態バッファ５２０は、図１５（Ｂ）に示される内部クロックＨ、Ｉ、Ｊ、及びＫがＬＯＷになるタイミングで順次データを出力し、そのデータが出力バッファ５２１を介して順次外部に出力される。
【０１３１】
図１５（Ａ）の出力回路は、例えば本発明によるＤＲＡＭの出力ピン数が１６であるならば、１６個用意される。同様にＤＲＡＭの入力ピン数が１６であるならば、図６の入力回路は１６個用意される。
図１６は、本発明によるＤＲＡＭチップ内部のブロックの割当の一例を示す。図１６に示されるように、一つのブロック（ページブロック）は、６４ビットに相当する一つのワード線（ローアドレス）が５１２本集まって構成される。更にこのブロックが３２個集まって１Ｍのメモリを構成する。チップが１６ピン出力であるならば、このメモリが１６個集まって一つのチップを構成する。
【０１３２】
以上に説明された本発明によるＤＲＡＭの実施例は、従来のＳＤＲＡＭに適用することもできる。バースト長が１でありＣＡＳ−レイテンシが１の場合のスケジューリングの例を図１７に示す。
各ブロックは最初待機状態にある。まずグローバル・ロー・スケジューラー４１によってあるブロック５０が選択されると、選択されたブロック５０のローカル・ロー・スケジューラー５３は、Select/Boost命令により内部クロックΨ１の最初のサイクルでワード線を選択し、Ψ１の次のサイクルで選択されたワード線に繋がれたメモリ・セルのデータをセンスアンプ５８に取り込む。更に次のサイクルで、Read命令によりデータが読み出される。この場合はバースト長が１であるのでデータ読み出しは１度だけ行われ、ストローブ信号の４サイクルの間に４ビットのデータが順次取り出される。ローカル・ロー・スケジューラー５１はRead命令の後にはPrecharge 命令を実行する。これによりビット線がプリチャージされ、選択されたブロック５０は待機状態に戻る。
【０１３３】
図１８は、本発明の原理をＤＲＡＭに応用した第２の実施例の構成図である。図１８に示されるＤＲＡＭの第２の実施例は、図１（Ｂ）に対応する構成となっている。図１８に於て、図２と同一の構成要素は同一の番号で参照され、その説明は省略される。
【０１３４】
図１８の本発明の第２の実施例のＤＲＡＭは、グローバル・ロー・スケジューラー４１Ａ及び複数のブロック５０Ａを含む。グローバル・ロー・スケジューラー４１Ａは、グローバル・ロー・スケジューラー・デコーダ６５、セレクト部６１、リード／ライト部６２、プリチャージ部６３、及びローアドレス信号部６４を含む。また各ブロック５０Ａは、図２のローカル・ロー・スケジューラー５１とローアドレス・レジスタ５２の代わりに、命令／選択ローラッチ部５１Ａを含む。
【０１３５】
グローバル・ロー・スケジューラー４１Ａは、図２の入力回路１０からアドレス、モード、及びコマンドを受け取る。更にグローバル・ロー・スケジューラー４１Ａは、内部クロック生成器２３から内部クロックを受け取り、各ブロック５０Ａに対するスケジューリングを行う。即ち、受け取ったコマンドに応じて、選択されたブロック５０Ａに対してワード線撰択、リード／ライト、及びプリチャージ等の指令を各々与える。これによって、プリチャージ、リフレッシュ等の動作を選択されたブロック５０Ａに逐次実行させる。
【０１３６】
グローバル・ロー・スケジューラー４１Ａのグローバル・ロー・スケジューラー・デコーダ６５は、受け取ったコマンド及びモードをデコードして、セレクト部６１、リード／ライト部６２、プリチャージ部６３、及びローアドレス信号部６４に各々適当なデコード信号を与える。ローアドレス信号部６４は、特定のブロック５０Ａの特定のローアドレスを選択するために、ローアドレスを指定するアドレス信号を生成する。セレクト部６１、リード／ライト部６２、及びプリチャージ部６３は、ワード線選択信号、リード／ライト信号、及びプリチャージ信号を所定のタイミングで生成して選択されたブロック５０Ａに供給する。これらのセレクト部６１、リード／ライト部６２、及びプリチャージ部６３は、図１３に示されるローカル・ロー・スケジューラー５１の回路と同様の構成で実現することが出来る。ローアドレス信号部６４は、図１１に示されるローアドレス信号生成用の回路と同様の構成で実現することが出来る。
【０１３７】
選択されたブロック５０Ａは、グローバル・ロー・スケジューラー４１Ａから供給されるローアドレス信号に基づき選択するワード線を決定して、更に、ワード線選択信号、リード／ライト信号、及びプリチャージ信号に応じた動作を実行する。これらのローアドレス信号、ワード線選択信号、リード／ライト信号、及びプリチャージ信号は、命令／選択ローラッチ部５１Ａに格納される。
【０１３８】
図１９は、ブロック５０Ａの命令／選択ローラッチ部５１Ａ周辺の回路構成を示す。
図１９に示されるように本実施例に於ては、ワード線選択信号、リード／ライト信号、及びプリチャージ信号の各命令に対して、４ビットのアドレス信号（実際には補数表現も含めて８本の信号線）が割り当てられる。即ち、ワード線選択信号にＸ９乃至Ｘ１２の４ビットのアドレス信号、リード／ライト信号にもＸ９乃至Ｘ１２の４ビットのアドレス信号、更に、プリチャージ信号にもＸ９乃至Ｘ１２の４ビットのアドレス信号が割り当てられる。これによって、例えばワード線選択信号の４ビットのアドレス信号を用いて、選択された一つのブロック５０Ａに対してワード線撰択を指定することが出来る。
【０１３９】
つまり本実施例に於ては、デコード前のアドレス信号を用いてブロック５０Ａを選択するのであり、図１（Ｂ）のように各命令に対して各ブロックに一本ずつ選択用の制御線が供給されているのではない。このような構成を用いることによって本実施例は、図１（Ｂ）の構成と原理的には同一であるが、制御線の配線数を減らすことが出来る。
【０１４０】
図１９に於て、あるブロック５０Ａの命令／選択ローラッチ部５１Ａは、選択されたローを示すローアドレス信号を受け取ると共に、各命令に対応するアドレス信号をΨ１信号に同期して取り込む。命令／選択ローラッチ部５１Ａは、ワード線選択信号ラッチ部６００及び６０１、リード信号ラッチ部６０２、プリチャージ信号ラッチ部６０３、及び複数の選択ワード線ラッチ部６０４を含む。
【０１４１】
ワード線選択信号ラッチ部６００は、ワード線選択信号をラッチするマスタースレーブ（ＭＳ）６１１及び６１２を含む。ワード線選択信号ラッチ部６０１は、ワード線選択信号をラッチするマスタースレーブ（ＭＳ）６２１及び６２２を含む。リード信号ラッチ部６０２は、リード信号をラッチするマスタースレーブ（ＭＳ）６３１を含む。プリチャージ信号ラッチ部６０３は、プリチャージ信号をラッチするマスタースレーブ（ＭＳ）６４１及び６４２を含む。選択ワード線ラッチ部６０４の各々は、対応するワード線が選択された時に選択を示すデータを格納する。上記のＭＳ以外のインバータ、ＮＡＮＤ回路、ＮＯＲ回路、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ等の素子の個々の動作は容易であるので説明を省略し、全体の論理回路的な動作のみを後述する。
【０１４２】
ＶＰＰと示されたゲートは、ＨＩＧＨレベルがＶｐｐレベルになるようにレベル変換機能を有したゲートであり、図１８のワード線ドライバ５３及び５４の部分に相当する。またＰＳＡ、ＶＰＲ、ＮＳＡ信号を出力する部分は、図１８のセンスアンプドライバ５５に相当する。図１９に於て、ワード線を選択するためのＷＳ信号は、メモリアレー５６及び５７（図２０）に供給される。
【０１４３】
図２０は、ブロック５０Ａのメモリアレー５６及び５７、並びにセンスアンプ５８を示す。図１９の図面右側から出力されるＷＳ等の各信号は、図２０の各部に入力される。
図２０に於て、メモリアレー５６及び５７は、複数のメモリセル６５０、プリチャージ用の複数のＮＭＯＳトランジスタ６５１、トランスファーゲートである複数のＮＭＯＳトランジスタ６５２を含む。ＵＢＥＱ信号或いはＤＢＥＱ信号がＨＩＧＨになった時に（ＣＢＥＱ信号もＨＩＧＨ）、ＮＭＯＳトランジスタ６５１がＯＮになり、ビット線ＢＬ１、／ＢＬ２、・・・、がプリチャージされる。またＵＢＬＴ信号或いはＤＢＬＴ信号がＨＩＧＨとなった時に、ＮＭＯＳトランジスタ６５２がＯＮになり、ビット線がセンスアンプ５８と接続される。またセンスアンプ５８は、図１４に示された回路構成と同一の構成であるので説明を省略する。
【０１４４】
図１９及び図２０を参照して、ワード線選択信号ラッチ部６００の出力であるＵＳＥＬ信号は、ブロックの上半分（メモリアレー５６）のワード線の選択を指令する。またワード線選択信号ラッチ部６０１の出力であるＤＳＥＬ信号は、ブロックの下半分（メモリアレー５７）のワード線の選択を指令する。Ｘ０Ｘ１は、Ｘ０アドレスとＸ１アドレスのプリデコード信号であり本来は４本あるが、図面の簡略化のために図１９には２本のみが示されている。同様にＸ２Ｘ３Ｘ４やＸ５Ｘ６Ｘ７もまたプリデコード信号を表す。これらによって、ブロックの上半分では、２の８乗分（２５６本）のワード線から１本が選ばれることになる。
【０１４５】
ＵＳＥＬがＨＩＧＨレベルの間、ワード線が１本選択されるが、この信号は同時にＵＢＥＱ（上半分用のビット線プリチャージ信号）をＬＯＷレベルとし、プリチャージを終了させ、ＵＢＬＴ（上半分用ビット線トランスファーゲート用信号）をＨＩＧＨレベルとして、ビット線をセンスアンプ５８に繋げる。
【０１４６】
この時、ＤＳＥＬがＬＯＷレベルとなり、ブロックの下側からはワード線を選ばず、ＤＢＥＱ（下半分用のビット線プリチャージ信号）をＨＩＧＨレベルとしてプリチャージを実行し、ＤＢＬＴ（下半分用ビット線トランスファーゲート用信号）をＬＯＷレベルとしてビット線をセンスアンプ５８から切り離す。
【０１４７】
更に、ＵＳＥＬがＨＩＧＨレベルになった１サイクル後には、ＳＥＬ信号がＨＩＧＨになる。従って、ＰＳＡ／ＮＳＡ対（センスアンプの制御線）がアクティブレベルになり、メモリセル６５０のデータをセンスアンプ５８に取り込むことが出来る。
【０１４８】
読み出し或いは書き込みに時は、リード信号ラッチ部６０２の出力であるリード信号ＲｅａｄがＨＩＧＨになる。従って、このリード信号とコラムアドレス（Ｙ０）との論理和である信号ＲＹＯ、或いは対応するＲ／ＹＯのいずれかがＨＩＧＨになる。この時、ＣＬＳ線（コラム撰択線）がＨＩＧＨになったコラムに繋がる２個のセンスアンプ５８の一方がデータバス対ＤＢ１及び／ＤＢ１に繋がる。これによりセンスアンプ５８のデータを読み出したり、センスアンプ５８にデータを書き込んだりできる。
【０１４９】
選択されたワード線を非選択にするには、プリチャージ用プリデコード信号によりブロックを選び直す。これにより、ＵＳＥＬ、ＤＳＥＬ、ＲＥＡＤ、及びＳＥＬの各信号がＬＯＷレベルとなり、ワード線を非選択レベルにすると共にプリチャージ動作を開始する。
【０１５０】
【発明の効果】
請求項１の発明の装置に於ては、ブロックを選択するための制御回路を複数のブロックに対し共通に設けるので各ブロックに複雑な制御機構を設けることなく、更に、あるブロックがある動作を実行している間に、その動作を既に終了した他のブロックがその動作の次の動作を実行することにより、ブロック全体として所定の動作をパイプライン的に高速に実行することが出来る。
【０１５１】
請求項２の発明に於ては、各ブロックが所定の順序で動作を実行する手段を含むことにより、制御手段は各ブロックを順次選択するだけで、パイプライン動作を実現することが出来る。
請求項３の発明に於ては、各ブロックは指定された動作を実行するだけで、パイプライン動作を実現することが出来る。
【０１５２】
請求項４の発明に於ては、メモリに対するデータの読み書きを、パイプライン動作によって高速に実行することが出来る。
請求項５の発明に於ては、パイプライン動作が乱れたときでも選択されたブロックの動作を遅らせて実行することにより、全ての動作を漏れなく要求されたとおりに実行することが出来る。
【０１５３】
請求項６の発明に於ては、パイプライン動作を乱すような動作を省略することによって、パイプライン動作を途切らすことなく実行可能となる。
請求項７の発明に於ては、パイプライン動作を乱すような動作が試みられた時は、その動作を省略してパイプライン動作を途切れなく実行すると共に、実行不可能な命令が与えられたことを通知することができる。
【０１５４】
請求項８の発明に於ては、ストローブ信号入力によってメモリ装置を同期させて使用することが出来る。
請求項９の発明に於ては、ストローブ信号入力によってメモリ外部装置とのインターフェースの性能を向上することが出来る。
【０１５５】
請求項１０の発明に於ては、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
請求項１１の発明に於ては、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
【０１５６】
請求項１２の発明に於ては、外部からのデータ入力系列に同期してブロックを逐次切り替えていることが出来る。
請求項１３の発明に於ては、データ出力を高速に行うことができる。
請求項１４の発明に於ては、各ブロックからＮ個のデータを並列に読み出して、パラレル−シリアル変換を実行することによりデータ出力を高速に行うことができる。
【０１５７】
請求項１５の発明に於ては、ストローブ信号を基にして入出力インターフェースを制御すると共に、内部回路を制御する内部クロックを生成することが出来る。
請求項１６の発明に於ては、ブロックアドレス、ローアドレス、及びコラムアドレスを一つのアドレス空間にまとめて、外部から自由にアクセスすることが出来る。
【０１５８】
請求項１７の発明に於ては、各ブロックは選択されたローアドレスを記憶することが出来るので、他のブロックに対するローアドレス指定の際に選択されたローアドレスが上書きされることがない。
請求項１８の発明に於ては、ロー選択及びセンスアンプ取り込みの動作と、データ読み書きの動作と、プリチャージ動作をパイプライン化することにより、連続的にデータ読み書きを行うことが出来る。
【０１５９】
請求項１９の発明に於ては、ロー選択の動作とデータ書き込みの動作とをパイプライン化することにより、連続的にデータ書き込みを行うことが出来る。
請求項２０の発明に於ては、ブロック撰択及びコラム撰択を上記ＭＯＳスイッチの各々に割り当てることにより、選択されたブロックの選択されたコラムにアクセスすることが出来る。
【０１６０】
請求項２１の発明のメモリ装置は、制御線及びアドレス線によって各回路ブロックに異なる動作を同時に実行させることが可能となり、回路ブロックに対するデータ読み書きをパイプライン的に実行することが可能となる。
請求項２２乃至請求項２７のメモリは、複数のブロックの中から第１のブロックを選択して該第１のブロックのセンスアンプのデータを読み出す動作と、複数のブロックの中から第２のブロックを選択して第２のブロックの特定のワード線を選択する動作とを平行して実行することが出来るので、パイプライン的な動作が可能となる。
【０１６１】
請求項２８乃至請求項３３のメモリは、複数のブロックの中から第１のブロックを選択して該第１のブロックのセンスアンプのデータを読み出す或いは書き込む動作と、複数のブロックの中から第２のブロックを選択して第２のブロックの特定のワード線を選択する動作とを平行して実行することが出来るので、パイプライン的な動作が可能となる。
【０１６４】
請求項３４のメモリは、センスアンプのデータを読み出す或いは書き込む動作と、特定のワード線を選択する動作と、ビット線をプリチャージする動作とを平行して実行することが出来るので、パイプライン的な動作が可能となる。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は、本発明の原理によるパイプライン動作装置の構成を示すブロック図である。
【図２】本発明によるＤＲＡＭの第１の実施例の構成を示すブロック図である。
【図３】本発明によるＤＲＡＭの各ブロックに対するスケジューリングを示す図である。
【図４】本発明によるＤＲＡＭのコマンド入力を示す図である。
【図５】本発明によるＤＲＡＭに於て、入力されたコマンド／アドレスの読み込みを説明するためのタイムチャートである。
【図６】本発明によるＤＲＡＭに於て、入力されたコマンド／アドレスのマルチプレックスを行う回路のブロック図である。
【図７】本発明によるＤＲＡＭに於て、入力されたフラグ信号及びストローブ信号から内部クロックを生成する回路の回路図である。
【図８】図７の内部クロック生成回路の動作を説明するためのタイムチャートである。
【図９】本発明によるＤＲＡＭに於て用いられる内部クロックを示すタイムチャートである。
【図１０】本発明によるＤＲＡＭに於て用いられるグローバル・ロー・スケジューラーの構成を示す回路図である。
【図１１】本発明によるＤＲＡＭに於て用いられるグローバル・ロー・スケジューラーの構成を示す回路図である。
【図１２】本発明によるＤＲＡＭに於て用いられるコラム・スケジューラーの構成を示す回路図である。
【図１３】本発明によるＤＲＡＭに於て用いられるローカル・ロー・スケジューラーの構成を示す回路図である。
【図１４】本発明によるＤＲＡＭに於て用いられるセンスアンプとデータバスとの間の接続を示す回路図である。
【図１５】（Ａ）は、本発明によるＤＲＡＭに於て用いられる出力回路の回路図であり、（Ｂ）は、この出力回路で用いられる内部クロックを示すタイムチャートである。
【図１６】本発明によるＤＲＡＭに於けるブロックの分割を示す概念図である。
【図１７】本発明によるＤＲＡＭに於て、バースト長が１の場合の各ブロックのスケジューリングを示すタイムチャートである。
【図１８】本発明によるＤＲＡＭの第２の実施例の構成を示すブロック図である。
【図１９】本発明によるＤＲＡＭの第２の実施例に於いて各ブロックに設けられた命令／選択ローラッチ部周辺の構成を示す回路図である。
【図２０】本発明によるＤＲＡＭの第２の実施例に於いて各ブロックに設けられたメモリアレー及びセンスアンプの構成を示す回路図である。
【図２１】（Ａ）は、従来のＤＲＡＭに於けるページモードの動作を示すタイムチャートであり、（Ｂ）は、従来のＳＤＲＡＭにおけるデータ読み出し動作を示すタイムチャートである。
【符号の説明】
１、１Ａ 制御装置
２、２Ａ ブロック
３、３Ａ 制御線
１０ 入力回路１０
１１ バッファ
１２ アドレス・レジスタ
１３ アドレス・プレデコーダ
１４ コマンド・レジスタ
１５ コマンド・デコーダ
１６ モードレジスタ
１７ モード・デコーダ
２０ 同期制御回路
２１ ストローブ・バッファ
２２ 制御信号バッファ
２３ 内部クロック生成器
３０ データ入出力回路
３１ 入出力バッファ
３２ 入出力レジスタ
４１、４１Ａ グローバル・ロー・スケジューラー
４２ リフレッシュ・アドレス・カウンタ
４３ リード／ライト・スケジューラー
４４ コラム・スケジューラー
４５ バースト・アドレス・カウンタ
４６ データ転送／コラム・デコーダ
５０、５０Ａ ブロック
５１ ローカル・ロー・スケジューラー
５１Ａ 命令／選択ローラッチ部
５２ ローアドレス・レジスタ
５３、５４ ワード線ドライバ
５５ センスアンプ・ドライバ
５６、５７ メモリアレー
５８ センスアンプ
６０ 双方向バス
６１ セレクト部
６２ リード／ライト部
６３ プリチャージ部
６４ ローアドレス信号部
６５ グローバル・ロー・スケジューラー・デコーダ
１００Ａ、１００Ｂ 入力バッファ部
１０１ ストローブバッファ
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ 入力レジスタ
１０２ １／２分周器
２００ モード選択回路
２０５ デコード部
２４１ デコード部
４０１ 不当入力判断部
４０２ ワード線選択部
４０３ リード信号生成部
４０４ プリチャージ信号生成部
４０５ プリチャージモード動作部
５０４、５０５、５０６、５０７ ＮＭＯＳトランジスタ
５２０ ３状態バッファ
５２１ 出力バッファ
６００、６０１ ワード線選択信号ラッチ部
６０２ リード信号ラッチ部
６０３ プリチャージ信号ラッチ部
６０４ 選択ワード線ラッチ部
６５０ メモリセル
６５１ プリチャージ用ＮＭＯＳトランジスタ
６５２ トランスファーゲート
【発明の属する技術分野】
本発明は、パイプライン動作を行う装置に関し、特にパイプライン動作を行うメモリに関する。
【０００２】
【従来の技術】
情報化社会の根幹をなすメモリとしてＤＲＡＭ（Dynamic Random Access Memory）は、高集積度化が可能であるために広く用いられている。このＤＲＡＭのデータ読み出し／書き込みの速度を向上させるために、例えば、通常のＤＲＡＭにはページモードを設ける等の工夫がされている。また高速なデータ転送を可能にするＤＲＡＭの一種として、クロック周波数と同期してデータの読み出し／書き込みを行うＳＤＲＡＭ（Synchronous DRAM）がある。
【０００３】
図２１（Ａ）に従来のＤＲＡＭのページモードにおけるデータ読み出しのタイミングチャートを示し、図２１（Ｂ）にＳＤＲＡＭのバーストモード時のデータ読み出しのタイミングチャートを示す。
図２１（Ａ）に示されるようにＤＲＡＭのページモードに於ては、あるローアドレス（ＲＡ１）が入力されてから次のローアドレス（ＲＡ２）が入力されるまでの１サイクルの間に、複数のコラムアドレス（ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４）が入力される。これによって、同一のローアドレスに格納されているデータであるならば、例えば２０ｎｓ程度の時間間隔で、図のＱ１、Ｑ２、Ｑ３、Ｑ４のようにデータを取り出すことが出来る。従って、データアドレスが連続している場合やデータアドレスが同一のローアドレスを有する場合に、ページモードを有効に活用することが出来る。
【０００４】
また図２１（Ｂ）に示されるようにＳＤＲＡＭに於ては、あるローアドレス（ＲＡ１）が入力されてから次のローアドレス（ＲＡ２）が入力されるまでの１サイクルの間に、初期コラムアドレス（ＣＡ１）がクロック（ＣＬＫ）と同期して入力され、引き続くコラムアドレスがメモリ内部で生成される。これによって、同一のローアドレスに格納されているデータであるならば、クロックと同期して高速に連続してＱ１、Ｑ２、Ｑ３、Ｑ４のようにデータを取り出すことが出来る。従って、ＤＲＡＭのページモードの場合と同様に、データアドレスが連続している場合やデータアドレスが同一のローアドレスを有する場合に、高速なデータ読み出しを行うことが出来る。
【０００５】
【発明が解決しようとする課題】
図２１（Ａ）のＤＲＡＭページモード及び図２１（Ｂ）のＳＤＲＡＭに於て、ローアドレスを順次入力できる１サイクルの時間は、通常のモードで動作しているＤＲＡＭのものと同じである。従って、同一のローアドレスからではなくランダムにデータを取り出す場合には、ＤＲＡＭのページモード或いはＳＤＲＡＭを用いても、通常のモードのＤＲＡＭと同程度のデータ読み出し速度しか得られない。
【０００６】
ＤＲＡＭに於てはローアドレスの１サイクルの時間内に、ビット線（コラムアドレス）をプリチャージして待機状態にし、ワード線（ローアドレス）を選択してセンスアンプにデータを読み込み、ビット線を選択してデータを読みだすという一連の動作を行う必要がある。これによりロー・アクセス動作の周期は、通常１００ｎｓ程度を有する。このようにＤＲＡＭに於ては、毎回データを読みだす前にビット線をプリチャージしておく必要があるため、データをランダムに連続して読みだすことは困難である。
【０００７】
これを解決するための方法としては、例えばメモリを複数のバンク化する方法が挙げられる。これは原理的には同一のメモリチップを複数個用意するのと同様である。Ｎ個のバンクを用意すれば、ランダムにデータをアクセスする場合、（Ｎ−１）／Ｎの確率で前回アクセスしたのとは別のバンクにアクセスすることになる。前回アクセスしたバンクを除く各バンクはビット線がプリチャージされた待機状態にあるので、順次別のバンクをアクセスしていけば連続的にデータ読み出し／書き込みを行うことが出来る。
【０００８】
しかしながらメモリバンク方式に於ては、一つの独立したメモリが必要とする制御回路一式を各バンクに対して設ける必要がある。従って、バンクの数を増やすことはチップ面積の増加につながる。
従って本発明は、チップ面積の増加をもたらすことなく複数の同一動作を行うメモリブロックを用意することによって、高速なアドレスアクセスを可能にするメモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１の発明の装置は、マトリックス状に配置されたメモリセルからなるメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択ワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択ワード線に含まれるメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、複数のコマンド／アドレス入力にそれぞれ対応する複数のブロックを順次選択する制御手段と、前記複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、前記複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記センスアンプ回路を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、前記制御手段により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００１０】
従って、ブロックを選択するための制御回路を複数のブロックに対し共通に設けるので各ブロックに複雑な制御機構を設けることなく、更に、あるブロックがある動作を実行している間に、その動作を既に終了した他のブロックがその動作の次の動作を実行することにより、ブロック全体として所定の動作をパイプライン的に高速に実行することが出来る。
【００１１】
請求項２の発明に於ては、請求項１記載の装置に於て、前記制御手段は、ブロックを一つずつ順次選択する手段を含み、前記選択されたブロックの各々は、選択されると前記動作を前記の順序で実行する手段を含むことを特徴とする。
【００１２】
従って、各ブロックが所定の順序で動作を実行する手段を含むことにより、制御手段は各ブロックを順次選択するだけで、パイプライン動作を実現することが出来る。請求項３の発明に於ては、請求項１記載の装置に於て、前記制御手段は、前記選択されたブロックの各々に対し、前記動作の各々を前記の順序で実行することを指示する手段を含むことを特徴とする。
【００１３】
従って、各ブロックは指定された動作を実行するだけで、パイプライン動作を実現することが出来る。請求項４の発明に於ては、請求項１記載の装置に於て、外部との信号入出力のための入出力手段を更に含むことを特徴とする。
【００１４】
従って、メモリに対するデータの読み書きを、パイプライン動作によって高速に実行することが出来る。請求項５の発明に於ては、請求項４記載の装置に於て、前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときにはブロックの選択を待つことを特徴とする。
【００１５】
従って、パイプライン動作が乱れたときでも選択されたブロックの動作を遅らせて実行することにより、全ての動作を漏れなく要求されたとおりに実行することが出来る。請求項６の発明に於ては、請求項４記載の装置に於て、前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときには該条件の原因となる前記選択されたブロックの前記動作を実行させずに後続の処理を続けることを特徴とする。
【００１６】
従って、パイプライン動作を乱すような動作を省略することによって、パイプライン動作を途切らすことなく実行可能となる。請求項７の発明に於ては、請求項４記載の装置に於て、前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときには該条件の原因となる前記選択されたブロックの前記動作の実行を待たせることを特徴とする。
【００１７】
従って、パイプライン動作を乱すような動作が試みられた時は、その動作を省略してパイプライン動作を途切れなく実行すると共に、実行不可能な命令が与えられたことを通知することができる。請求項８の発明に於ては、請求項４記載の装置に於て、前記制御手段及び前記複数のブロックの同期をとるためのストローブ信号を受け取る同期制御回路を更に含むことを特徴とする。
【００１８】
従って、ストローブ信号入力によってメモリ装置を同期させて使用することが出来る。請求項９の発明に於ては、請求項８記載の装置に於て、前記入出力手段は、前記ストローブ信号によって前記信号入出力を同期させる信号入力回路及び出力回路を更に含むことを特徴とする。
【００１９】
従って、ストローブ信号入力によってメモリ外部装置とのインターフェースの性能を向上することが出来る。請求項１０の発明に於ては、請求項９記載の装置に於て、前記同期制御回路は、前記ストローブ信号以外に少なくとも一つの信号を受け取り、前記信号入力回路は少なくとも一つの信号及び該ストローブ信号を用いて信号入力を非多重化することを特徴とする。
【００２０】
従って、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
請求項１１の発明に於ては、請求項１０記載の装置に於て、前記非多重化の１サイクルは、前記ストローブ信号のＮ（自然数）サイクルであることを特徴とする。
【００２１】
従って、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
請求項１２の発明に於ては、請求項１１記載の装置に於て、前記複数のブロックが前記動作の一つから次の一つに移行するのは前記ストローブ信号のサイクルのＮ回に一回であることを特徴とする。
【００２２】
従って、外部からのデータ入力系列に同期してブロックを逐次切り替えていることが出来る。請求項１３の発明に於ては、請求項９記載の装置に於て、前記同期制御回路は、前記ストローブ信号以外に少なくとも一つの信号を受け取り、前記出力回路は少なくとも一つの信号及び該ストローブ信号を用いて信号出力をパラレルデータからシリアルデータに多重化することを特徴とする。
【００２３】
従って、データ出力を高速に行うことができる。
請求項１４の発明に於ては、請求項１３記載の装置に於て、前記多重化の１サイクルは、前記ストローブ信号のＮサイクルであることを特徴とする。
従って、各ブロックからＮ個のデータを並列に読み出して、パラレル−シリアル変換を実行することによりデータ出力を高速に行うことができる。
【００２４】
請求項１５の発明に於ては、請求項１０乃至１４記載の装置に於て、２つのフリップフロップ間のデータ転送を前記ストローブ信号から生成した信号により制御して、前記入出力手段、前記複数のブロック、及び前記制御手段を同期させる内部クロックを生成する内部クロック生成器を更に含むことを特徴とする。
【００２５】
従って、ストローブ信号を基にして入出力インターフェースを制御すると共に、内部回路を制御する内部クロックを生成することが出来る。請求項１６の発明に於ては、請求項４記載の装置に於て、入力回路は、前記複数のブロックの一つを指定するブロックアドレスを受け取ることを特徴とする。
【００２６】
従って、ブロックアドレス、ローアドレス、及びコラムアドレスを一つのアドレス空間にまとめて、外部から自由にアクセスすることが出来る。請求項１７の発明に於ては、請求項４記載の装置に於て、前記制御手段はブロックの一つを選択するときに、選択されたブロックに選択ワード線のアドレスを供給することを特徴とする。
【００２７】
従って、各ブロックは選択されたローアドレスを記憶することが出来るので、他のブロックに対するローアドレス指定の際に選択されたローアドレスが上書きされることがない。請求項１８の発明に於ては、請求項１７記載の装置に於て、前記選択されたブロックは、選択された一つのローに含まれる前記メモリセルのデータを前記センスアンプ回路に取り込む動作を行うブロックと、選択された一つのコラムの該センスアンプ回路に対してデータ読み書きの動作を行うブロックと、プリチャージ動作を行うブロックを含むことを特徴とする。
【００２８】
従って、ロー選択及びセンスアンプ取り込みの動作と、データ読み書きの動作と、プリチャージ動作をパイプライン化することにより、連続的にデータ読み書きを行うことが出来る。
請求項１９の発明に於ては、請求項１７記載の装置に於て、前記選択されたブロックは、一つのローが選択された状態のブロックと、前記メモリセルにデータを書き込む動作を行うブロックと、プリチャージ動作を行うブロックを含むことを特徴とする。
【００２９】
従って、ロー選択の動作とデータ書き込みの動作とをパイプライン化することにより、連続的にデータ書き込みを行うことが出来る。請求項２０の発明に於ては、請求項１７記載の装置に於て、前記双方向バスと対応する前記センスアンプ回路とを接続する直列に配列された複数のＭＯＳスイッチを含み、該センスアンプ回路をデータ読み書きのために選択したときに該ＭＯＳスイッチをＯＮすることを特徴とする。
【００３０】
従って、ブロック撰択及びコラム撰択を上記ＭＯＳスイッチの各々に割り当てることにより、選択されたブロックの選択されたコラムにアクセスすることが出来る。請求項２１の発明のメモリ装置は、アドレス入力及びデータ入出力のための入力回路及びデータ入出力回路と、各々がマトリクス状のメモリアレイを備えた同一で複数のブロックと、該ブロックの状態を制御する制御信号を生成し、複数のブロックを順次選択して動作実行させる制御回路と、該ブロックに該制御信号を供給する制御線と、前記入力回路からのアドレス入力を受け、該ブロックの一つを選択するためのアドレスをデコードするアドレスデコーダと、該ブロックの一つを該アドレスにより選択するためのアドレス線と、前記複数のブロックに対し共通に設けられ、該複数のブロックと前記データ入出力回路との間でデータを伝送するため該複数のブロックの各々に接続されている双方向バスと、該ブロックの各々に設けられ該ブロックの状態を記憶する状態記憶ラッチと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答してビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３１】
従って、制御線及びアドレス線によって各回路ブロックに異なる動作を同時に実行させることが可能となり、回路ブロックに対するデータ読み書きをパイプライン的に実行することが可能となる。請求項２２の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に含まれるメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、複数のブロックを順次選択して、特定のワード線を選択する状態か、前記センスアンプ回路を介してメモリセルのデータを読み出す状態か、プリチャージ動作を選択する状態かを制御する制御回路と、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３２】
請求項２３の発明に於ては、請求項２２記載のメモリに於て、前記ワード線を撰択する動作と、該ワード線に含まれる前記メモリセルのデータを読み出す動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする。
【００３３】
請求項２４の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路と、そのブロックが特定のワード線を選択する状態か、センスアンプを介してメモリセルのデータを読み出す状態か、プリチャージ動作を選択する状態かを制御する制御回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行することにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３４】
請求項２５の発明に於ては、請求項２４記載のメモリに於て、前記制御回路は、前記ワード線を撰択する動作と、該ワード線に含まれる前記メモリセルのデータを読み出す動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御することを特徴とする。
【００３５】
請求項２６のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダと、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作を制御する第１の制御回路と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作を制御する第２の制御回路と、該複数のブロックの中から第３のブロックを選択してビット線をプリチャージする動作を制御する第３の制御回路を含み、順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させることにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３６】
請求項２７の発明に於ては、請求項２６記載のメモリに於て、前記第１の制御回路、前記第２の制御回路、及び前記第３の制御回路は、クロックに同期して所定のタイミングで連続して動作されることを特徴とする。請求項２８の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、複数のブロックを順次選択して、ブロックが特定のワード線を選択する状態か、前記センスアンプ回路を介してメモリセルのデータを読み出す或いは書き込む状態か、プリチャージ動作を選択する状態かを制御する制御回路と、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す或いは書き込む動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し又は書き込み、及びプリチャージの動作を該データ読み出し又はデータ書き込みが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３７】
請求項２９の発明に於ては、請求項２８記載のメモリに於て、前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す或いは書き込む動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする。
【００３８】
請求項３０の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路と、そのブロックが特定のワード線を選択する状態か、センスアンプを介してメモリセルのデータを読み出す或いは書き込む状態か、プリチャージ動作を選択する状態かを制御する制御回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダを含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路を介してデータを読み出す或いは書き込む動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行することにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００３９】
請求項３１の発明に於ては、請求項３０記載のメモリに於て、前記制御回路は、前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す或いは書き込む動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御することを特徴とする。
【００４０】
請求項３２の発明のメモリは、複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダと、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す或いは書き込む動作を制御する第１の制御回路と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作を制御する第２の制御回路と、該複数のブロックの中から第３のブロックを選択してビット線のプリチャージ動作を制御する第３の制御回路を含み、順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させることにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする。
【００４１】
請求項３３の発明に於ては、請求項３２記載のメモリに於て、前記第１の制御回路、前記第２の制御回路、及び前記第３の制御回路は、クロックに同期して所定のタイミングで連続して動作されることを特徴とする。
【００５１】
請求項３４の発明に於ては、請求項２２、２４、２６、２８、３０、及び３２のいずれか一項記載のメモリにおいて、前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す動作と、前記ビット線をプリチャージする動作とを、クロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする。
【００５２】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図１（Ａ）及び（Ｂ）は本発明の原理によるパイプライン動作装置の構成を示すブロック図である。
【００５３】
図１（Ａ）に示される本発明の原理によるパイプライン動作装置は、制御装置１、複数のブロック２、及び制御装置１と各ブロックとを接続する制御線３を含む。複数のブロック２の各々は、Ｍ個の異なった動作Ａ１、Ａ２、・・・、ＡＭを所定の順序で実行することが出来る。制御装置１は、制御線３を介して複数のブロック２のうちの一つを選択する。選択されたブロック２は、Ｍ個の動作を所定の順序で実行する。各動作の実行に要する時間を１サイクルとして、制御装置１は、複数のブロック２のうちで動作していないブロック２を各サイクル毎に一つずつ選択する。選択されたブロック２のＭ個の動作はＭサイクルで終了するので、選択されて同時に動作している複数のブロック２の数はＭ個になる。
【００５４】
これにより例えばＡＭの動作は、各サイクルに於て、複数のブロック２のうちのどれか一つによって必ず実行されていることになる。従って、ＡＭを実行するためにはその前のＡ１、・・・、ＡＭ−１のＭ−１個の動作を行う必要があるにも関わらず、複数のブロック２全体としては１サイクル毎にＡＭの動作を行うことが可能となる。つまり複数のブロック２全体でパイプライン的な動作を実行可能となる。
【００５５】
図１（Ｂ）に示されるのは、図１（Ａ）に示される本発明の原理によるパイプライン動作装置の変形である。図１（Ｂ）のパイプライン動作装置は、制御装置１Ａ、複数のブロック２Ａ、及び制御装置１Ａと各々のブロックとを接続するＭ本（図では３本）の制御線３Ａを含む。複数のブロック２Ａの各々は、制御線の本数に一致する個数の異なった動作Ａ１、Ａ２、・・・、ＡＭを実行することが出来る。制御装置１Ａは、制御線の複数の群（Ａ１、Ａ２、・・・、ＡＭ）の各々の群について、複数のブロック２Ａのうちの一つを選択し、選択されたブロック２Ａに、制御線によって決められたＭ個の動作のうちの所定の一つを指定する。これにより選択されたブロック２Ａは指定された動作を実行する。指定された動作の実行に要する時間を１サイクルとして、制御装置１Ａは、この選択されたブロック２Ａに対して各サイクルに於てＭ本の制御線のうち１本を選択して一つずつ動作を指定することにより、所定の順序でＭ個の動作を実行させる。更に、制御装置１Ａは、複数のブロック２Ａのうちで動作していないブロック２Ａを各サイクル毎に一つずつ新たに選択して、既に選択されているブロック２Ａと同様に、所定の順序でＭ個の動作を実行させる。選択されたブロック２ＡのＭ個の動作はＭサイクルで終了するので、選択されて同時に動作している複数のブロック２Ａの数はＭ個になる。
【００５６】
従って図１（Ａ）の場合と同様に、例えばＡＭの動作は、各サイクルに於て、複数のブロック２Ａのうちのどれか一つによって必ず実行されていることになる。従って、ＡＭを実行するためにはその前のＡ１、・・・、ＡＭ−１のＭ−１個の動作を行う必要があるにも関わらず、複数のブロック２Ａ全体としては１サイクル毎にＡＭの動作を行うことが可能となる。つまり複数のブロック２Ａ全体でパイプライン的な動作を実行可能となる。
【００５７】
図１（Ａ）に於ては、各ブロック２はＭ個の動作を所定の順序で実行する機能を有している必要があるが、ブロック２と制御装置１の間の配線の本数は図１（Ｂ）の場合に比べて少ない。図１（Ｂ）に於ては、各ブロック２Ａは指定された動作を実行するだけで良いため図１（Ａ）のブロック２よりも簡単な構成となるが、ブロック２Ａと制御装置１Ａの間の配線が複雑になる。なお図１（Ａ）のブロック２に含まれる所定の順序でＭ個の動作を実行する機能は、図１（Ｂ）の制御装置１Ａに含まれるＭ個の動作を所定の順序で各ブロック２Ａに実行させる機能と本質的には同一である。従って図１（Ａ）及び１（Ｂ）の違いは、この所定の順序でＭ個の動作を実行する機能を、各ブロックに配置するか或いは制御装置に集約するかの違いである
図２は、本発明の原理をＤＲＡＭに応用した実施例の構成図である。図２に示されるＤＲＡＭの実施例は、図１（Ａ）に対応する構成となっているが、図１（Ｂ）に対応する構成に変形することは容易である。本発明の原理によるＤＲＡＭは、大略、入力回路１０、同期制御回路２０、データ入出力回路３０、グローバル・ロー・スケジューラー４１、リフレッシュ・アドレス・カウンタ４２、リード／ライト・スケジューラー４３、コラム・スケジューラー４４、バースト・アドレス・カウンタ４５、データ転送／コラム・デコーダ４６、及び複数のブロック５０を含む。図２において、グローバル・ロー・スケジューラー４１が図１（Ａ）の制御装置１と対応している。
【００５８】
入力回路１０は、ＤＲＡＭの複数の入力端子ＩＮ（図２では１つのみ図示）から入力された入力信号を受け取り、データ読み出し／書き込みのアドレスに関するアドレスデータ、及び各ブロック５０に与える命令に関するコマンドデータを入力信号から抽出する回路である。入力回路１０は、入力信号を一時的に格納する入力信号バッファ１１、アドレス・レジスタ１２、アドレス・プレデコーダ１３、コマンド・レジスタ１４、コマンド・デコーダ１５、及びモードレジスタ１６とモード・デコーダ１７を含む。
【００５９】
アドレス・レジスタ１２は、入力信号バッファ１１より供給された入力信号を受け取り、読み出し／書き込みアドレスを入力信号から抽出して格納する。アドレス・プレデコーダ１３は、アドレス・レジスタ１２から供給されたアドレスをデコードする。コマンド・レジスタ１４は、入力信号バッファ１１より供給された入力信号を受け取り、各ブロック５０の動作を指定するコマンドを入力信号から抽出して格納する。コマンド・プレデコーダ１５は、コマンド・レジスタ１４から供給されたコマンドをデコードする。モードレジスタ１６は、通常のＤＲＡＭ同様に動作レイテンシーやリフレッシュモード等を指定するために、モード設定データを格納するレジスタである。モード・デコーダ１７は、モード・レジスタ１６から供給されたモードをデコードする。
【００６０】
入力回路１０から送出されるアドレス、モード、及びコマンドは、グローバル・ロー・スケジューラー４１、リード／ライト・スケジューラー４３、及びコラム・スケジューラー４４の各々に供給される。これら、４１、４３、４４は、後述する複数のブロックに対し共通に設けられている。
【００６１】
同期制御回路２０は、ＤＲＡＭのストローブ入力端子Ｓｔｒｏｂｅから入力されるストローブ信号と、制御信号入力端子ＣＴＲＬから入力される制御信号（後述するフラグ信号を含む）とを基にして、内部クロックを生成する回路である。同期制御回路２０は、ストローブ信号を一時的に格納するストローブ・バッファ２１、制御信号を一時的に格納する制御信号バッファ２２、及び内部クロック生成器２３を含む。内部クロック生成器２３は、ストローブ信号と制御信号とを基にして後述するような内部クロックを生成する。生成された内部クロックは、グローバル・ロー・スケジューラー４１、入力回路１０、リード／ライト・スケジューラー４３、コラム・スケジューラー４４、及びデータ入出力回路３０の各々に供給される。
【００６２】
データ入出力回路３０は、ＤＲＡＭのデータ入出力端子Ｄ／Ｑから入力或いは出力される信号のための回路である。データ入出力回路３０は、データ入出力端子Ｄ／Ｑに対するデータ入出力のために一時的に入出力データを格納する入出力バッファ３１、及び内部回路に対するデータ転送のために、内部クロック及び読み出し／書き出しのタイミングに基づいて入出力データを格納する入出力レジスタ３２を含む。
【００６３】
ブロック５０の各々は、データを格納するメモリセル配列、各種ドライバ、ローアドレスを格納するレジスタ、及び各種動作を所定の順序で実行するよう制御する回路を含むデータ記憶部である。ブロック５０の各々は、当該ブロックに於ける各動作を所定の順序で実行するためのローカル・ロー・スケジューラー５１、供給されたローアドレスを格納するローアドレス・レジスタ５２、そのローアドレスで指定されたワード線を選択するワード線ドライバ５３及び５４、センスアンプを駆動するセンスアンプ・ドライバ５５、メモリアレー５６及び５７、及びセンスアンプ５８よりなる。各ブロック５０のセンスアンプ５８には、複数の共通の双方向バス６０が接続されており、この双方向バス６０がセンスアンプ５８とデータ転送／コラム・デコーダ４６間のデータ転送を行う。
【００６４】
尚、従来のＳＤＲＡＭに搭載された複数のバンクは、それぞれデータ転送／コラムデコーダ４６を有していたが、本発明では複数のブロック５０に対し共通の双方向バス６０とデータ転送／コラムデコーダ４６を設けている。本発明におけるブロックと従来のＳＤＲＡＭのバンクとの違いの一つはこの点にある。本発明はこれによりチップ面積の縮小を図っている。
【００６５】
リフレッシュ・アドレス・カウンタ４２は、各ブロック５０のリフレッシュ動作をする際にローアドレスを順次与えるものであり、生成されたローアドレスはグローバル・ロー・スケジューラー４１に供給される。バースト・アドレス・カウンタ４５は、バーストモードで同一のローアドレスから連続したコラムアドレスのデータを読みだす際のコラムアドレスを順次与えるものであり、生成されたコラムアドレスはコラム・スケジューラー４４に供給される。
【００６６】
グローバル・ロー・スケジューラー４１は、入力回路１０からアドレス及びコマンド、同期制御回路２０から内部クロックを受け取り、各ブロック５０に対するローアドレスのスケジューリングを行う。即ち、グローバル・ロー・スケジューラー４１は、受け取ったアドレスに含まれるブロックアドレスとローアドレスを抽出し、ブロックアドレスに示されるブロック５０を選択し、ローアドレスに示されるワード線を選択するようにそのブロック５０に指示する。また受け取ったコマンドに応じて、プリチャージ、リフレッシュ等の動作をするように、選択されたブロック５０に指示を与える。これらの指示は後述するように、コマンド及び内部クロックに応じて行われる。
【００６７】
コラム・スケジューラー４４は、入力回路１０からアドレス及びコマンド、同期制御回路２０から内部クロックを受け取り、各ブロック５０に対するコラムアドレスのスケジューリングを行う。即ち、コラム・スケジューラー４４は、受け取ったアドレスに含まれるコラムアドレスを抽出し、データ転送／コラム・デコーダ４６に供給する。このタイミングは、コマンド及び内部クロックに応じて決定される。これによりデータ転送／コラム・デコーダ４６は、データ読み出し／書き込みの際に、コラムアドレスに対応するビット線のセンスアンプを選択することが出来る。
【００６８】
リード／ライト・スケジューラー４３は、入力回路１０からアドレス及びコマンド、同期制御回路２０から内部クロックを受け取り、各ブロック５０に対するデータ読み出し／書き込みのスケジューリングを行う。即ち、リード／ライト・スケジューラー４３は、受け取ったアドレスからブロックアドレスを抽出し、ブロックアドレスに示されるブロック５０を選択し、そのブロック５０のセンスアンプ・ドライバ５５を駆動する。このタイミングは、コマンド及び内部クロックに応じて決定される。またリード／ライト・スケジューラー４３は、データ転送／コラム・デコーダ４６に対してデータ読み出し／書き込みのタイミングを与える。
【００６９】
図３は、本発明の実施例によるＤＲＡＭの各ブロックのスケジューリングの一例を示す。図３に示されるように、グローバル・ロー・スケジューラー４１（図２）によって選択されたブロック５０（図２）は、クロック（ストローブ）信号の４サイクルの間に一つのコマンドを実行することが出来る。各ブロックは、クロックの４サイクル毎に状態が切り替わるように動作する。図２はバースト長が２である場合の例を示し、一度に４ビットのデータがパラレルに読み出されて出力時にシリアルデータに変換され、それが一度のブロックアクセスに対して２回行われる。
【００７０】
図２及び図３に於て、各ブロックは最初待機状態にある。まずグローバル・ロー・スケジューラー４１によってあるブロック５０が選択されると、選択されたブロック５０のローカル・ロー・スケジューラー５１は、Select/Boost命令により最初のタイミングでワード線を選択し、クロックの４サイクル後である次のタイミングで選択されたワード線に繋がれたメモリ・セルのデータをセンスアンプ５８に取り込む。更に次のタイミングで、Read命令によりデータが読み出される。この場合はバースト長が２であるので、データ読み出しは２度連続して行われ、クロックの８サイクルの間に８ビットのデータが順次取り出されデータ出力１０〜１７として外部へ出力される。ローカル・ロー・スケジューラー５１はRead命令の後にはPrecharge 命令を実行する。これによりビット線がプリチャージされ、選択されたブロック５０は待機状態に戻る。
【００７１】
グローバル・ロー・スケジューラー４１は、このようなブロック５０の一つを、図３に示されるように２タイミング（８クロック）ごとに順次選択する。これにより、まずあるタイミングで１番目のブロック５０がSelect/Boost命令を実行する。２タイミング後に１番目のブロック５０がRead命令を実行すると同時に、２番目のブロック５０が選択されSelect/Boost命令を実行する。更に２タイミング後に、１番目のブロック５０がPrecharge 命令、２番目のブロック５０がRead命令、３番目のブロック５０がSelect/Boost命令を同時に実行する。このようにして、異なるブロック５０が順次Select/Boost命令、Read命令、及びPrecharge 命令を実行していくことにより、各ブロック５０がパイプラインのように動作して、連続してデータを取り出すことが可能となる。
【００７２】
ここで再度図３のチャートに戻ると、Ｒｅａｄ−１とＲｅａｄ−２の命令のセットは、任意の時点において、複数のブロックのうち１つのみが実行している。これは、図２において、双方向バス６０及びデータ転送／コラムデコーダ４６が複数のブロック５０に対し共通に設けられていることによる。即ち、ある時点において同時に複数のブロックが読み出し動作を行うと、６０、４６の競合が生じてしまい正常な動作が保証されない。従って、図３において、ブロック１〜５は並列的に動作しているが、Ｒｅａｄ動作については、ある時点において１つのブロックのみ動作が許される。逆に、複数のブロックにおいて競合の生じない動作（例えばスタンバイ動作）については、複数のブロックが同時に動作することも可能である。勿論読み出すデータのアドレスによっては、同一のブロックに連続してアクセスする場合が存在し、この場合は連続したパイプライン動作は乱されることになる。
【００７３】
図３に示される各ブロックのスケジューリングは、データを読み出す場合について説明されたが、データをＤＲＡＭに書き込む場合も同一のスケジュールで命令を実行すればよい。但しRead命令の代わりにWrite 命令を与えて、センスアンプ５８を介してメモリアレー５６或いは５７にデータを書き込むことになる。なおデータ書き込みの際には、Select/Boost命令はワード線を選択するだけでよく、データをセンスアンプ５８に取り込まなくても良い。
【００７４】
各ブロック５０に於ては、ブロック選択時に提供されたローアドレスに対応してワード線が選択される。しかしあるブロック５０に於て読み込まれたローアドレスが、データ読み出し完了前に、他のブロック５０に対する選択時のローアドレスによって書き換えられてしまっては支障がある。従って各ブロック５０は、自分用のローアドレスを格納しておくラッチであるロー・アドレス・レジスター５２を必要とする。このラッチは、デコードされたアドレスを格納するようにワード線毎に設けられてもよいし、或いはデコード前のアドレスを格納するPredecode レジスタとして設けられてもよい。或いは、両者の中間表現であるアドレスを格納するレジスタとして設けられてもよい。
【００７５】
本発明によるＤＲＡＭチップには、１６ビットよりなるコマンド／アドレス入力が外部より図２のＩＮ端子に与えられる。このコマンド／アドレス入力は、チップのＣＴＲＬ端子（図２）へ入力されるフラグ信号Flag-0がＨＩＧＨの時に入力されるものであり、フラグ信号Flag-0がＨＩＧＨの間にストローブ信号に同期して、非多重化され４通りの内容に切り替えられる。
【００７６】
図４は、チップへのコマンド／アドレス入力の４通りの内容を示す。図４（Ａ）に示されるように、ストローブ信号（Strobe）の最初のサイクルの時には、コマンド／アドレス入力は、デバイスＩＤ、バンクアドレス、及びコマンドを示す。ストローブ信号の第２番目のサイクルの時には、コマンド／アドレス入力は、ローアドレスとブロックアドレスを示す。また、ストローブ信号が第３番目のサイクルの時には、コマンド／アドレス入力は、コラムアドレスを示す。ストローブ信号が最後の第４番目のサイクルの時のコマンド／アドレス入力は現時点では使用されない。
【００７７】
図４（Ｂ）は、第１のサイクルに於けるコマンド／アドレス入力に於て、ビット８からビット１５に指定されるコマンドの詳細を示す。図４（Ｂ）に示されるように、例えば、ビット１が１の場合はリフレッシュ動作を指定し、ビット２が１の場合はワード線撰択を指定し、ビット４からビット６でバースト長を指定する等である。このようにビットパターンによって指定されたコマンドが、あるブロック５０に対する動作を規定する。即ち、図４（Ａ）のコマンド／アドレス入力に示されるように、デバイスＩＤが指定するデバイスのバンクアドレスが指定するバンクのブロックアドレスが指定するブロック５０に対して、上記ビットパターンによって指定されたコマンドが供給される。これによって各ブロックは、例えば１６バースト動作或いは８バースト動作等を指定する供給されたコマンドに基づいて、所定のタイミングでSelect命令、Read/boost命令、Precharge 命令等を実行する。
【００７８】
図５は、チップへのコマンド／アドレス入力とFlag-0入力との関係を示すタイムチャートである。図５に示されるようなタイミングで、チップへのストローブ信号入力に対して、Flag-0の信号及びコマンド／アドレス入力をチップに与える。これによって、図４（Ａ）に示されるように入力ストローブの４サイクルで構成される一つのコマンド／アドレス入力が、フラグ信号Flag-0の立ち上がりを開始のタイミングとしてチップに取り込まれる。なお入力ストローブ信号の本来の１／２サイクルを本発明では１サイクルとしてこの動作が行われる。また図５に於て、コマンド／アドレス入力はフラグ入力に対してストローブの１サイクル分遅れているが、これは、フラグ信号をコマンド／アドレス入力より時間的に先に入力する必要があるためである。
【００７９】
図６は、上述のように４サイクルで与えられる入力を、各々のサイクルで分離するための信号入力回路を示す。図６に於て、ノードＩＮはコマンド／アドレス入力の１ビットに相当する。即ちノードＩＮには、図５に示されるように、入力ストローブ信号に同期して４サイクルで一つのコマンド／アドレス入力が与えられる。
【００８０】
図６の入力回路は、入力バッファ部１００Ａ及び１００Ｂ及び入力レジスタ１０１Ａ乃至１０１Ｄを含む。入力バッファ部１００Ａ及び１００Ｂは、ノードＳＴＲに与えられたストローブ信号が立ち上がるときに、ノードＩＮに与えられたデータを保持する（ノードＥＮＡＢＬＥはアクティブ）。従って、入力バッファ部１００Ａは、ノードＩＮに与えられた入力信号をストローブ信号Strobeの立ち上がりで保持し、入力バッファ部１００Ｂは、ノードＩＮに与えられた入力信号を反転ストローブ信号／Strobeの立ち上がりで保持する。即ち、入力バッファ部１００Ａは、ストローブ信号Strobeの奇数サイクルで入力された信号を保持し、入力バッファ部１００Ｂは、ストローブ信号Strobeの偶数サイクルで入力された信号を保持する。なおここでストローブ信号Strobeは図５に示されるように、奇数サイクルでＨＩＧＨになり、偶数サイクルでＬＯＷになるものとする。
【００８１】
入力レジスタ１０１Ａ、１０１Ｂ、１０１Ｃ、及び１０１Ｄは、図５に示される内部クロックΦ１、Φ２、Φ３、及びΦ４の各々をストローブ入力として受け取り、入力バッファ部１００Ａ及び１００Ｂによって保持されている信号をラッチする。なお入力レジスタ１０１Ａ乃至１０１Ｄの各々は、ストローブ入力がＨＩＧＨになるときに入力データをラッチする。即ち、図５に示されるように、奇数サイクルのコマンド／アドレス入力をΦ１及びΦ３によって入力レジスタ１０１Ａ及び１０１Ｂに取り込み、偶数サイクルのコマンド／アドレス入力をΦ２及びΦ４によって入力レジスタ１０１Ｃ及び１０１Ｄに取り込むことになる。
【００８２】
なおΦ４は、ＤＲＡＭチップの内部回路の動作スタートを指示する信号でもある。つまりこの信号が出力されたときに、グローバル・ロー・スケジューラー４１等の内部回路の動作が開始される。
図７は、本発明によるＤＲＡＭチップ内部で用いられる内部クロックΦ１、Φ２、Φ３、及びΦ４を生成する内部クロック生成回路の回路図である。図８は、図７の回路図に示された各点における信号を示したタイムチャートである。
【００８３】
図７の内部クロック生成回路は、入力バッファ部１００、ストローブバッファ１０１、及び１／２分周器１０２を含む。入力バッファ部１００は、図６の入力バッファ部１００Ａ及び１００Ｂと同一の回路であり、Enable信号がＨＩＧＨのときにストローブ信号Strobeの立ち上がりで入力信号（この場合はFlag-0）をラッチする回路である。この入力バッファ部１００については、公知の技術の範囲内であるので詳細な説明を省略する。図８に示されるように、入力バッファ部１００の出力であるＡ信号は、Flag-0信号をストローブ信号Strobeの立ち上がりで保持した信号となっている。
【００８４】
１／２分周器１０２は、Ａ信号及びストローブ信号Strobeを入力として、図８に示されるようなΦ１、Φ２、Φ３、及びΦ４の内部クロックを生成する。図７に示されるように、１／２分周器１０２は、ＮＡＮＤ回路１１０乃至１１７、ＡＮＤ回路１１８及び１１９、及びインバータ１２０を含む。
【００８５】
１／２分周器１０２に於て、入力Ａ信号がＬＯＷの場合、ＮＡＮＤ回路１１１の出力であるＢ点における信号は常にＨＩＧＨとなる。従ってＮＡＮＤ回路１１０はストローブ信号入力に対するインバータとして動作し、ストローブ信号が反転された信号がΦ１出力として得られる。またＮＡＮＤ回路１１５の出力であるＥ点における信号も常にＨＩＧＨとなる。従ってＮＡＮＤ回路１１４は、インバータ１２０によって反転されたストローブ信号に対するインバータとして動作し、ストローブ信号が元の位相に戻って信号Φ２として出力される。またＡＮＤ回路１１８の一方の入力であるＡ信号がＬＯＷであるから、Ｃ点における信号は必ずＬＯＷになり、ＮＡＮＤ回路１１３の出力であるΦ３信号はＨＩＧＨを保つ。同様に、ＡＮＤ回路１１９の一方の入力であるＡ信号がＬＯＷであるから、Ｄ点における信号は必ずＬＯＷになり、ＮＡＮＤ回路１１７の出力であるΦ４信号はＨＩＧＨを保つ。
【００８６】
１／２分周器１０２において入力Ａ信号がＨＩＧＨの場合、ＡＮＤ回路１１８及び１１９は、もう一方の信号を変化させずに通過させることになるので無視することが出来る。この時、ＮＡＮＤ回路１１１及び１１２はフリップフロップＦＦ１として動作し、またＮＡＮＤ回路１１５及び１１６はフリップフロップＦＦ２として動作する。以下に、Ａ信号がＨＩＧＨの場合のΦ１乃至Φ４の動作を説明する。
【００８７】
まずΦ１乃至Φ４の元となる信号Ｂ、Ｃ、Ｄ、及びＥが、図８のような信号波形となることを説明する。Ａ信号がＨＩＧＨとなった直後（サイクル６）、ＦＦ１の２つの入力であるＮＡＮＤ１１４出力（Φ２）及びＮＡＮＤ１１７出力（Φ４）は共にＨＩＧＨであり、どちらかがＬＯＷに代わらないかぎり、ＦＦ１の出力であるＢ信号及びＣ信号は変化しない。ここでＮＡＮＤ１１４出力（Φ２）は、ストローブ信号がＬＯＷとなった時にＬＯＷとなる。これにより、Ｂ信号はＬＯＷとなりＣ信号はＨＩＧＨとなる。ＦＦ１がこの状態になると、ＨＩＧＨである方のＦＦ１入力であるＮＡＮＤ１１７出力（Φ４）がＬＯＷにならない限り、ＦＦ１の状態は変化しない。
【００８８】
信号ＡがＨＩＧＨとなった直後（サイクル６）、ＦＦ２の２つの入力であるＮＡＮＤ１１０出力（Φ１）及びＮＡＮＤ１１３出力（Φ３）は各々ＬＯＷ及びＨＩＧＨであり、ＨＩＧＨである方のＮＡＮＤ１１３出力（Φ３）がＬＯＷに代わらないかぎり、ＦＦ２の出力であるＤ信号及びＥ信号は変化しない。ＮＡＮＤ１１３出力（Φ３）がＬＯＷに代わるのは、Ｃ信号がＨＩＧＨとなりかつストローブ信号がＨＩＧＨとなる時である。このときＮＡＮＤ１１０の出力（Φ１）もＨＩＧＨとなっているので、Ｄ信号及びＥ信号は各々ＨＩＧＨ及びＬＯＷとなる。従って、図８に示されるように、Ｂ信号及びＣ信号より１サイクル遅れて、Ｄ信号及びＥ信号は変化する。ＦＦ２がこの状態になると、ＨＩＧＨである方のＦＦ２入力であるＮＡＮＤ１１０出力（Φ１）がＬＯＷにならない限り、ＦＦ１の状態は変化しない。
【００８９】
ＦＦ１の状態変化を引き起こすためには、上述のように、ＦＦ１の一方の入力であるＮＡＮＤ１１７出力（Φ４）がＬＯＷになる必要がある。このＮＡＮＤ１１７出力（Φ４）がＬＯＷになるのは、Ｄ信号がこのときＨＩＧＨであるからストローブ信号がＬＯＷとなるタイミング（サイクル９）である。このときＦＦ１のもう一方の入力であるＮＡＮＤ１１４出力（Φ２）はＨＩＧＨであるから、ＦＦ１の状態は反転してＢ信号及びＣ信号はＨＩＧＨ及びＬＯＷとなる。
【００９０】
ＦＦ２の状態変化を引き起こすためには、上述のように、ＦＦ２の一方の入力であるＮＡＮＤ１１０出力（Φ１）がＬＯＷになる必要がある。このＮＡＮＤ１１０出力（Φ１）がＬＯＷになるのは、Ｂ信号がこのときＨＩＧＨであるからストローブ信号がＨＩＧＨとなるタイミング（サイクル１０）である。このときＦＦ２のもう一方の入力であるＮＡＮＤ１１３出力（Φ３）はＨＩＧＨであるから、ＦＦ１の状態は反転してＤ信号及びＥ信号はＬＯＷ及びＨＩＧＨとなる。
【００９１】
Ｄ信号及びＥ信号がＬＯＷ及びＨＩＧＨとなりＦＦ２が元の状態に戻ったときに、Ａ信号は既にＬＯＷに戻っている。その後Ａ信号が再びＨＩＧＨになれば、上述と同様の動作を繰り返すことになる。もしＡ信号がＨＩＧＨのままであれば、サイクル１１に於てＢ信号及びＣ信号が反転し、サイクル１２に於てＥ信号及びＤ信号が反転して上述と同様の動作を繰り返す。従って、Ａ信号がＨＩＧＨのままであるときは、Φ１乃至Φ４は互いに入れ違いに４サイクル毎にＬＯＷとなる信号となる。
【００９２】
以上に説明されたコマンド／アドレス入力、その入力の非多重化、内部クロックの生成方法等を踏まえたうえで、図２のグローバル・ロー・スケジューラー４１、コラム・スケジューラー４４、及びローカル・ロー・スケジューラー５１の構成及び動作について以下に詳細に説明する。
【００９３】
まず最初に、上記グローバル・ロー・スケジューラー４１、コラム・スケジューラー４４、及びローカル・ロー・スケジューラー５１の動作の同期をとる内部クロックΨ１について説明する。図９は、内部クロックΨ１及びその反転信号である／Ψ１を示すタイムチャートである。前述したように、グローバル・ロー・スケジューラー４１等の動作は、図５に示されるΦ４を開始信号として開始される。図９に示されるように、Ψ１は、Φ４がＬＯＷに変化した次のサイクルから２サイクル毎にＨＩＧＨ及びＬＯＷを繰り返す信号である。
【００９４】
本実施例においては、各ブロック５０は４サイクル毎に動作状態を遷移するので、Ψ１は動作状態遷移のタイミングに一致した周期を有するクロック信号となっている。このΨ１を内部クロックとして用いて、グローバル・ロー・スケジューラー４１、コラム・スケジューラー４４、及びローカル・ロー・スケジューラー５１を動作させる。なおこのΨ１は、ストローブ信号StrobeとΦ４（或いはΦ３等）を用いて公知の技術の範囲内で容易に生成することが出来るので、Ψ１を生成する回路については説明を省略する。
【００９５】
図１０及び図１１は、グローバル・ロー・スケジューラー４１の回路構成を示す図である。図１０は、各ブロック５０を選択すると共に、選択されたブロック５０にバーストのタイプ等を指定する部分を示す。また図１１は、選択されたブロック５０に於てどのローアドレスを選択するかを指定する部分を示す。
【００９６】
図１０に示されるように、グローバル・ロー・スケジューラー４１は、複数のモード選択回路２００、複数のブロック選択用マスタースレーブ（ＭＳ）２０１、複数のコマンド用マスタースレーブ（ＭＳ）２０２、オートプリチャージ用のマスタスレーブ２０３及び２０４、デコード部２０５、ドライブ部２０６、及び信号出力タイミング用マスタスレーブ（ＭＳ）２０７を含む。
【００９７】
モード選択回路２００は、図２のモード・デコーダ１７からのデコードされたリフレッシュモード信号及び通常モード信号等、及びアドレス・デコーダ１３からのブロック５０選択用のアドレス信号Ｘ９、／Ｘ９、・・・、Ｘ１１、及び／Ｘ１１を受け取る。更にモード選択回路２００は、リフレッシュ・アドレス・カウンター４２から、リフレッシュ時のブロック５０を選択するアドレス信号Ｘ９Ｃ、Ｘ１０Ｃ、及びＸ１１Ｃを受け取る。モード選択回路２００の各々は、ＮＭＯＳトランジスタ２１１乃至２１４及びインバータ２１５を含む。これにより例えばＸ９が入力されるモード選択回路２００は、リフレッシュ信号がＯＮの時にはＸ９Ｃ及びインバータ２１５によって反転された／Ｘ９ＣをＭＳ２０１に供給し、通常モード信号がＯＮの時には、Ｘ９及び／Ｘ９をＭＳ２０１に供給する。
【００９８】
ＭＳ２０１は、内部クロックΨ１及びその反転信号である／Ψ１をクロックとして、供給されたデータをラッチする。ＭＳ２０１からの出力信号であるブロック５０を選択する信号は、デコード部２０５に供給される。
デコード部２０５は、複数のＮＡＮＤ回路２２１及び複数のＮＡＮＤ回路２２３、更に複数のインバータ２２２及び複数のインバータ２２４を含む。これによりデコード部２０５は、信号出力タイミング用ＭＳ２０７からのSelect信号を受け取り、このSelect信号がＨＩＧＨのときに選択されたブロック５０に対する選択信号を出力する。例えば、（Ｘ９、Ｘ１０、Ｘ１１）＝（１、１、０）であった場合、３番目のブロック５０に供給される選択信号のみがＨＩＧＨとなる。
【００９９】
コマンド用ＭＳ２０２の各々は、バーストのタイプを指定する信号或いは強制的プリチャージを指定する信号等を、コマンド・デコーダ１５から受け取りラッチする。このラッチされた信号を、複数のインバータ２３１で構成されたドライブ部２０６を介して、各ブロック５０に送出する。
【０１００】
オートプリチャージ用のＭＳ２０３は、オートプリチャージを指定する信号をコマンド・デコーダ１５から受け取りラッチする。このラッチされた信号は、ＭＳ２０４で更にラッチされてタイミング調整された後、ドライブ部２０６を介して各ブロックに送出される。
【０１０１】
信号出力選択用ＭＳ２４３は、ブロック５０の選択を指示する信号であるSelect信号が入力されると、その信号をΨ１の最初の立ち上がりタイミングでラッチする。従って、デコード部２０５は、動作開始の最初の１サイクルでブロック５０を撰択する信号を出力する。
【０１０２】
以上のようにしてグローバル・ロー・スケジューラー４１は、各ブロック５０の選択信号、及び各ブロックに対する動作指定用のコマンドを供給する。
図１１に示されるように、グローバル・ロー・スケジューラー４１は更に、ローアドレス用のモード選択回路２００、ローアドレス選択用ＭＳ２４０、デコード部２４１、ローアドレス選択用のゲート部２４２を含む。
【０１０３】
ローアドレス用モード選択回路２００は、図１０のモード選択回路２００と同一のものであり、モードを指定する信号と、ローアドレスを指定するアドレス信号であるＸ０乃至Ｘ８及び／Ｘ０乃至／Ｘ８と、リフレッシュ・アドレス・カウンター４２からのアドレス信号であるＸ０Ｃ乃至Ｘ８Ｃを受け取り、指定されたモードに合った適切なアドレス信号を選択する。ローアドレス選択用ＭＳ２４０は、ローアドレス用モード選択回路２００からの信号を、内部クロックΨ１及び／Ψ１を用いてラッチする。デコード部２４１は、図１０のデコード部２０５と同様のものであり、ローアドレス選択用ＭＳ２４０からのアドレス信号をデコードして出力する。この出力はSelect信号が入力されてから１サイクルの間出力される。ゲート部２４２は、Select信号が入力されてから１サイクルの間、ローアドレスの最上位ビットであるＸ８及びその反転信号である／Ｘ８を出力する。
【０１０４】
以上のようにしてグローバル・ロー・スケジューラー４１は、各ブロック５０の選択信号と各ブロックに対する動作指定用のコマンドとに加えて、選択されたブロック５０にローアドレスを供給する。
図１２は、コラム・スケジューラー４４の回路構成を示す図である。図１２のコラム・スケジューラー４４は、コラムアドレス用のモード選択回路２００、コラムアドレス選択用ＭＳ２４０、デコード部２４１、コラムアドレス選択用のゲート部２４２、及び信号出力タイミング用ＭＳ２０７を含む。コラム・スケジューラー４４の構成は、図１１に示されるグローバル・ロー・スケジューラー４１のローアドレス選択部分の構成と同一である。但し、入力アドレス信号がローアドレス信号ではなく、アドレス・プレデコーダー１３からのコラムアドレス信号Ｙ０乃至Ｙ６及び／Ｙ０乃至／Ｙ６と、バースト・アドレス・カウンター４５からのコラムアドレス信号Ｙ０Ｃ乃至Ｙ６Ｃとである点が唯一異なる。回路構成及びその動作は図１１と同一であので、その説明は省略する。
【０１０５】
図１３は、ローカル・ロー・スケジューラー５１の回路構成を示す図である。図１３に示されるように、ローカル・ロー・スケジューラー５１は、不当入力判断部４０１、ワード線選択部４０２、リード信号生成部４０３、プリチャージ信号生成部４０４、プリチャージモード動作部４０５、及びマスタースレーブ（ＭＳ）４０６乃至４０９を含む。
【０１０６】
マスタースレーブ（ＭＳ）４０６乃至４０９は、１８バースト、８バースト、４バースト、或いは強制バーストかを指定する信号を受け取り、それらの信号をラッチする回路である。ＭＳ４０６乃至４０９の出力は、リード信号生成部４０３、プリチャージ信号生成部４０４、及びプリチャージモード動作部４０５に於て用いられる。
【０１０７】
不当入力判断部４０１は、ＮＡＮＤ回路４２１及び４２２と、インバータ４２３及び４２４を含む。不当入力判断部４０１は、同一のブロック５０を連続してアクセスする等のパイプライン動作が乱れる条件を検出して、不当入力がなされたことを示す信号を出力する回路である。図１３には、プリチャージ動作中に再びそのブロック５０が選択された時に、不当入力信号を出力する回路を一例として示す。
【０１０８】
不当入力判断部４０１は、当該ブロック５０の選択を示すブロック選択信号を、図１０及び図１１のグローバル・ロー・スケジューラー４１から受け取る。内部発生されたプリチャージ動作時にＯＮであるプリチャージ信号とブロック選択信号とは、ＮＡＮＤ回路４２１に入力される。従って、ＮＡＮＤ回路４２１の出力は、プリチャージ動作時にブロック選択がなされたときにのみＬＯＷとなり、不当入力がなされた旨を示すことが出来る。この出力信号に基づいて、グローバル・ロー・スケジューラー４１にブロック撰択を待たせたり、或いは当該ブロックの選択を無視させる等の処置を取らせることができる。
【０１０９】
不当入力判断部４０１に於て、ＮＡＮＤ回路４２２は、インバータ４２３からのプリチャージ信号の反転信号とブロック選択信号とを受け取る。従ってＮＡＮＤ回路４２２の出力に接続されたインバータ４２４は、プリチャージ動作を行っていない時のみ、ブロック選択信号をワード線選択部４０２に供給する。
【０１１０】
ワード線選択部４０２は、Ψ１の１番目のサイクル以降でＨＩＧＨとなるブロック撰択信号が入力されると、Ψ１の最初の２サイクル（ストローブ信号Strobeの８サイクルに相当する）期間、ワード線選択信号を出力してワード線（ローアドレス）の選択を行う。ワード線選択部４０２は、マスタースレーブ（ＭＳ）４３１及び４３２、ＮＯＲ回路４３３、及びインバータ４３４を含む。マスタースレーブ（ＭＳ）４３１及び４３２は、Ψ１（及び／Ψ１）に基づいて、各サイクル毎にブロック選択信号を右にシフトするシフトレジスタを構成する。従って、ＭＳ４３１及び４３２の出力を受け取るＮＯＲ回路４３３は、最初の２サイクルの間ＬＯＷとなる。更に、インバータ４３４によって、最初の２サイクルの間ＨＩＧＨになるワード線選択信号を出力する。
【０１１１】
ここでワード線選択信号を最初の２サイクルの間ＨＩＧＨとするのは、図３のスケジュールに示されるように、ワード線選択動作（Select動作）及びセンスアンプ５８へのデータ取り込み動作（Boost 動作）に、２サイクルを要するからである。
【０１１２】
リード信号生成部４０３は、２番目のサイクルでＨＩＧＨとなる信号をワード線選択部４０２から受け取り、バーストのタイプに応じて３番目のサイクルから所定の期間リード信号を供給する回路である。リード信号生成部４０３は、マスタースレーブ（ＭＳ）４４１乃至４４４、ＮＡＮＤ回路４４５乃至４５０、ＮＯＲ回路４５１、インバータ４５２乃至４５４、及びＮＯＲ回路４４５を含む。
【０１１３】
ＭＳ４４１は２番目のサイクルでＨＩＧＨとなる信号を受け取り、３番目のサイクルでＨＩＧＨとなる信号を生成する。この３番目のサイクルでＨＩＧＨとなる信号は、ＮＡＮＤ回路４４６、４４９、及び４５０に供給される。
まず説明のために３番目のサイクルより以前の状態を考えると、これらのＮＡＮＤ回路４４６、４４９、及び４５０の出力は、ＭＳ４４１の出力がＬＯＷであるから必ずＨＩＧＨである。従ってインバータ４５２の出力はＬＯＷであり、またＭＳ４４２の出力はＬＯＷであるから、ＮＯＲ回路４５１の出力はＨＩＧＨである。更に、ＭＳ４４３及び４４４の出力はＬＯＷであるからインバータ４５３及び４５４の出力はＨＩＧＨであり、ＮＡＮＤ回路４４７及び４４８の出力は共にＬＯＷである。従って、ＮＯＲ回路４５５の出力はＨＩＧＨである。つまり３番目のサイクルより以前の状態では、ＮＡＮＤ回路４４５の２入力が共にＨＩＧＨであり、リード信号生成部４０３の出力はＬＯＷである。この条件が崩れてリード信号生成部４０３の出力がＨＩＧＨになるのは、これらの２入力のいずれか一方がＬＯＷとなるときである。
【０１１４】
３番目のサイクルに於ては、１６バーストが指定されている場合はＮＡＮＤ回路４４６の出力がＬＯＷになり、８バーストが指定されている場合はＮＡＮＤ回路４４９の出力がＬＯＷになり、また４バーストが指定されている場合はＮＡＮＤ回路４５０の出力がＬＯＷになる。従っていずれの場合においても、３番目のサイクルに於てはリード信号がＨＩＧＨとなる。
【０１１５】
４バーストが指定されている場合は、ＮＡＮＤ回路４４８の出力が３番目のサイクルでＨＩＧＨになり、それがＭＳ４６１に読み込まれてリード信号生成回路４０３の動作は終了する。即ち、リード信号生成回路４０３は、３番目のサイクルでのみリード信号を出力する。
【０１１６】
８バーストが指定されている場合は、ＮＡＮＤ回路４４７の出力が３番目のサイクルでＨＩＧＨになるので、ＭＳ４４４の出力は４番目のサイクルでＨＩＧＨになる。ＭＳ４４４の出力は、インバータ４５４を介してＮＡＮＤ回路４４８の出力をＨＩＧＨにする。従ってＮＯＲ回路４５５の出力がＬＯＷとなるので、４番目のサイクルに於て、リード信号生成回路４０３はＨＩＧＨ信号を出力する。ＮＡＮＤ回路４４８のＨＩＧＨ出力は、ＭＳ４６１に読み込まれてリード信号生成回路４０３の動作が終了する。即ち、リード信号生成回路４０３は、３番目のサイクル及び４番目のサイクルでリード信号を出力する。
【０１１７】
１６バーストが指定されている場合は、インバータ４５２の出力が３番目のサイクルでＨＩＧＨになるので、ＭＳ４４２の出力は４番目のサイクルでＨＩＧＨとなる。従ってＮＯＲ回路４５１の出力がＬＯＷとなり、４番目のサイクルにおいて、リード信号生成回路４０３はＨＩＧＨ信号を出力する。ＭＳ４４２のＨＩＧＨ出力によって、ＭＳ４４３は５番目のタイミングでＨＩＧＨとなる。ＭＳ４４３のＨＩＧＨ出力によって、ＮＡＮＤ回路４４７の出力がＨＩＧＨになる。これによりＮＯＲ回路４５５の出力がＬＯＷとなり、５番目のサイクルで、リード信号生成回路４０３はＨＩＧＨ信号を出力する。またＮＡＮＤ回路４４７のＨＩＧＨ出力はＭＳ４４４に読み込まれ、ＭＳ４４４の出力は６番目のサイクルでＨＩＧＨになる。ＭＳ４４４の出力は、インバータ４５４を介してＮＡＮＤ回路４４８の出力をＨＩＧＨにする。従ってＮＯＲ回路４５５の出力がＬＯＷとなるので、６番目のサイクルに於て、リード信号生成回路４０３はＨＩＧＨ信号を出力する。ＮＡＮＤ回路４４８のＨＩＧＨ出力は、ＭＳ４６１に読み込まれてリード信号生成回路４０３の動作が終了する。即ち、リード信号生成回路４０３は、３番目、４番目、５番目、及び６番目のサイクルでリード信号を出力する。
【０１１８】
プリチャージ信号生成部４０４は、プリチャージモード時に所定のタイミングでプリチャージ信号を生成する。所定のタイミングでＭＳ４６１の入力に現われたＨＩＧＨ信号は、１サイクル後にＭＳ４６１にラッチされてＭＳ４６１の出力がＨＩＧＨになる。ＭＳ４６１の出力を受け取るＮＡＮＤ回路４６４は、もう一方の入力にプリチャージモード動作部４０５の出力を受け取る。両者がＨＩＧＨのとき、ＮＡＮＤ回路４６４の出力はＬＯＷとなる。従ってＮＡＮＤ回路４６３の出力がＨＩＧＨとなり、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。ＮＡＮＤ回路４６３のＨＩＧＨ出力はＭＳ４６２に取り込まれて、次のサイクルに於ても、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。
【０１１９】
即ち、４バーストの時には４番目及び５番目のサイクルでプリチャージ動作を行い、８バーストの時には５番目及び６番目のサイクルでプリチャージ動作を行い、１６バーストの時には７番目及び８番目のサイクルでプリチャージ動作を行る。
【０１２０】
プリチャージモード動作部４０５は、プリチャージモードを指定された場合にプリチャージ動作を行うための回路である。プリチャージモード動作部４０５は、マスタースレーブ４７１乃至４７７、ＮＡＮＤ回路４７８乃至４８２、及びインバータ４８３乃至４８５を含む。ＭＳ４７１乃至４７３は入力されたプリチャージ信号を順次右にシフトするシフトレジスタである。従ってＭＳ４７３の出力は、３番目のサイクルでＨＩＧＨとなる。
【０１２１】
４バーストが指定されている場合には、３番目のサイクルにおいてＮＡＮＤ回路４８０の出力がＬＯＷとなり、従って、ＮＡＮＤ回路４８２の出力がＨＩＧＨとなる。これによりＭＳ４７７の出力は、４番目のサイクルでＨＩＧＨとなる。ＭＳ４７７の出力は、プリチャージ信号発生部４０４のＮＡＮＤ回路４６４に供給される。ＭＳ４７７の出力が４番目のサイクルでＨＩＧＨとなった時、このＮＡＮＤ回路４６４のもう一方の入力もＨＩＧＨとなるため、ＮＡＮＤ回路４６４の出力はＬＯＷとなる。結果として、プリチャージ信号生成部４０４の出力は４番目のサイクルでＨＩＧＨとなる。
【０１２２】
８バーストが指定されている場合には、３番目のサイクルにおいてＮＡＮＤ回路４７９の出力がＬＯＷとなり、従って、ＮＡＮＤ回路４８１の出力がＨＩＧＨとなる。これによりＭＳ４７６の出力は、４番目のサイクルでＨＩＧＨとなる。ＭＳ４７６の出力は、インバータ４８５及びＮＡＮＤ回路４８２を介してＭＳ４７７に供給される。従ってＭＳ４７７の出力は、５番目のサイクルでＨＩＧＨとなる。従って５番目のサイクルで、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。
【０１２３】
１６バーストが指定されている場合には、３番目のサイクルにおいてＮＡＮＤ回路４７８の出力がＬＯＷとなり、従って、インバータ４８３の出力がＨＩＧＨとなる。これによりＭＳ４７４の出力は、４番目のサイクルでＨＩＧＨとなる。その後、５番目のサイクルでＭＳ４７５の出力がＨＩＧＨとなる。ＭＳ４７５の出力は、インバータ４８４及びＮＡＮＤ回路４８１を介してＭＳ４７６に供給される。従ってＭＳ４７６の出力は、６番目のサイクルでＨＩＧＨとなる。ＭＳ４７６の出力は、インバータ４８５及びＮＡＮＤ回路４８２を介してＭＳ４７７に供給される。従ってＭＳ４７７の出力は、７番目のサイクルでＨＩＧＨとなる。従って７番目のサイクルで、プリチャージ信号生成部４０４の出力はＨＩＧＨとなる。
【０１２４】
このようにしてローカル・ロー・スケジューラー５１は、当該ブロック５０が選択されたときに、ワード線撰択、データ読み出し、及びプリチャージの各動作を順次実行することが出来る。また指定されたバーストのタイプやプリチャージのタイプに従って、上記動作のタイミングを適宜制御することが出来る。
【０１２５】
なお図１３のローカル・ロー・スケジューラー５１の回路図は、一例に過ぎず様々な変形が考えられる。またデータ書き込みもデータ読み込みと同様のタイミングで実行出来ることは明白である。またこのローカル・ロー・スケジューラー５１の機能をグローバル・ロー・スケジューラー４１に含めて、図１（Ｂ）の形態で本発明によるＤＲＡＭを実現することも出来る。この変形は、ローカル・ロー・スケジューラー５１の回路をそのままグローバル・ロー・スケジューラー４１に含めて、各ブロック５０に対して各動作命令を与えることが出来るような制御配線を設ければよく、容易であるので詳細な説明を省略する。
【０１２６】
図１４は、データ読み出し／書き込みの際に、選択されたブロックの選択されたコラムのセンスアンプ５８をアクセスするための回路図を示す。図１４に示される回路は、２つのＰＭＯＳトランジスタ５００及び５０１と２つのＮＭＯＳトランジスタ５０２及び５０３とよりなるセンスアンプ５８と、４つのＮＭＯＳトランジスタ５０４乃至５０７を含む。またこの回路は更に、一対のビット線ＢＩＴ及び／ＢＩＴ、及び一対のデータバス線ＤＢ及び／ＤＢ（双方向バス６０）を含む。
【０１２７】
図１４に於て、ブロック選択信号及びコラム選択信号が共にＨＩＧＨとなると、直列に配置されたＮＭＯＳトランジスタ５０４及び５０５、及びＮＭＯＳトランジスタ５０６及び５０７が導通する。ことによりセンスアンプ５８からのデータをデータバス線ＤＢ及び／ＤＢに読みだすこと、及びデータバスＤＢ及び／ＤＢからセンスアンプ５８を介してデータを書き込むことが可能となる。
【０１２８】
図１５は、出力におけるパラレル−シリアル変換を実行する回路及びタイムチャートを示す。図３の各ブロックのスケジューリングの説明において述べたように、本発明によるＤＲＡＭの実施例に於ては、一回のデータ読み出しで４ビットのデータが並列に読み出され、出力時にシリアルデータに変換される。図１５（Ａ）の回路は、本発明によるＤＲＡＭのチップに於て、４ビットのパラレルデータをシリアルデータに変換してチップ外部に取り出すためのインターフェース回路である。
【０１２９】
図１５（Ａ）の出力回路は、３状態バッファ５２０と出力バッファ５２１を含む。３状態バッファ５２０の各々は、４ビット並列のデータバスからのデータを受け取り、また図１５（Ｂ）に示されるように、Φ３を開始トリガーとする内部クロックＨ、Ｉ、Ｊ、及びＫを入力される。内部クロックＨ、Ｉ、Ｊ、及びＫは、例えば、図７の回路の１／２分周器１０２と同一構成の回路にＡ信号の代わりにΦ３を入力すれば、Φ１、Φ２、Φ３、及びΦ４の代わりに得ることが出来る。
【０１３０】
３状態バッファ５２０は、入力された内部クロックがＨＩＧＨの時には、ＮＡＮＤ回路５２４の出力がＨＩＧＨ及びＮＯＲ回路５２５の出力がＬＯＷとなり、トランジスタ５２２及び５２３がＯＦＦになる。従って、この状態では、３状態バッファ５２０の出力は浮遊状態にある。また入力された内部クロックがＬＯＷの時には、データバスのデータをそのまま出力する。出力バッファ５２１は、入力されたストローブ信号と同相であるストローブ信号によって、入力されたデータを保持するバッファである。従ってこの出力回路に於ては、３状態バッファ５２０は、図１５（Ｂ）に示される内部クロックＨ、Ｉ、Ｊ、及びＫがＬＯＷになるタイミングで順次データを出力し、そのデータが出力バッファ５２１を介して順次外部に出力される。
【０１３１】
図１５（Ａ）の出力回路は、例えば本発明によるＤＲＡＭの出力ピン数が１６であるならば、１６個用意される。同様にＤＲＡＭの入力ピン数が１６であるならば、図６の入力回路は１６個用意される。
図１６は、本発明によるＤＲＡＭチップ内部のブロックの割当の一例を示す。図１６に示されるように、一つのブロック（ページブロック）は、６４ビットに相当する一つのワード線（ローアドレス）が５１２本集まって構成される。更にこのブロックが３２個集まって１Ｍのメモリを構成する。チップが１６ピン出力であるならば、このメモリが１６個集まって一つのチップを構成する。
【０１３２】
以上に説明された本発明によるＤＲＡＭの実施例は、従来のＳＤＲＡＭに適用することもできる。バースト長が１でありＣＡＳ−レイテンシが１の場合のスケジューリングの例を図１７に示す。
各ブロックは最初待機状態にある。まずグローバル・ロー・スケジューラー４１によってあるブロック５０が選択されると、選択されたブロック５０のローカル・ロー・スケジューラー５３は、Select/Boost命令により内部クロックΨ１の最初のサイクルでワード線を選択し、Ψ１の次のサイクルで選択されたワード線に繋がれたメモリ・セルのデータをセンスアンプ５８に取り込む。更に次のサイクルで、Read命令によりデータが読み出される。この場合はバースト長が１であるのでデータ読み出しは１度だけ行われ、ストローブ信号の４サイクルの間に４ビットのデータが順次取り出される。ローカル・ロー・スケジューラー５１はRead命令の後にはPrecharge 命令を実行する。これによりビット線がプリチャージされ、選択されたブロック５０は待機状態に戻る。
【０１３３】
図１８は、本発明の原理をＤＲＡＭに応用した第２の実施例の構成図である。図１８に示されるＤＲＡＭの第２の実施例は、図１（Ｂ）に対応する構成となっている。図１８に於て、図２と同一の構成要素は同一の番号で参照され、その説明は省略される。
【０１３４】
図１８の本発明の第２の実施例のＤＲＡＭは、グローバル・ロー・スケジューラー４１Ａ及び複数のブロック５０Ａを含む。グローバル・ロー・スケジューラー４１Ａは、グローバル・ロー・スケジューラー・デコーダ６５、セレクト部６１、リード／ライト部６２、プリチャージ部６３、及びローアドレス信号部６４を含む。また各ブロック５０Ａは、図２のローカル・ロー・スケジューラー５１とローアドレス・レジスタ５２の代わりに、命令／選択ローラッチ部５１Ａを含む。
【０１３５】
グローバル・ロー・スケジューラー４１Ａは、図２の入力回路１０からアドレス、モード、及びコマンドを受け取る。更にグローバル・ロー・スケジューラー４１Ａは、内部クロック生成器２３から内部クロックを受け取り、各ブロック５０Ａに対するスケジューリングを行う。即ち、受け取ったコマンドに応じて、選択されたブロック５０Ａに対してワード線撰択、リード／ライト、及びプリチャージ等の指令を各々与える。これによって、プリチャージ、リフレッシュ等の動作を選択されたブロック５０Ａに逐次実行させる。
【０１３６】
グローバル・ロー・スケジューラー４１Ａのグローバル・ロー・スケジューラー・デコーダ６５は、受け取ったコマンド及びモードをデコードして、セレクト部６１、リード／ライト部６２、プリチャージ部６３、及びローアドレス信号部６４に各々適当なデコード信号を与える。ローアドレス信号部６４は、特定のブロック５０Ａの特定のローアドレスを選択するために、ローアドレスを指定するアドレス信号を生成する。セレクト部６１、リード／ライト部６２、及びプリチャージ部６３は、ワード線選択信号、リード／ライト信号、及びプリチャージ信号を所定のタイミングで生成して選択されたブロック５０Ａに供給する。これらのセレクト部６１、リード／ライト部６２、及びプリチャージ部６３は、図１３に示されるローカル・ロー・スケジューラー５１の回路と同様の構成で実現することが出来る。ローアドレス信号部６４は、図１１に示されるローアドレス信号生成用の回路と同様の構成で実現することが出来る。
【０１３７】
選択されたブロック５０Ａは、グローバル・ロー・スケジューラー４１Ａから供給されるローアドレス信号に基づき選択するワード線を決定して、更に、ワード線選択信号、リード／ライト信号、及びプリチャージ信号に応じた動作を実行する。これらのローアドレス信号、ワード線選択信号、リード／ライト信号、及びプリチャージ信号は、命令／選択ローラッチ部５１Ａに格納される。
【０１３８】
図１９は、ブロック５０Ａの命令／選択ローラッチ部５１Ａ周辺の回路構成を示す。
図１９に示されるように本実施例に於ては、ワード線選択信号、リード／ライト信号、及びプリチャージ信号の各命令に対して、４ビットのアドレス信号（実際には補数表現も含めて８本の信号線）が割り当てられる。即ち、ワード線選択信号にＸ９乃至Ｘ１２の４ビットのアドレス信号、リード／ライト信号にもＸ９乃至Ｘ１２の４ビットのアドレス信号、更に、プリチャージ信号にもＸ９乃至Ｘ１２の４ビットのアドレス信号が割り当てられる。これによって、例えばワード線選択信号の４ビットのアドレス信号を用いて、選択された一つのブロック５０Ａに対してワード線撰択を指定することが出来る。
【０１３９】
つまり本実施例に於ては、デコード前のアドレス信号を用いてブロック５０Ａを選択するのであり、図１（Ｂ）のように各命令に対して各ブロックに一本ずつ選択用の制御線が供給されているのではない。このような構成を用いることによって本実施例は、図１（Ｂ）の構成と原理的には同一であるが、制御線の配線数を減らすことが出来る。
【０１４０】
図１９に於て、あるブロック５０Ａの命令／選択ローラッチ部５１Ａは、選択されたローを示すローアドレス信号を受け取ると共に、各命令に対応するアドレス信号をΨ１信号に同期して取り込む。命令／選択ローラッチ部５１Ａは、ワード線選択信号ラッチ部６００及び６０１、リード信号ラッチ部６０２、プリチャージ信号ラッチ部６０３、及び複数の選択ワード線ラッチ部６０４を含む。
【０１４１】
ワード線選択信号ラッチ部６００は、ワード線選択信号をラッチするマスタースレーブ（ＭＳ）６１１及び６１２を含む。ワード線選択信号ラッチ部６０１は、ワード線選択信号をラッチするマスタースレーブ（ＭＳ）６２１及び６２２を含む。リード信号ラッチ部６０２は、リード信号をラッチするマスタースレーブ（ＭＳ）６３１を含む。プリチャージ信号ラッチ部６０３は、プリチャージ信号をラッチするマスタースレーブ（ＭＳ）６４１及び６４２を含む。選択ワード線ラッチ部６０４の各々は、対応するワード線が選択された時に選択を示すデータを格納する。上記のＭＳ以外のインバータ、ＮＡＮＤ回路、ＮＯＲ回路、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ等の素子の個々の動作は容易であるので説明を省略し、全体の論理回路的な動作のみを後述する。
【０１４２】
ＶＰＰと示されたゲートは、ＨＩＧＨレベルがＶｐｐレベルになるようにレベル変換機能を有したゲートであり、図１８のワード線ドライバ５３及び５４の部分に相当する。またＰＳＡ、ＶＰＲ、ＮＳＡ信号を出力する部分は、図１８のセンスアンプドライバ５５に相当する。図１９に於て、ワード線を選択するためのＷＳ信号は、メモリアレー５６及び５７（図２０）に供給される。
【０１４３】
図２０は、ブロック５０Ａのメモリアレー５６及び５７、並びにセンスアンプ５８を示す。図１９の図面右側から出力されるＷＳ等の各信号は、図２０の各部に入力される。
図２０に於て、メモリアレー５６及び５７は、複数のメモリセル６５０、プリチャージ用の複数のＮＭＯＳトランジスタ６５１、トランスファーゲートである複数のＮＭＯＳトランジスタ６５２を含む。ＵＢＥＱ信号或いはＤＢＥＱ信号がＨＩＧＨになった時に（ＣＢＥＱ信号もＨＩＧＨ）、ＮＭＯＳトランジスタ６５１がＯＮになり、ビット線ＢＬ１、／ＢＬ２、・・・、がプリチャージされる。またＵＢＬＴ信号或いはＤＢＬＴ信号がＨＩＧＨとなった時に、ＮＭＯＳトランジスタ６５２がＯＮになり、ビット線がセンスアンプ５８と接続される。またセンスアンプ５８は、図１４に示された回路構成と同一の構成であるので説明を省略する。
【０１４４】
図１９及び図２０を参照して、ワード線選択信号ラッチ部６００の出力であるＵＳＥＬ信号は、ブロックの上半分（メモリアレー５６）のワード線の選択を指令する。またワード線選択信号ラッチ部６０１の出力であるＤＳＥＬ信号は、ブロックの下半分（メモリアレー５７）のワード線の選択を指令する。Ｘ０Ｘ１は、Ｘ０アドレスとＸ１アドレスのプリデコード信号であり本来は４本あるが、図面の簡略化のために図１９には２本のみが示されている。同様にＸ２Ｘ３Ｘ４やＸ５Ｘ６Ｘ７もまたプリデコード信号を表す。これらによって、ブロックの上半分では、２の８乗分（２５６本）のワード線から１本が選ばれることになる。
【０１４５】
ＵＳＥＬがＨＩＧＨレベルの間、ワード線が１本選択されるが、この信号は同時にＵＢＥＱ（上半分用のビット線プリチャージ信号）をＬＯＷレベルとし、プリチャージを終了させ、ＵＢＬＴ（上半分用ビット線トランスファーゲート用信号）をＨＩＧＨレベルとして、ビット線をセンスアンプ５８に繋げる。
【０１４６】
この時、ＤＳＥＬがＬＯＷレベルとなり、ブロックの下側からはワード線を選ばず、ＤＢＥＱ（下半分用のビット線プリチャージ信号）をＨＩＧＨレベルとしてプリチャージを実行し、ＤＢＬＴ（下半分用ビット線トランスファーゲート用信号）をＬＯＷレベルとしてビット線をセンスアンプ５８から切り離す。
【０１４７】
更に、ＵＳＥＬがＨＩＧＨレベルになった１サイクル後には、ＳＥＬ信号がＨＩＧＨになる。従って、ＰＳＡ／ＮＳＡ対（センスアンプの制御線）がアクティブレベルになり、メモリセル６５０のデータをセンスアンプ５８に取り込むことが出来る。
【０１４８】
読み出し或いは書き込みに時は、リード信号ラッチ部６０２の出力であるリード信号ＲｅａｄがＨＩＧＨになる。従って、このリード信号とコラムアドレス（Ｙ０）との論理和である信号ＲＹＯ、或いは対応するＲ／ＹＯのいずれかがＨＩＧＨになる。この時、ＣＬＳ線（コラム撰択線）がＨＩＧＨになったコラムに繋がる２個のセンスアンプ５８の一方がデータバス対ＤＢ１及び／ＤＢ１に繋がる。これによりセンスアンプ５８のデータを読み出したり、センスアンプ５８にデータを書き込んだりできる。
【０１４９】
選択されたワード線を非選択にするには、プリチャージ用プリデコード信号によりブロックを選び直す。これにより、ＵＳＥＬ、ＤＳＥＬ、ＲＥＡＤ、及びＳＥＬの各信号がＬＯＷレベルとなり、ワード線を非選択レベルにすると共にプリチャージ動作を開始する。
【０１５０】
【発明の効果】
請求項１の発明の装置に於ては、ブロックを選択するための制御回路を複数のブロックに対し共通に設けるので各ブロックに複雑な制御機構を設けることなく、更に、あるブロックがある動作を実行している間に、その動作を既に終了した他のブロックがその動作の次の動作を実行することにより、ブロック全体として所定の動作をパイプライン的に高速に実行することが出来る。
【０１５１】
請求項２の発明に於ては、各ブロックが所定の順序で動作を実行する手段を含むことにより、制御手段は各ブロックを順次選択するだけで、パイプライン動作を実現することが出来る。
請求項３の発明に於ては、各ブロックは指定された動作を実行するだけで、パイプライン動作を実現することが出来る。
【０１５２】
請求項４の発明に於ては、メモリに対するデータの読み書きを、パイプライン動作によって高速に実行することが出来る。
請求項５の発明に於ては、パイプライン動作が乱れたときでも選択されたブロックの動作を遅らせて実行することにより、全ての動作を漏れなく要求されたとおりに実行することが出来る。
【０１５３】
請求項６の発明に於ては、パイプライン動作を乱すような動作を省略することによって、パイプライン動作を途切らすことなく実行可能となる。
請求項７の発明に於ては、パイプライン動作を乱すような動作が試みられた時は、その動作を省略してパイプライン動作を途切れなく実行すると共に、実行不可能な命令が与えられたことを通知することができる。
【０１５４】
請求項８の発明に於ては、ストローブ信号入力によってメモリ装置を同期させて使用することが出来る。
請求項９の発明に於ては、ストローブ信号入力によってメモリ外部装置とのインターフェースの性能を向上することが出来る。
【０１５５】
請求項１０の発明に於ては、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
請求項１１の発明に於ては、あるブロックに対する命令を時分割多重して与えることが出来るので、限られた本数の入出力ピンを有効に使うことが出来る。
【０１５６】
請求項１２の発明に於ては、外部からのデータ入力系列に同期してブロックを逐次切り替えていることが出来る。
請求項１３の発明に於ては、データ出力を高速に行うことができる。
請求項１４の発明に於ては、各ブロックからＮ個のデータを並列に読み出して、パラレル−シリアル変換を実行することによりデータ出力を高速に行うことができる。
【０１５７】
請求項１５の発明に於ては、ストローブ信号を基にして入出力インターフェースを制御すると共に、内部回路を制御する内部クロックを生成することが出来る。
請求項１６の発明に於ては、ブロックアドレス、ローアドレス、及びコラムアドレスを一つのアドレス空間にまとめて、外部から自由にアクセスすることが出来る。
【０１５８】
請求項１７の発明に於ては、各ブロックは選択されたローアドレスを記憶することが出来るので、他のブロックに対するローアドレス指定の際に選択されたローアドレスが上書きされることがない。
請求項１８の発明に於ては、ロー選択及びセンスアンプ取り込みの動作と、データ読み書きの動作と、プリチャージ動作をパイプライン化することにより、連続的にデータ読み書きを行うことが出来る。
【０１５９】
請求項１９の発明に於ては、ロー選択の動作とデータ書き込みの動作とをパイプライン化することにより、連続的にデータ書き込みを行うことが出来る。
請求項２０の発明に於ては、ブロック撰択及びコラム撰択を上記ＭＯＳスイッチの各々に割り当てることにより、選択されたブロックの選択されたコラムにアクセスすることが出来る。
【０１６０】
請求項２１の発明のメモリ装置は、制御線及びアドレス線によって各回路ブロックに異なる動作を同時に実行させることが可能となり、回路ブロックに対するデータ読み書きをパイプライン的に実行することが可能となる。
請求項２２乃至請求項２７のメモリは、複数のブロックの中から第１のブロックを選択して該第１のブロックのセンスアンプのデータを読み出す動作と、複数のブロックの中から第２のブロックを選択して第２のブロックの特定のワード線を選択する動作とを平行して実行することが出来るので、パイプライン的な動作が可能となる。
【０１６１】
請求項２８乃至請求項３３のメモリは、複数のブロックの中から第１のブロックを選択して該第１のブロックのセンスアンプのデータを読み出す或いは書き込む動作と、複数のブロックの中から第２のブロックを選択して第２のブロックの特定のワード線を選択する動作とを平行して実行することが出来るので、パイプライン的な動作が可能となる。
【０１６４】
請求項３４のメモリは、センスアンプのデータを読み出す或いは書き込む動作と、特定のワード線を選択する動作と、ビット線をプリチャージする動作とを平行して実行することが出来るので、パイプライン的な動作が可能となる。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は、本発明の原理によるパイプライン動作装置の構成を示すブロック図である。
【図２】本発明によるＤＲＡＭの第１の実施例の構成を示すブロック図である。
【図３】本発明によるＤＲＡＭの各ブロックに対するスケジューリングを示す図である。
【図４】本発明によるＤＲＡＭのコマンド入力を示す図である。
【図５】本発明によるＤＲＡＭに於て、入力されたコマンド／アドレスの読み込みを説明するためのタイムチャートである。
【図６】本発明によるＤＲＡＭに於て、入力されたコマンド／アドレスのマルチプレックスを行う回路のブロック図である。
【図７】本発明によるＤＲＡＭに於て、入力されたフラグ信号及びストローブ信号から内部クロックを生成する回路の回路図である。
【図８】図７の内部クロック生成回路の動作を説明するためのタイムチャートである。
【図９】本発明によるＤＲＡＭに於て用いられる内部クロックを示すタイムチャートである。
【図１０】本発明によるＤＲＡＭに於て用いられるグローバル・ロー・スケジューラーの構成を示す回路図である。
【図１１】本発明によるＤＲＡＭに於て用いられるグローバル・ロー・スケジューラーの構成を示す回路図である。
【図１２】本発明によるＤＲＡＭに於て用いられるコラム・スケジューラーの構成を示す回路図である。
【図１３】本発明によるＤＲＡＭに於て用いられるローカル・ロー・スケジューラーの構成を示す回路図である。
【図１４】本発明によるＤＲＡＭに於て用いられるセンスアンプとデータバスとの間の接続を示す回路図である。
【図１５】（Ａ）は、本発明によるＤＲＡＭに於て用いられる出力回路の回路図であり、（Ｂ）は、この出力回路で用いられる内部クロックを示すタイムチャートである。
【図１６】本発明によるＤＲＡＭに於けるブロックの分割を示す概念図である。
【図１７】本発明によるＤＲＡＭに於て、バースト長が１の場合の各ブロックのスケジューリングを示すタイムチャートである。
【図１８】本発明によるＤＲＡＭの第２の実施例の構成を示すブロック図である。
【図１９】本発明によるＤＲＡＭの第２の実施例に於いて各ブロックに設けられた命令／選択ローラッチ部周辺の構成を示す回路図である。
【図２０】本発明によるＤＲＡＭの第２の実施例に於いて各ブロックに設けられたメモリアレー及びセンスアンプの構成を示す回路図である。
【図２１】（Ａ）は、従来のＤＲＡＭに於けるページモードの動作を示すタイムチャートであり、（Ｂ）は、従来のＳＤＲＡＭにおけるデータ読み出し動作を示すタイムチャートである。
【符号の説明】
１、１Ａ 制御装置
２、２Ａ ブロック
３、３Ａ 制御線
１０ 入力回路１０
１１ バッファ
１２ アドレス・レジスタ
１３ アドレス・プレデコーダ
１４ コマンド・レジスタ
１５ コマンド・デコーダ
１６ モードレジスタ
１７ モード・デコーダ
２０ 同期制御回路
２１ ストローブ・バッファ
２２ 制御信号バッファ
２３ 内部クロック生成器
３０ データ入出力回路
３１ 入出力バッファ
３２ 入出力レジスタ
４１、４１Ａ グローバル・ロー・スケジューラー
４２ リフレッシュ・アドレス・カウンタ
４３ リード／ライト・スケジューラー
４４ コラム・スケジューラー
４５ バースト・アドレス・カウンタ
４６ データ転送／コラム・デコーダ
５０、５０Ａ ブロック
５１ ローカル・ロー・スケジューラー
５１Ａ 命令／選択ローラッチ部
５２ ローアドレス・レジスタ
５３、５４ ワード線ドライバ
５５ センスアンプ・ドライバ
５６、５７ メモリアレー
５８ センスアンプ
６０ 双方向バス
６１ セレクト部
６２ リード／ライト部
６３ プリチャージ部
６４ ローアドレス信号部
６５ グローバル・ロー・スケジューラー・デコーダ
１００Ａ、１００Ｂ 入力バッファ部
１０１ ストローブバッファ
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ 入力レジスタ
１０２ １／２分周器
２００ モード選択回路
２０５ デコード部
２４１ デコード部
４０１ 不当入力判断部
４０２ ワード線選択部
４０３ リード信号生成部
４０４ プリチャージ信号生成部
４０５ プリチャージモード動作部
５０４、５０５、５０６、５０７ ＮＭＯＳトランジスタ
５２０ ３状態バッファ
５２１ 出力バッファ
６００、６０１ ワード線選択信号ラッチ部
６０２ リード信号ラッチ部
６０３ プリチャージ信号ラッチ部
６０４ 選択ワード線ラッチ部
６５０ メモリセル
６５１ プリチャージ用ＮＭＯＳトランジスタ
６５２ トランスファーゲート
Claims (34)
- マトリックス状に配置されたメモリセルからなるメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択ワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択ワード線に含まれるメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、
複数のコマンド／アドレス入力にそれぞれ対応する複数のブロックを順次選択する制御手段と、
前記複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、
前記複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記センスアンプ回路を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダ
を含み、前記制御手段により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とする装置。 - 前記制御手段は、ブロックを一つずつ順次選択する手段を含み、前記選択されたブロックの各々は、選択されると前記動作を前記の順序で実行する手段を含むことを特徴とする請求項１記載の装置。
- 前記制御手段は、前記選択されたブロックの各々に対し、前記動作の各々を前記の順序で実行することを指示する手段を含むことを特徴とする請求項１記載の装置。
- 外部との信号入出力のための入出力手段を更に含むことを特徴とする請求項１記載の装置。
- 前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときにはブロックの選択を待つことを特徴とする請求項４記載の装置。
- 前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときには該条件の原因となる前記選択されたブロックの前記動作を実行させずに後続の処理を続けることを特徴とする請求項４記載の装置。
- 前記制御手段は、前記連続してデータを読み出す動作が乱れる条件を保持しており、該条件が検出されたときには該条件の原因となる前記選択されたブロックの前記動作の実行を待たせることを特徴とする請求項４記載の装置。
- 前記制御手段及び前記複数のブロックの同期をとるためのストローブ信号を受け取る同期制御回路を更に含むことを特徴とする請求項４記載の装置。
- 前記入出力手段は、前記ストローブ信号によって前記信号入出力を同期させる信号入力回路及び出力回路を更に含むことを特徴とする請求項８記載の装置。
- 前記同期制御回路は、前記ストローブ信号以外に少なくとも一つの信号を受け取り、前記信号入力回路は少なくとも一つの信号及び該ストローブ信号を用いて信号入力を非多重化することを特徴とする請求項９記載の装置。
- 前記非多重化の１サイクルは、前記ストローブ信号のＮ（自然数）サイクルであることを特徴とする請求項１０記載の装置。
- 前記複数のブロックが前記動作の一つから次の一つに移行するのは前記ストローブ信号のサイクルのＮ回に一回であることを特徴とする請求項１１記載の装置。
- 前記同期制御回路は、前記ストローブ信号以外に少なくとも一つの信号を受け取り、前記出力回路は少なくとも一つの信号及び該ストローブ信号を用いて信号出力をパラレルデータからシリアルデータに多重化することを特徴とする請求項９記載の装置。
- 前記多重化の１サイクルは、前記ストローブ信号のＮサイクルであることを特徴とする請求項１３記載の装置。
- ２つのフリップフロップ間のデータ転送を前記ストローブ信号から生成した信号により制御して、前記入出力手段、前記複数のブロック、及び前記制御手段を同期させる内部クロックを生成する内部クロック生成器を更に含むことを特徴とする請求項１０乃至１４記載の装置。
- 入力回路は、前記複数のブロックの一つを指定するブロックアドレスを受け取ることを特徴とする請求項４記載の装置。
- 前記制御手段はブロックの一つを選択するときに、選択されたブロックに選択ワード線のアドレスを供給することを特徴とする請求項４記載の装置。
- 前記選択されたブロックは、選択された一つのローに含まれる前記メモリセルのデータを前記センスアンプ回路に取り込む動作を行うブロックと、選択された一つのコラムの該センスアンプ回路に対してデータ読み書きの動作を行うブロックと、プリチャージ動作を行うブロックを含むことを特徴とする請求項１７記載の装置。
- 前記選択されたブロックは、一つのローが選択された状態のブロックと、前記メモリセルにデータを書き込む動作を行うブロックと、プリチャージ動作を行うブロックを含むことを特徴とする請求項１７記載の装置。
- 前記双方向バスと対応する前記センスアンプ回路とを接続する直列に配列された複数のＭＯＳスイッチを含み、該センスアンプ回路をデータ読み書きのために選択したときに該ＭＯＳスイッチをＯＮすることを特徴とする請求項１７記載の装置。
- アドレス入力及びデータ入出力のための入力回路及びデータ入出力回路と、
各々がマトリクス状のメモリアレイを備えた同一で複数のブロックと、
該ブロックの状態を制御する制御信号を生成し、複数のブロックを順次選択して動作実行させる制御回路と、
該ブロックに該制御信号を供給する制御線と、
前記入力回路からのアドレス入力を受け、該ブロックの一つを選択するためのアドレスをデコードするアドレスデコーダと、
該ブロックの一つを該アドレスにより選択するためのアドレス線と、
前記複数のブロックに対し共通に設けられ、該複数のブロックと前記データ入出力回路との間でデータを伝送するため該複数のブロックの各々に接続されている双方向バスと、
該ブロックの各々に設けられ該ブロックの状態を記憶する状態記憶ラッチと、
該複数のブロックに対し共通に設けられ、コラムアドレスに応答してビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダ
を含み、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とするメモリ装置。 - 複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に含まれるメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、
複数のブロックを順次選択して、特定のワード線を選択する状態か、前記センスアンプ回路を介してメモリセルのデータを読み出す状態か、プリチャージ動作を選択する状態かを制御する制御回路と、
該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、
該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダ
を含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とするメモリ。 - 前記ワード線を撰択する動作と、該ワード線に含まれる前記メモリセルのデータを読み出す動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする請求項２２記載のメモリ。
- 複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路と、そのブロックが特定のワード線を選択する状態か、センスアンプを介してメモリセルのデータを読み出す状態か、プリチャージ動作を選択する状態かを制御する制御回路を含む複数のブロックと、
該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、
該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダ
を含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行することにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とするメモリ。 - 前記制御回路は、前記ワード線を撰択する動作と、該ワード線に含まれる前記メモリセルのデータを読み出す動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御することを特徴とする請求項２４記載のメモリ。
- 複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、
該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出すために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、
該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダと、
該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す動作を制御する第１の制御回路と、
該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作を制御する第２の制御回路と、
該複数のブロックの中から第３のブロックを選択してビット線をプリチャージする動作を制御する第３の制御回路
を含み、順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させることにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とするメモリ。 - 前記第１の制御回路、前記第２の制御回路、及び前記第３の制御回路は、クロックに同期して所定のタイミングで連続して動作されることを特徴とする請求項２６記載のメモリ。
- 複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、
複数のブロックを順次選択して、ブロックが特定のワード線を選択する状態か、前記センスアンプ回路を介してメモリセルのデータを読み出す或いは書き込む状態か、プリチャージ動作を選択する状態かを制御する制御回路と、
該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、
該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダ
を含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す或いは書き込む動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、前記制御回路により順次選択した複数のブロックにおいて、ワード線選択、データ読み出し又は書き込み、及びプリチャージの動作を該データ読み出し又はデータ書き込みが重ならないように順番に実行させ、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とするメモリ。 - 前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す或いは書き込む動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする請求項２８記載のメモリ。
- 複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路と、そのブロックが特定のワード線を選択する状態か、センスアンプを介してメモリセルのデータを読み出す或いは書き込む状態か、プリチャージ動作を選択する状態かを制御する制御回路を含む複数のブロックと、
該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、
該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダ
を含み、該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路を介してデータを読み出す或いは書き込む動作と、該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作と、第３のブロックを選択して該第３のブロックのビット線をプリチャージする動作とを並行して実行し、複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行することにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とするメモリ。 - 前記制御回路は、前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す或いは書き込む動作と、プリチャージ動作とをクロックに同期して所定のタイミングで実行するように制御することを特徴とする請求項３０記載のメモリ。
- 複数のブロックであって、その各々が複数のワード線と複数のビット線を含むマトリックス状のメモリアレイと、ローアドレスで指定されたワード線を選択するワード線ドライバと、選択されたワード線のアドレスを記憶するロー・アドレス・レジスタ回路と、選択されたワード線に繋がれたメモリセルのデータをラッチするセンスアンプ回路を含む複数のブロックと、
該複数のブロックの中から特定のブロックを選択して前記センスアンプ回路のデータを読み出す或いは書き込むために、該複数のブロックに対し共通に設けられ該複数のブロックの各々に接続されている双方向バスと、
該複数のブロックに対し共通に設けられ、コラムアドレスに応答して前記ビット線を選択し、前記双方向バスを介してデータを転送するデータ転送／コラムデコーダと、
該複数のブロックの中から第１のブロックを選択して該第１のブロックの前記センスアンプ回路のデータを読み出す或いは書き込む動作を制御する第１の制御回路と、
該複数のブロックの中から第２のブロックを選択して該第２のブロックの特定のワード線を選択する動作を制御する第２の制御回路と、
該複数のブロックの中から第３のブロックを選択してビット線のプリチャージ動作を制御する第３の制御回路
を含み、順次選択した複数のブロックにおいて、ワード線選択、データ読み出し、及びプリチャージの動作を該データ読み出しが重ならないように順番に実行させることにより、並列に動作する複数のブロックから連続してデータを読み出すことを特徴とするメモリ。 - 前記第１の制御回路、前記第２の制御回路、及び前記第３の制御回路は、クロックに同期して所定のタイミングで連続して動作されることを特徴とする請求項３２記載のメモリ。
- 前記ワード線を撰択する動作と、該ワード線に繋がれた前記メモリセルのデータを読み出す動作と、前記ビット線をプリチャージする動作とを、クロックに同期して所定のタイミングで実行するように制御する同期制御回路を更に含むことを特徴とする請求項２２、２４、２６、２８、３０、及び３２のいずれか一項記載のメモリ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01799096A JP4084428B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
| US08/790,964 US6163832A (en) | 1996-02-02 | 1997-01-29 | Semiconductor memory device including plural blocks with a pipeline operation for carrying out operations in predetermined order |
| DE69725632T DE69725632T2 (de) | 1996-02-02 | 1997-01-30 | Halbleiterspeicheranordnung mit "Pipeline" Betrieb |
| EP97300605A EP0788110B1 (en) | 1996-02-02 | 1997-01-30 | Semiconductor memory device with a pipe-line operation |
| US08/792,134 US6055615A (en) | 1996-02-02 | 1997-01-31 | Pipeline memory access using DRAM with multiple independent banks |
| TW086101210A TW332294B (en) | 1996-02-02 | 1997-02-01 | Semiconductor memory device with a pipe-line operation |
| KR1019970003422A KR100267962B1 (ko) | 1996-02-02 | 1997-02-01 | 파이프라인 동작식 반도체 메모리 장치 |
| US09/698,242 US6507900B1 (en) | 1996-02-02 | 2000-10-30 | Semiconductor memory device including plural blocks with selecting and sensing or reading operations in different blocks carried out in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01799096A JP4084428B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213068A JPH09213068A (ja) | 1997-08-15 |
| JP4084428B2 true JP4084428B2 (ja) | 2008-04-30 |
Family
ID=11959169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01799096A Expired - Lifetime JP4084428B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US6163832A (ja) |
| EP (1) | EP0788110B1 (ja) |
| JP (1) | JP4084428B2 (ja) |
| KR (1) | KR100267962B1 (ja) |
| DE (1) | DE69725632T2 (ja) |
| TW (1) | TW332294B (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6385645B1 (en) * | 1995-08-04 | 2002-05-07 | Belle Gate Investments B.V. | Data exchange system comprising portable data processing units |
| US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| US6286062B1 (en) | 1997-07-01 | 2001-09-04 | Micron Technology, Inc. | Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus |
| US6347354B1 (en) | 1997-10-10 | 2002-02-12 | Rambus Incorporated | Apparatus and method for maximizing information transfers over limited interconnect resources |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| JP4226686B2 (ja) | 1998-05-07 | 2009-02-18 | 株式会社東芝 | 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ |
| US6750910B1 (en) * | 1998-07-15 | 2004-06-15 | Texas Instruments Incorporated | Optical black and offset correction in CCD signal processing |
| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
| US6996213B1 (en) * | 1998-09-29 | 2006-02-07 | Sun Microsystems, Inc. | Superposition of data over voice |
| US6748442B1 (en) * | 1998-12-21 | 2004-06-08 | Advanced Micro Devices, Inc. | Method and apparatus for using a control signal on a packet based communication link |
| CN1278236C (zh) | 1999-06-10 | 2006-10-04 | 贝勒加特投资公司 | 在分离的存储区域中存储数据组的不同版本的装置和更新存储器中数据组的方法 |
| US6708248B1 (en) * | 1999-07-23 | 2004-03-16 | Rambus Inc. | Memory system with channel multiplexing of multiple memory devices |
| AU1586500A (en) * | 1999-12-06 | 2001-06-12 | Sun Microsystems, Inc. | Computer arrangement using non-refreshed dram |
| DE69932643T2 (de) * | 1999-12-07 | 2007-04-05 | Sun Microsystems, Inc., Santa Clara | Identifizierungsvorrichtung mit gesichertem foto sowie mittel und verfahren zum authentifizieren dieser identifizierungsvorrichtung |
| WO2001043129A1 (en) | 1999-12-07 | 2001-06-14 | Sun Microsystems Inc. | Computer-readable medium with microprocessor to control reading and computer arranged to communicate with such a medium |
| AU1801201A (en) * | 1999-12-08 | 2001-06-18 | Rambus Inc. | Memory system with channel multiplexing of multiple memory devices |
| US7012613B1 (en) | 2000-05-02 | 2006-03-14 | Ati International Srl | Method and apparatus for fragment scriptor for use in over-sampling anti-aliasing |
| KR100869870B1 (ko) | 2000-07-07 | 2008-11-24 | 모사이드 테크놀로지스, 인코포레이티드 | 메모리 소자에서의 읽기 명령 수행 방법 및 ｄｒａｍ액세스 방법 |
| JP2004505354A (ja) | 2000-07-20 | 2004-02-19 | ベル ゲイト インヴェストメント ベスローテン フェンノートシャップ | データ転送を保護して装置を通信させる方法及びシステム及びそのための装置 |
| US6900812B1 (en) * | 2000-08-02 | 2005-05-31 | Ati International Srl | Logic enhanced memory and method therefore |
| KR100401490B1 (ko) * | 2000-10-31 | 2003-10-11 | 주식회사 하이닉스반도체 | 로오 버퍼를 내장한 반도체 메모리 장치 |
| DE10059553B4 (de) * | 2000-11-30 | 2005-04-28 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zum Synchronisieren |
| US6557090B2 (en) * | 2001-03-09 | 2003-04-29 | Micron Technology, Inc. | Column address path circuit and method for memory devices having a burst access mode |
| US6622203B2 (en) * | 2001-05-29 | 2003-09-16 | Agilent Technologies, Inc. | Embedded memory access method and system for application specific integrated circuits |
| DE10164338A1 (de) * | 2001-12-28 | 2003-07-17 | Thomson Brandt Gmbh | Verfahren zur Einstellung eines Betriebsparameters in einem Peripherie-IC und Vorrichtung zur Durchführung des Verfahrens |
| US6829184B2 (en) * | 2002-01-28 | 2004-12-07 | Intel Corporation | Apparatus and method for encoding auto-precharge |
| US6721227B2 (en) * | 2002-02-11 | 2004-04-13 | Micron Technology, Inc. | User selectable banks for DRAM |
| US20030163654A1 (en) * | 2002-02-22 | 2003-08-28 | Eliel Louzoun | System and method for efficient scheduling of memory |
| KR100452328B1 (ko) * | 2002-07-31 | 2004-10-12 | 삼성전자주식회사 | 동기식 반도체 메모리 장치의 데이터 출력회로 |
| KR100505109B1 (ko) * | 2003-03-26 | 2005-07-29 | 삼성전자주식회사 | 읽기 시간을 단축시킬 수 있는 플래시 메모리 장치 |
| US7496753B2 (en) * | 2004-09-02 | 2009-02-24 | International Business Machines Corporation | Data encryption interface for reducing encrypt latency impact on standard traffic |
| US7409558B2 (en) * | 2004-09-02 | 2008-08-05 | International Business Machines Corporation | Low-latency data decryption interface |
| KR100649834B1 (ko) * | 2004-10-22 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 누설 전류 제어 장치 |
| DE102006053072B4 (de) * | 2006-11-10 | 2014-09-04 | Qimonda Ag | Verfahren zum Auslesen von Datenpaketen |
| KR100856069B1 (ko) * | 2007-03-29 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 구동방법 |
| US8006032B2 (en) * | 2007-08-22 | 2011-08-23 | Globalfoundries Inc. | Optimal solution to control data channels |
| US7787311B2 (en) * | 2007-11-08 | 2010-08-31 | Rao G R Mohan | Memory with programmable address strides for accessing and precharging during the same access cycle |
| US9978437B2 (en) | 2015-12-11 | 2018-05-22 | Micron Technology, Inc. | Apparatuses and methods for dynamic voltage and frequency switching for dynamic random access memory |
| WO2017191706A1 (ja) * | 2016-05-02 | 2017-11-09 | ソニー株式会社 | メモリ制御回路、メモリ、記憶装置、および、情報処理システム |
| KR102576767B1 (ko) | 2018-12-03 | 2023-09-12 | 에스케이하이닉스 주식회사 | 반도체장치 |
| CN110941395B (zh) * | 2019-11-15 | 2023-06-16 | 深圳宏芯宇电子股份有限公司 | 动态随机存取存储器、内存管理方法、系统及存储介质 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115674A (ja) * | 1981-12-28 | 1983-07-09 | Nec Corp | 記憶装置 |
| JPS6015771A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | ベクトルプロセッサ |
| US4633434A (en) * | 1984-04-02 | 1986-12-30 | Sperry Corporation | High performance storage unit |
| US4954946A (en) * | 1986-01-29 | 1990-09-04 | Digital Equipment Corporation | Apparatus and method for providing distribution control in a main memory unit of a data processing system |
| WO1988009995A1 (en) * | 1987-06-02 | 1988-12-15 | Hughes Aircraft Company | Pipeline memory structure |
| US4845677A (en) * | 1987-08-17 | 1989-07-04 | International Business Machines Corporation | Pipelined memory chip structure having improved cycle time |
| DE3842517A1 (de) * | 1987-12-17 | 1989-06-29 | Hitachi Ltd | Pipeline-datenverarbeitungssystem |
| US5172379A (en) * | 1989-02-24 | 1992-12-15 | Data General Corporation | High performance memory system |
| JPH02310887A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | パイプラインメモリ |
| US5060145A (en) * | 1989-09-06 | 1991-10-22 | Unisys Corporation | Memory access system for pipelined data paths to and from storage |
| JP3179788B2 (ja) * | 1991-01-17 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
| US5247644A (en) * | 1991-02-06 | 1993-09-21 | Advanced Micro Devices, Inc. | Processing system with improved sequential memory accessing |
| JP2625277B2 (ja) * | 1991-05-20 | 1997-07-02 | 富士通株式会社 | メモリアクセス装置 |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP3280704B2 (ja) * | 1992-05-29 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
| JP3078934B2 (ja) * | 1992-12-28 | 2000-08-21 | 富士通株式会社 | 同期型ランダムアクセスメモリ |
| US5537555A (en) * | 1993-03-22 | 1996-07-16 | Compaq Computer Corporation | Fully pipelined and highly concurrent memory controller |
| US5410670A (en) * | 1993-06-02 | 1995-04-25 | Microunity Systems Engineering, Inc. | Accessing system that reduces access times due to transmission delays and I/O access circuitry in a burst mode random access memory |
| GR940100383A (en) * | 1994-08-02 | 1996-04-30 | Idryma Technologias & Erevnas | A high-throughput data buffer. |
| US5737748A (en) * | 1995-03-15 | 1998-04-07 | Texas Instruments Incorporated | Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory |
| US5745118A (en) * | 1995-06-06 | 1998-04-28 | Hewlett-Packard Company | 3D bypass for download of textures |
| US5598374A (en) * | 1995-07-14 | 1997-01-28 | Cirrus Logic, Inc. | Pipeland address memories, and systems and methods using the same |
| US5748914A (en) * | 1995-10-19 | 1998-05-05 | Rambus, Inc. | Protocol for communication with dynamic memory |
| US5784705A (en) * | 1996-07-15 | 1998-07-21 | Mosys, Incorporated | Method and structure for performing pipeline burst accesses in a semiconductor memory |
-
1996
- 1996-02-02 JP JP01799096A patent/JP4084428B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-29 US US08/790,964 patent/US6163832A/en not_active Expired - Lifetime
- 1997-01-30 DE DE69725632T patent/DE69725632T2/de not_active Expired - Lifetime
- 1997-01-30 EP EP97300605A patent/EP0788110B1/en not_active Expired - Lifetime
- 1997-01-31 US US08/792,134 patent/US6055615A/en not_active Expired - Lifetime
- 1997-02-01 TW TW086101210A patent/TW332294B/zh not_active IP Right Cessation
- 1997-02-01 KR KR1019970003422A patent/KR100267962B1/ko not_active IP Right Cessation
-
2000
- 2000-10-30 US US09/698,242 patent/US6507900B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0788110B1 (en) | 2003-10-22 |
| JPH09213068A (ja) | 1997-08-15 |
| US6507900B1 (en) | 2003-01-14 |
| EP0788110A3 (en) | 1999-02-03 |
| KR100267962B1 (ko) | 2000-10-16 |
| DE69725632D1 (de) | 2003-11-27 |
| US6055615A (en) | 2000-04-25 |
| KR970063250A (ko) | 1997-09-12 |
| DE69725632T2 (de) | 2004-06-17 |
| TW332294B (en) | 1998-05-21 |
| US6163832A (en) | 2000-12-19 |
| EP0788110A2 (en) | 1997-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4084428B2 (ja) | 半導体記憶装置 | |
| US5813023A (en) | Method and apparatus for multiple latency synchronous dynamic random access memory | |
| JP5261803B2 (ja) | 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 | |
| JP3979716B2 (ja) | クロック同期型メモリ装置及びそのスケジューラ回路 | |
| JP3406790B2 (ja) | データ転送システム及びデータ転送方法 | |
| JPH1116346A (ja) | 半導体記憶装置 | |
| JP2010135065A (ja) | ダイナミック・ランダム・アクセス・メモリ・システム | |
| JP4439033B2 (ja) | 半導体記憶装置 | |
| JP3699638B2 (ja) | 半導体メモリ装置及びライトデータマスキング方法 | |
| KR100194571B1 (ko) | 반도체 메모리 및 그 기입 방법 | |
| JP2817685B2 (ja) | 半導体メモリ | |
| US6178139B1 (en) | Semiconductor memory device comprised of a double data rate-synchronous dynamic random access memory | |
| JP2002074948A (ja) | 半導体集積回路装置 | |
| KR100532444B1 (ko) | Ｎ 비트 프리패치 구조로 2ｎ 비트 프리패치 스킴을구현하는 메모리 장치 및 이 메모리 장치의 2ｎ 비트프리패치 방법 및 자동 프리차아지 방법 | |
| US5841727A (en) | Semiconductor memory device | |
| JPH08212778A (ja) | 同期型半導体記憶装置およびそのデータ読出方法 | |
| JP2007200555A (ja) | クロック同期型メモリ装置及びそのスケジューラ回路 | |
| JP3090104B2 (ja) | 半導体メモリ装置 | |
| KR100949270B1 (ko) | 반도체 메모리 소자 | |
| EP1122736B1 (en) | ATD generation in a synchronous memory | |
| JP2774752B2 (ja) | クロック同期型半導体記憶装置およびそのアクセス方法 | |
| JPH10162575A (ja) | ダイナミックｒａｍ及びその制御方法 | |
| JPH0240192A (ja) | シリアルアクセス動作の可能な半導体記憶装置 | |
| JP2000011645A (ja) | 半導体記憶装置 | |
| JPH0574166A (ja) | メモリ装置及びタイムベースコレクタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040312 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040527 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050803 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050808 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080215 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140222 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |