JPS58115674A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58115674A JPS58115674A JP56215024A JP21502481A JPS58115674A JP S58115674 A JPS58115674 A JP S58115674A JP 56215024 A JP56215024 A JP 56215024A JP 21502481 A JP21502481 A JP 21502481A JP S58115674 A JPS58115674 A JP S58115674A
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- Japan
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶装置に関する。
電子計算機等に用いられる記憶装置には、外部の装置と
の間で、情報の入力及び出力を行なうための入力情報線
、出力情報線が設けられる。その入力情報−１出力情報
線の情報幅（転送幅）は、入出力動作に喪する部品等の
経済化の観点から、できるだけ小さくすることが城マれ
る。一方、記憶装置の記憶部に対する絖み書き＃ＩＡ＃
ｉ、、計算機等の処理能力向上の観点から、大きくとる
ことが望ましい。したがって記憶装置では一般に読みＩ
Ｎ！情報を複数の転送情報に分割し、時分割転送を行な
うことによシ紀憶部の読み＊＊幅に対して入力情報線、
出力情報線の情報幅を小さく抑えることが行なわれる。
の間で、情報の入力及び出力を行なうための入力情報線
、出力情報線が設けられる。その入力情報−１出力情報
線の情報幅（転送幅）は、入出力動作に喪する部品等の
経済化の観点から、できるだけ小さくすることが城マれ
る。一方、記憶装置の記憶部に対する絖み書き＃ＩＡ＃
ｉ、、計算機等の処理能力向上の観点から、大きくとる
ことが望ましい。したがって記憶装置では一般に読みＩ
Ｎ！情報を複数の転送情報に分割し、時分割転送を行な
うことによシ紀憶部の読み＊＊幅に対して入力情報線、
出力情報線の情報幅を小さく抑えることが行なわれる。
帛１図は前記の時分割転送方式の入力情＠線、出力情報
線を有する記憶装置の従来例を示したものである。第１
図中１は記憶装置であシ、外部装置（図示せず）から、
複数ビットの情報を１転送幅としてこれを同時に転送す
る能力を持つ入力情＠線２を介して情報を受ける。すな
わち、第１図の場合、記憶装置ｉ１１に対する沓き込み
情報は、４つの転送情報に分割されて入力情報４１２上
に順次乗る。そして入力情報に２に接続され、制御−７
ｃ〜７畠により制御された信号転送手段５・〜５ａが前
記４つの転送情報をそれぞれに対応したメモリプロック
４・〜４０へ供給する。ま九アドレス信号はアドレス信
号！ｌｌ１８・〜８虐を介して別々にメモリブロック４
・〜４−に供給され、書き込み制御信号がメモリ１Ｉｒ
ｌＪｌｉｌｌ信号−９０〜９ｍを介してメモリブロック
４・〜４Ｉに供給されてメモリブロック４・〜４Ｉは書
き込み動作を行なう。次にアドレス情報と読み出し制御
信号とＫよシメモリブロック４・〜４０から読み出され
た情報ＬＳ読み出し情報選択制御！１１１０で制御され
た読み出し情報選択子Ｒ６で順次選択され、入力情報−
２と同様に複数ビットの情報を１転送幅としてこれを同
時に転送する能力を持った出力情報ＩＩ３へ送出される
。
線を有する記憶装置の従来例を示したものである。第１
図中１は記憶装置であシ、外部装置（図示せず）から、
複数ビットの情報を１転送幅としてこれを同時に転送す
る能力を持つ入力情＠線２を介して情報を受ける。すな
わち、第１図の場合、記憶装置ｉ１１に対する沓き込み
情報は、４つの転送情報に分割されて入力情報４１２上
に順次乗る。そして入力情報に２に接続され、制御−７
ｃ〜７畠により制御された信号転送手段５・〜５ａが前
記４つの転送情報をそれぞれに対応したメモリプロック
４・〜４０へ供給する。ま九アドレス信号はアドレス信
号！ｌｌ１８・〜８虐を介して別々にメモリブロック４
・〜４−に供給され、書き込み制御信号がメモリ１Ｉｒ
ｌＪｌｉｌｌ信号−９０〜９ｍを介してメモリブロック
４・〜４Ｉに供給されてメモリブロック４・〜４Ｉは書
き込み動作を行なう。次にアドレス情報と読み出し制御
信号とＫよシメモリブロック４・〜４０から読み出され
た情報ＬＳ読み出し情報選択制御！１１１０で制御され
た読み出し情報選択子Ｒ６で順次選択され、入力情報−
２と同様に複数ビットの情報を１転送幅としてこれを同
時に転送する能力を持った出力情報ＩＩ３へ送出される
。
第２図は入力情報ｌｌｌ１！２上の情報を示したもので
Ｔは１回に転送される情報の転送周期である。なお、第
１図ではメ毫すブ四ツク数を４としたが、これは２以上
の任意の整数でよい。
Ｔは１回に転送される情報の転送周期である。なお、第
１図ではメ毫すブ四ツク数を４としたが、これは２以上
の任意の整数でよい。
第１図に示し九従来の構成によれば、入力情報＃！２上
を転送する情報の転送周期Ｔは、メモリブロック４０〜
４−の書き込み動作に関係なく、独立に設定でき、シス
テム性能等を考慮して必Ｉ！鍛小限に設定することが可
能である。しかし、メモリブロックごとに置く信号転送
手Ｒ５・〜５０のためハード量が増加し、これに伴なｈ
信号数も増加するために実装上間勉となる。ま九これら
のハード量の増加、信号数の増加からくる配線量の増加
も含めて記憶装置の信頼性を像下させるという欠点をも
つ。
を転送する情報の転送周期Ｔは、メモリブロック４０〜
４−の書き込み動作に関係なく、独立に設定でき、シス
テム性能等を考慮して必Ｉ！鍛小限に設定することが可
能である。しかし、メモリブロックごとに置く信号転送
手Ｒ５・〜５０のためハード量が増加し、これに伴なｈ
信号数も増加するために実装上間勉となる。ま九これら
のハード量の増加、信号数の増加からくる配線量の増加
も含めて記憶装置の信頼性を像下させるという欠点をも
つ。
この発明の目的は、メモリブロックととに置いていた書
き込み情報転送手段を共通化し、入力情報線から入力し
た情報を１つの書き込み情報転送手段を用いて、すべて
のメモリブロックに共通に供給し、書き込み制御信号を
メモリブロックごとに制御してそれぞれのメモリブロッ
クに情報を書き込み、書き込み情報のための転送情報−
のハード量を減少させることにある。
き込み情報転送手段を共通化し、入力情報線から入力し
た情報を１つの書き込み情報転送手段を用いて、すべて
のメモリブロックに共通に供給し、書き込み制御信号を
メモリブロックごとに制御してそれぞれのメモリブロッ
クに情報を書き込み、書き込み情報のための転送情報−
のハード量を減少させることにある。
この発明の他の目的は、読み出し情報転送手段線を独立
に設け、相互の干渉をなくシ、更に半尋体メモリＩＣの
、使用上異なるＩＣＥ対してｍｆｙして読み出し碧求が
なされた場合、読み出し情報出力が衝突し、メモ！７
Ｉ Ｃの破壊にｊｉることを防止するとと４に、転送周
期を向上させた記憶装置１に提供することにある。
に設け、相互の干渉をなくシ、更に半尋体メモリＩＣの
、使用上異なるＩＣＥ対してｍｆｙして読み出し碧求が
なされた場合、読み出し情報出力が衝突し、メモ！７
Ｉ Ｃの破壊にｊｉることを防止するとと４に、転送周
期を向上させた記憶装置１に提供することにある。
この発明の記憶装置は、複数個のメモリブロックを有す
る記憶装置において、それぞれのメモリブロックに接続
された共通な書き込み情報転送手段と、それぞれのメモ
リブロックに対応した独立な試み出し情報転送手段と、
前記読み出し情報転送手段出力を選択する選択手段と、
前記メモリブロックにアドレス及び書き込み、読み出し
制御信号を与える制御手段とを含み、並行して前記複数
個のメモリブロックの指定されたアドレスに対し読み出
し、臀き込みのできるものである。
る記憶装置において、それぞれのメモリブロックに接続
された共通な書き込み情報転送手段と、それぞれのメモ
リブロックに対応した独立な試み出し情報転送手段と、
前記読み出し情報転送手段出力を選択する選択手段と、
前記メモリブロックにアドレス及び書き込み、読み出し
制御信号を与える制御手段とを含み、並行して前記複数
個のメモリブロックの指定されたアドレスに対し読み出
し、臀き込みのできるものである。
この発明について図面を参照して詳細に説明する。
ｗ、３図はこの発明の１つの実施例を示す記憶装置のブ
ロック図で、第１図に示した入力情報を４１１の転送ブ
ロックに別けて入力する形式に対応するものである。も
ちろん転送ブロック数は４に限るわけで蝶なく、２以上
の任意の整数でよい。
ロック図で、第１図に示した入力情報を４１１の転送ブ
ロックに別けて入力する形式に対応するものである。も
ちろん転送ブロック数は４に限るわけで蝶なく、２以上
の任意の整数でよい。
第３図において、１は記憶装置であシ、外部装置ｅ１（
図示せず）から複数ビットの情報を１転送−としてこれ
を同時に転送する能力を持つ入力情報線２を介して情報
を受けとる。入力悄＠１１１２＃’ｉ書き込み情報転送
手段５に接続している。すなわち第３図の場合、記憶装
置１に対する書き込み情報は、４つの転送情報に分割さ
れて、入力情報１１２上に順次乗る。そして制御線７に
制御された書き込み情報転送手段５がその出力個Ｋｍ続
されたメモリブロック４・〜４龜に共通に前記情報を供
給する。アドレス信号はアドレス信号ａＳ・〜８１を介
して別々にメモリブロック４・〜４Ｉへ供給する。
図示せず）から複数ビットの情報を１転送−としてこれ
を同時に転送する能力を持つ入力情報線２を介して情報
を受けとる。入力悄＠１１１２＃’ｉ書き込み情報転送
手段５に接続している。すなわち第３図の場合、記憶装
置１に対する書き込み情報は、４つの転送情報に分割さ
れて、入力情報１１２上に順次乗る。そして制御線７に
制御された書き込み情報転送手段５がその出力個Ｋｍ続
されたメモリブロック４・〜４龜に共通に前記情報を供
給する。アドレス信号はアドレス信号ａＳ・〜８１を介
して別々にメモリブロック４・〜４Ｉへ供給する。
こ＼でアドレス信号ｌｌｌ１！８・〜８ａ上のアドレス
信号は同一アドレス信号である必要はない。
信号は同一アドレス信号である必要はない。
まえ、書き込み制御１１９・〜９ｓを介して書き込み制
御信号が、書き込み情報転送手段５にある情報に対応し
たメモリブロックに送られて書き込み動作を行なう。第
１回の書き込み動作を終了すると、次の情報が書き込み
情報転送手段５に入シ、前記動作をぐ夛返す。次にアド
レス情報と読み出し制御信号とにより、メモリブロック
４・〜４１から読み出され九情報は、制御−１０で制御
された配吃み出し情報選択手段６によシ順次選択され、
入力情報＃５！２と同様に、複数ビットの情報を１転送
幅としてこれを同時に転送する能力をもつ出力情報線３
へ送出される。
御信号が、書き込み情報転送手段５にある情報に対応し
たメモリブロックに送られて書き込み動作を行なう。第
１回の書き込み動作を終了すると、次の情報が書き込み
情報転送手段５に入シ、前記動作をぐ夛返す。次にアド
レス情報と読み出し制御信号とにより、メモリブロック
４・〜４１から読み出され九情報は、制御−１０で制御
された配吃み出し情報選択手段６によシ順次選択され、
入力情報＃５！２と同様に、複数ビットの情報を１転送
幅としてこれを同時に転送する能力をもつ出力情報線３
へ送出される。
メモリブロック４・〜４ｓは異なる位相で別個に並り旬
に動作する。＃ｆＩ２図の入力情報が記憶装置１へ入力
するとき、入力情報＋１１Ｊ１２の転送情報Ｂｏを書き
込み情報転送手段５に入れ、メモリブロック４・に蕾き
込む。メモリブロック４・に畳き込み後、入力情報ｌＨ
２にある転送情報Ｂ１を再び書き込み情報転送手段５に
入れ、メモリブロック４ｒＫ＃き込む。
に動作する。＃ｆＩ２図の入力情報が記憶装置１へ入力
するとき、入力情報＋１１Ｊ１２の転送情報Ｂｏを書き
込み情報転送手段５に入れ、メモリブロック４・に蕾き
込む。メモリブロック４・に畳き込み後、入力情報ｌＨ
２にある転送情報Ｂ１を再び書き込み情報転送手段５に
入れ、メモリブロック４ｒＫ＃き込む。
この動作をＢ・〜Ｂｌについてくシ返し、転送情報Ｂ・
〜ｆｉｇをメモリブロック４・〜４−に記憶する。
〜ｆｉｇをメモリブロック４・〜４−に記憶する。
メモリブロック４・〜４＄のそれ、それの動作周期は入
力情報ｌＮ２上での情報転送周期に比べ遅いが、メモリ
ブロック４・〜４ｓを別個に並列に動作させることによ
り、入力情報ｉ！Ｍ２上での時分割転送が可能になる。
力情報ｌＮ２上での情報転送周期に比べ遅いが、メモリ
ブロック４・〜４ｓを別個に並列に動作させることによ
り、入力情報ｉ！Ｍ２上での時分割転送が可能になる。
こ＼で書き込み情報転送手段５をレジスタにすると、入
力情報１１Ｍ２上の転送情報の確定時間に余裕をも九せ
ることができる。
力情報１１Ｍ２上の転送情報の確定時間に余裕をも九せ
ることができる。
第３図と第１図を比較すると、第１図における誓き込み
情報転送手段５１〜５ｍが削減されている。
情報転送手段５１〜５ｍが削減されている。
更に、蕾き込み情報転送手段５１〜５８を劃−するため
に必要な回路岬も削減される。またこの第３図の記憶装
置を、基板上で組む場合の配縁パターンを考えると、第
１図の記憶装置に比べ、大幅な簡素化が見込まれる。前
記以外にも電子計算機の主記憶装置等で社一般にメモリ
ブロック部及びこれに伴なう必要最小限の制御部を１枚
の基板とし、その他の制御部を別基板とする場合が多く
、仁の場合、両基板間の接続用端子の増加という問題を
生じるが、この発明ではメモリブロック部に入力する信
号数が少ない丸めに前記問題を回避することができる。
に必要な回路岬も削減される。またこの第３図の記憶装
置を、基板上で組む場合の配縁パターンを考えると、第
１図の記憶装置に比べ、大幅な簡素化が見込まれる。前
記以外にも電子計算機の主記憶装置等で社一般にメモリ
ブロック部及びこれに伴なう必要最小限の制御部を１枚
の基板とし、その他の制御部を別基板とする場合が多く
、仁の場合、両基板間の接続用端子の増加という問題を
生じるが、この発明ではメモリブロック部に入力する信
号数が少ない丸めに前記問題を回避することができる。
第４図は、この発明の実施例の１つで、書き込み情報転
送子Ｒ５を外１部回路（１部を図示）と共通化、奄しく
は書き込み情報転送手段を記憶装置１から省略した例で
ある。このことによシ書き込み情報転送手段に関する部
分のハード量を減少させることかできる。
送子Ｒ５を外１部回路（１部を図示）と共通化、奄しく
は書き込み情報転送手段を記憶装置１から省略した例で
ある。このことによシ書き込み情報転送手段に関する部
分のハード量を減少させることかできる。
第５図はこの発明の梃に他の実施例で、入力情＠融２と
出力情＠−３とを接続し外部に対して入出力共通情報Ｍ
１２を遡じて接続する例で、記憶装置１の入出力端子数
、配線パターン数の減少が計れる、 第６図は、この発明の実施例のうち、メモリブロックご
とに別々に与えていたアドレス信号を共通にして、メモ
リブロック４０〜４ｓに共通に％Ｍした例である。この
ことはアドレス信号入力端子、アドレスｍ号用配線パタ
ーン数の減少を４たらす。この他、第４図〜第６図の組
み合わせが実施例として考えられる。
出力情＠−３とを接続し外部に対して入出力共通情報Ｍ
１２を遡じて接続する例で、記憶装置１の入出力端子数
、配線パターン数の減少が計れる、 第６図は、この発明の実施例のうち、メモリブロックご
とに別々に与えていたアドレス信号を共通にして、メモ
リブロック４０〜４ｓに共通に％Ｍした例である。この
ことはアドレス信号入力端子、アドレスｍ号用配線パタ
ーン数の減少を４たらす。この他、第４図〜第６図の組
み合わせが実施例として考えられる。
この発明は以上説明したように、時分割転送される転送
情報に対し、すべてのメモリブロック共通の書き込み情
報転送手段を持つことによシ、記憶装置のハード量を減
少し、その結果記憶装置の信幀性を上げるだけでなく、
情報転送能力の高い記憶装置が提供できるという効果が
ある。
情報に対し、すべてのメモリブロック共通の書き込み情
報転送手段を持つことによシ、記憶装置のハード量を減
少し、その結果記憶装置の信幀性を上げるだけでなく、
情報転送能力の高い記憶装置が提供できるという効果が
ある。
第１図は従来の記憶装置の構成例を示すブロック図、第
２図は第１図、第３図、第４図、第５図、第６図の入力
情報の例を示す図、第３図はこの発明による記憶装置の
一例を示すブロック図、第４図乃至第６図はそれぞれこ
の発明の他の実施例を示すブロック図である。 １：記憶装置、２：入力情報線、３：出力情報線、４・
１４１，４黛、４−：メモリブロック、５１５・ｓ ５
” ｅ ５ ｍ ＠ ５１ ：書き込み情報転送手段、
６：読み出し情報選択手段、７，７・、７＊、７ｔ、７
虐：書き込み情報転送手段制御信号、８，８＃、８１．
８ｆｆｉ、８１ニアドレス信号ｋ、９ｏ、９ｔ、９ｍ、
９Ｉ：書き込み、読み出し情報制御線、１０：読み出し
情報選択制御線、１１：外部回路、１２：入出力共通情
報線。 特許出願人 日本電気株式会社 代理人 単針 卓 左１図 第２図
２図は第１図、第３図、第４図、第５図、第６図の入力
情報の例を示す図、第３図はこの発明による記憶装置の
一例を示すブロック図、第４図乃至第６図はそれぞれこ
の発明の他の実施例を示すブロック図である。 １：記憶装置、２：入力情報線、３：出力情報線、４・
１４１，４黛、４−：メモリブロック、５１５・ｓ ５
” ｅ ５ ｍ ＠ ５１ ：書き込み情報転送手段、
６：読み出し情報選択手段、７，７・、７＊、７ｔ、７
虐：書き込み情報転送手段制御信号、８，８＃、８１．
８ｆｆｉ、８１ニアドレス信号ｋ、９ｏ、９ｔ、９ｍ、
９Ｉ：書き込み、読み出し情報制御線、１０：読み出し
情報選択制御線、１１：外部回路、１２：入出力共通情
報線。 特許出願人 日本電気株式会社 代理人 単針 卓 左１図 第２図
Claims (1)
- （１） 被叙情のメモリブロックを有する記憶装置に
おいて、それぞれのメモリブロックに接続された共通な
書き込み↑＃を報転送手段と、それぞれのメモリブロッ
クに対応した独立な読み出し情報転送平波と、その耽み
出し情報転送中段出力を選択する選択：ｐ段と、前記メ
モリブロックにアドレス及び書き込み、読み出し制御ｌ
ｌ信号を与える制御手段とを含み、並行して前記複数個
のメモリブロックの指定され九アドレスに対し、読み出
し、書き込みをムｊｔＩ′Ｉ！とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215024A JPS58115674A (ja) | 1981-12-28 | 1981-12-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215024A JPS58115674A (ja) | 1981-12-28 | 1981-12-28 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115674A true JPS58115674A (ja) | 1983-07-09 |
Family
ID=16665471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215024A Pending JPS58115674A (ja) | 1981-12-28 | 1981-12-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698886A2 (en) * | 1994-08-02 | 1996-02-28 | Foundation For Research And Technology Hellas | A high-throughput data buffer |
| EP0788110A2 (en) * | 1996-02-02 | 1997-08-06 | Fujitsu Limited | Semiconductor memory device with a pipe-line operation |
-
1981
- 1981-12-28 JP JP56215024A patent/JPS58115674A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698886A2 (en) * | 1994-08-02 | 1996-02-28 | Foundation For Research And Technology Hellas | A high-throughput data buffer |
| EP0698886A3 (en) * | 1994-08-02 | 1996-07-10 | Foundation For Research And Te | Very fast data buffer |
| US5774653A (en) * | 1994-08-02 | 1998-06-30 | Foundation Of Research And Technology-Hellas | High-throughput data buffer |
| EP0788110A2 (en) * | 1996-02-02 | 1997-08-06 | Fujitsu Limited | Semiconductor memory device with a pipe-line operation |
| EP0788110A3 (en) * | 1996-02-02 | 1999-02-03 | Fujitsu Limited | Semiconductor memory device with a pipe-line operation |
| US6163832A (en) * | 1996-02-02 | 2000-12-19 | Fujitsu Limited | Semiconductor memory device including plural blocks with a pipeline operation for carrying out operations in predetermined order |
| US6507900B1 (en) | 1996-02-02 | 2003-01-14 | Fujitsu Limited | Semiconductor memory device including plural blocks with selecting and sensing or reading operations in different blocks carried out in parallel |
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