JPS6175444A - レジスタフアイル集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はレジスタファイル集積回路に関する。

レジスタファイルは、任意の二つの記憶素子に対して同
時に読出と書込が可能な高速メモリとして、情報処理装
置の高速演算部等に広く使用されており、一般のメモリ
と同様に、集積回路化ぼれている。

（従来の技術） 従来のレジスタファイル集積回路の−ｆＩＩを帛２図に
示す。第２囚を参照すると、本例は二つの記憶部１７お
よび１８と、読出データ切替回路１９と、二つのアンド
回路２５および２６と、一つのゲート回路４４とからな
り、参照数字１１０，１１１゜１１２．１１３および１
１４は、それぞれ読出アドレス、書込アドレス、ライト
イネーブル信号、書込データおよび読出データを示す。

記憶部１７および１８はそれぞれ３２崎のアドレスを有
し、読出アドレス１１０および書込アドレス１１１はそ
れぞれ６ビツトで構成される。記憶部１７は読出アドレ
ス１１０および書込アドレス１１１それぞれの”ｏｏｏ
ｏｏｏ”力ら”０１１１１１１に対応し、記憶部１８は
読出アドレス１１０および書込アドレス１１１それぞれ
の”１０００００”から１１１１１１１″に対応する。

記憶部１７および１８の読出動作は、外部から読出アド
レス１１０が供給されることにより行なわれる。記憶部
１７および１８には読出アドレス１１０の下位５ビ、ト
のみが入力するので両方の記憶部から読出信号が読出デ
ータ切替回路１９に読出されるが、読出アドレス１１０
の最上位ビットによって切替えられて、これらのうちの
一つのみが読出データ１１４として外部に出力される。

記憶部１７および１８への書込動作は、書込アドレス１
１１．ライトイネーブル信号１１２および書込データ１
１３を外部から供給することにより行なわれる。書込ア
ドレス１１１の下位５ビツトと書込データ１１３とが、
両記憶部に同時に入力するが、アンド回路２５および２
６と、ゲート回路４４とによって、書込アドレス１１１
の最上位ビットが、ライトイネーブル信号１１２を一方
の記憶部のみに入力させるように制御している。

（発明が解決しようとする問題点） このような従来構成においては、異なる二つのアドレス
が同一記憶部に含まれるか否かを問わず、一方のアドレ
スからの読出と他方のアドレスへの書込とは同時に行な
うことができるが、ライトイネーブル信号４２が一方の
記憶部にしか供給されず、また書込データ１１３も記憶
部対応に供給されないために、両記憶部への同時書込は
できないという問題点がある。

本発明の目的は、従来技術の機能を保持し、かつ複数個
の記憶部への同時書込を可能化することによりて、汎用
性と高速性とを兼備したレジスタファイル集積回路を提
供することにある。

（問題点を解決するための手段） 本発明の集積回路は、 それぞれが複数個の記憶素子を有しかつ任意の二つの記
憶素子に対して同時に読出と書込が可能な複数個の記憶
部と、 すべての該記憶部それぞれから一つの記憶素子を同時に
読出す手段と、 該複数個の読出信号のうちから一つを切替えて外部に出
力する手段と、 外部から前記記憶部対応の書込データを供給する手段と
、 すべての前記記憶部それぞれの一つの記憶素子に前記書
込データを同時に書込む手段と、一つの前記記憶部の一
つの記憶素子に前記書込データを書込む手段 とを一つのケースに収納したことを特徴とする。

（実施例） 本発明〇一実施例を示す第１囚を参照すると、本実施例
は二つの記憶部１０および１１と、読出データ切替回路
１２と、読出アドレスレジスタ１３と、マスクレジスタ
読出指定回路１４と、マスクレジスタ１５と、書込デー
タ切替回路１６と、五つのアンド回路２０，２１，２２
．２３および２４と、二つのオア回路３０および３１と
、四つのゲート回路４０，４１．４２Ｎよび４３とから
なる。参照数字１００　、１０１　、１０２．１０２’
、１０３．１０３’。

１０４．１０５，１０６，１０７，１０８および１０９
は、それぞれ読出アドレス、書込アドレス、ライトイネ
ーブル信号、ライトイネーブル信号、書込データ、書込
データ、読出データ、マスクレジスタ読出指定信号、読
出アドレスレジスタホールド信号、マスクレジスタ書込
指定信号、読出アドレスレジスタスルー指定信号および
２語書込指定倍号である。

記憶１０および１１はそれぞれ３２語×９ビット／語の
記憶容ｉ：ヲ有し、読出アドレス１００および書込アド
レス１０１はそれぞれ６ビ、トで構成される。記憶部１
０は続出アドレス１００および書込アドレス１０１それ
ぞれの最下位ビットがＩＩ□Ｉ＋のときに対応し、記憶
部１１は読出アドレス１００および書込アドレス１０１
それぞれの最下位ビットがｌＩＩのときに対応する。

記憶部１０および１１の読出動作は、マスクレジスタ読
出指定信号１０５をｌ１１０１にして、外部から読出ア
ドレスレジスタ１３に読出アドレス１００をセットする
ことにより行逢われる。このときには読出データ切替回
路１２は記憶部１０または１１からの読出信号を受入れ
るようになる。記憶部１０および１１には読出アドレス
の上位５ビツトのみが入力するので両方の記憶部から読
出信号が読出データ切替回路１２に読出されるが、ゲー
ト回路４１および４２とアンド回路２２および２３とに
よって、読出アドレス１００の最下位ビットによりて切
替えられるようになり、二つの読出信号のうちの一つの
みが読出データ１０４として外部に出力される。

記憶部１０および１１０１語書込動作は、マスクレジス
タ書込指定信号１０７と２語書込指定信号１０９ｔ−１
Ｏ１１にして、書込アドレス１０１゜ライトイネーブル
信号１０２，１０２’および書込データ１０３を外部か
ら供給することにより行なわれる。このときには、書込
データ切替回路１６は、２語書込指定信号１０９がｌ０
１１であるために、書込データ１０３を受入れるように
なっているので、記憶部１０および１１に書込アドレス
１０１の上位５ビツトと書込データ１０３とが同時に入
力することになる。しかし、ゲート回路４０と、オア回
路３０および３１と、アンド回路２ｏおよび２１とによ
って、書込アドレス１０１の最下位と、トが、ライトイ
ネーブル信号１０２または１０２′の一方のみを対応す
る記憶部に入力させるように制御している。

記憶部１０および１１の１語書込動作の他のモードは、
書込アドレス１０１として上位６ピツトのみを外部から
供給し、ライトイネーブル信号１０２と１０２′を書込
みたい記憶部に対応させて外部で切替えて供給すること
によって実現させることができる。このようにすること
により、先に述べた１語書込が書込アドレス１０１の最
下位ビットの変化に応じて、記憶部ｌＯと１１とに交互
に行なわれたのに対し、ライトイネーブル信号１０２と
１０２′の切替周期を制御することによって、記憶部１
０および１１の複数アドレスに連続した書込を行なわせ
ることが可能になる。

記憶部１０および１１０２語筈込動作は、マスクレジス
タ書込指定信号１０７をＩｏｌにし、２語書込指定信号
１０９を１１１にし【、書込アドレス１０１．ライトイ
ネーブル信号１０２，１０２’および書込データ１０３
，１０３’を外部から供給することにより行なわれる。

このときには、書込データ切替回路１６は、２語書込指
定信号１０９が１１１であるために、書込データ１０３
′を受入れるようになり工いるので、記憶部１０には書
込データ１０３が、そして記憶部１１には書込データ１
０３′が入力することになる。また、マスクレジスタ書
込指定信号１０７が１０１１で、かつ２語書込指定信号
１０９が１１１１１であるために、オア回路３０および
３１と、アンド回路２０および２１とによってライトイ
ネーブル信号１０２と１０２′は。

それぞれ記憶ｓ１０と１１に同時に供給され、２語書込
動作が行なわれることになる。

ところで、第１図に示したレジスタファイル集積回路を
８個だけ使用して、６４＠×７２ビット／語のレジスタ
ファイルが構成さ、れ得る。１語当り７２ビツトのデー
タは演算器に供給されるが、ここのうちのパリティビッ
トを除く６４ビツトは、マスクレジスタ１５の保持内容
によってマスクすることができる。すなわち、８個のマ
スクレジスタ１５の保持内容のうちでパリティビットを
除く６４ビツトカ、前述の各データビットに対応するの
である。

マスクレジスタ１５の読出は、マスクレジスタ読出指定
信号１０５を９１賛にして、マスクレジスタ読出指定回
路１４にセットすることによって行なわれる。このとき
、ゲート回路４１　ｋ　ｆｌた１１Ｍは、続出データ切
替回路１２がマスクレジスタ１５の出力を受入れるよう
に・作用し、読出データ１０４とし又マスクレジスタ１
５の保持内容が外部に取出せることになる。マスクレジ
スタ１５の読出時には、記憶部１０もしくは１１への１
語書込動作、また祉記憶部１０および１１への２語書込
動作か同時に可能である。

マスクレジスタ１５０書込は、マスクレジスタ書込指定
信号１０７をＩ１１″にして、ライトイネーブル信号１
０２と書込データ１０３とを外部から供給することによ
って行外われる。このときには、ゲート回路４３を経た
マスクレジスタ書込指定信号１０７とライトイネーブル
信号１０２とがアンド回路２４においてアンド条件を満
足させ、マスクレジスタ１５にライトイネーブル信号１
０２を入力させることになる。マスクレジスタの書込時
には、記憶部１０または１１の読出動作が同時に可能で
ある。

なお、読出アドレスレジスタホールド信号１０６は、故
障診断時等のように読出アドレスレジスタ１３の保持内
容を固定化させたいときに外部から供給される。また、
読出アドレスレジスタスルー信号１０８は、本レジスタ
ファイル集積回路が使用される回路なり装置のタイミン
グの関係上、続出アドレス１００が続出アドレスレジス
タ１３をスルーして記憶部１０および１１に入力させた
いときに外部から供給される。

第１図に示した実施例におい℃は、書込アドレス１０１
ｔ−直接に記憶部１０と１１に入力させているが、続出
アドレスレジスタ１３のように、スルー状態に設定可能
な書込アドレスレジスタを設けるようにしてもよい。

また、第１図に示した実施例においては、記憶部が二つ
であるが、四つあるいは八つあってもよい。たｙし、た
とえば記憶部が四つのときには、書込データ切替回路は
三つになり、書込データとライトイネーブル信号がそれ
ぞれ四つになり、書込アドレスとライトイネーブル信号
と読出信号それぞれを切替えるための回路（第１図にお
けるゲート回路４０および４２と、オア回路３０および
３１と、アンド回路２０，２１．２２および２２）が増
えることになる。

（効果） 本発明によれば、以上のような構成の採用によりて、従
来技術による機能のうえに、２語書込動作および従来と
異なるそ−ドの１誤書込動作が可能になるために、汎用
性と高速性とを兼備したレジスタファイル集積回路を得
ることができるようになる。本集積回路は、ベクトルデ
ータ処理装置のベクトルレジスタのように、特に高速性
が必要上される個所に使用すれば２語書込機能の特徴が
最大限に活かせられよう。その結果、主記憶からベクト
ルレジスタへのデータロードが高速に行なえるため、従
来は両者の間に介在していた緩衝記憶が不要になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示し、第２図は従来の一例
を示す。

Claims (1)

1. 【特許請求の範囲】 それぞれが複数個の記憶素子を有しかつ任意の二つの記
   憶素子に対して同時に読出と書込がそれぞれ可能な複数
   個の記憶部と、 すべての該記憶部それぞれから一つの記憶素子を同時に
   読出す手段と、 該複数個の読出信号のうちから一つを切替えて外部に出
   力する手段と、 外部から前記記憶部対応の書込データを供給する手段と
   、 すべての前記記憶部それぞれの一つの記憶素子に前記書
   込データを同時に書込む手段と、 一つの前記記憶部の一つの記憶素子に前記書込データを
   書込む手段とを設けたことを特徴とするレジスタファイ
   ル集積回路。