JPS61249136A - レジスタフアイル集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタファイル集積回路に関する。

〔従来の技術〕

レジスタファイルは、任意の二つの記憶素子に対して同
時に読出しと書込みが可能な高速メモリとして、情報処
理装置の高速演算部等に広く使用されており、一般のメ
モリと同様に、集積回路化されている。

従来のレジスタファイル集積回路の一例を第２図に示す
。第２図を参照すると１本例は二つの記憶部１７および
１８と、読出データ切替回路１９と、二つのアンド回路
２５および２６と、一つのゲート回路４４とからなる。

参照数字１１０，１１１゜１１２．１１３および１１４
は、それぞれ読出アドレス、書込アドレス、ライトイネ
ーブル信号、書込データおよび読出データを示す。

記憶部１７．１８はそれぞれ、３２語のアドレスを有す
る。読出アドレス１１０．書込アドレス１１】はそれぞ
れ、６ビツトで構成される。記憶部１７は読出アドレス
１１０．書込アドレス１１１それぞれの”ｏｏｏｏｏｏ
”から＠０１１１１１”に対応し。

記憶部１８は読出アドレス１１０．書込アドレス１１１
それぞれの’１０００００’から”１１１１１１”Ｋ対
応する。

記憶部１７．１８の読出動作は外部から読出アドレス１
１０が供給されることにより行なわれる。

記憶部１７．１８には続出アドレス１１０の下位５ピツ
トのみが入力するので２両方の記憶部から読出信号が読
出データ切替回路１９に読出されるが、読出アドレス１
１０の最上位ビットによって切替えられて、これらのう
ちの一つのみが読出データ１１４として外部に出力され
る。

記憶部１７．１８への書込動作は、書込アドレス１１１
．ライトイネーブル信号１１２および書込データ１１３
を外・部から供給することにより行なわれる。書込アド
レス１１１の下位５ピツトと書込データ１１３とが１両
記憶部に同時に入力するが、アンド回路２５．２６と、
ダート回路４４とによって、書込アドレス１１１の最上
位ビットが、ライトイネーブル信号１１２を一方の記憶
部のみに入力させるように制御している。

一方、演算器に供給するマスクビットを保持するマスク
レジスタは１本集積回路内には存在せず。

外部から演算器に対し直接マスクビットを供給する。

このような従来構成においては、記憶部への読出し及び
書込み指示とマスクレジスタへの読出し及び書込み指示
を外部に、て制御しなくてはならず。

これらの制御回路が複雑になるという問題点がある。

また、上記従来構成においては１本集積回路を組込んだ
装置の基本タロツクの高速化により、読出アドレス１１
０に外部から読出アドレスを入力して記憶部１７．１８
を読出し。

読出データ１１４を経て外部に出力し、外部のし°　　
ジスタで受取るまでを１クロック時間で行なうことがで
きなくなるという問題点がある。

本発明の第１の目的は、従来の機能を保持し。

かつマスクレジスタを記憶部と関連づけて集積回路化す
ることによって、汎用性と制御の容易性を兼備したレジ
スタファイル集積回路を提供することにある。

本発明の第２の目的は、従来の機能を保持し。

かつ読出アドレスレジスタの入力をスルー状態に設定す
ることを可能とすることによって、汎用性と高速性とを
兼備したレジスタファイル集積回路を提供することにあ
る。

〔問題点を解決するための手段〕

本発明による集積回路は、それぞれが複数個の記憶素子
を有する複数個の記憶部と、演算器に供給するマスク信
号を保持するマスクレジスタと。

すべての前記記憶部からそれぞれ−りの記憶素子を同時
に読出す手段と、該複数個の読出信号及び前記マスクレ
ジスタの出力信号のうちから一つを切替えて外部に出力
する手段と、前記記憶部の記憶素子及び前記マスクレジ
スタに書込データを書込む手段とを設けたことを特徴と
する。

本発明によれば、また、それぞれが複数個の記憶素子を
有しかつ任意の記憶素子に対して同時に読出しと書込み
がそれぞれ可能な複数個の記憶部と、外部からのアドレ
ス入力をスルー状態に設定することが可能な読出アドレ
スレジスタと、すべての前記記憶部からそれぞれ一つの
記憶素子を同時に読出す手段と、前記複数個の読出信号
のうちから一つを切替えて外部に出力する手段と、前記
記憶部の記憶素子に書込データを書込む手段とを設けた
ことを特徴とするレジスタファイル集積回路が得られる
。

〔実施例〕

以下に本発明の詳細な説明する。

本発明による集積回路を示す第１図を参照すると１本例
は二つの記憶部１０，１１と、読出データ切替回路１２
と、読出アドレスレジスタ１３と。

マスクレジスタ読出指定回路１４と、マスクレジスタ１
５と、書込データ切替回路１６と、５つのアンド回路２
０〜２４と２つのオア回路３０，３１と、４つのダート
回路４０〜４３とからなる。参照数字１００，１０１，
１０２，１０３’、１０３，１０３’、１０４゜１０５
．１０６，１０７，１０８．および１０９は、それぞれ
読出アドレス、書込アドレス、ライトイネーブル信号、
ライトイネーブル信号、書込データ、書込データ、読出
データ、マスクレジスタ読出指定信号、読出アドレスレ
ジスタホールド信号、マスクレジスタ書込指定信号、読
出アドレスレジスタスルー指定信号および２語書込指定
信号である。

記憶部１０．１１はそれぞれ３２語×９ピット／語の記
憶容量を有する。読出アドレス１００および書込アドレ
ス１０１はそれぞれ６ピツトで構成される。記憶部１０
は読出アドレス１００および書込アドレス１０１それぞ
れの最下位ピットが”Ｏ”のときに対応し、記憶部１１
は読出アドレス１００および書込アドレス１０１それぞ
れの最下位ピットが＠１″のときに対応する。

記憶部１０．１１の読出動作は、マスクレジスタ読出指
定信号１０５を”０″にして、外部から読出アドレスレ
ジスタ１３に読出アドレス１００をセットすることによ
り行われる。このときには読出データ切替回路１２は記
憶部１０または１１からの読出信号を受入れるようにな
る。記憶部１０゜１１には読出アドレスの上位５ピツト
のみが入力するので１両方の記憶部から読出信号が読出
データ切替回路１２に読出されるが、ｆ−）回路４１゜
４２とアンド回路２２．２３とＫよって、読出アドレス
１００の最下位ピットに応じて切替°見られ。

二つの読出信号のうちの一つのみが読出データ１０４と
して外部に出力される。

記憶部１０．１１の１語書込動作は、マスクレジスタ書
込指定信号１０７と２語書込指定信号１０９を＠０”に
して、書込アドレス１０１．ライトイネーブル信号１０
２　、１０２’および書込データ１０３を外部から供給
することにより行われる。

このときには、書込データ切替回路１６は、２語書込指
定信号１０９が＠０”であるために、書込データ１０３
を受入れるようになっており、記憶部１０．１１に書込
アドレス１−０１の上位５ピツトと書込データ１０３と
が同時に入力することになる。しかし、ダート回路４０
と、オア回路３０゜３１と、アンド回路２０．２１とに
よって、書込アドレス１０１の最下位ピットが、ライト
イネーブル信号１０２または１０２′の一方のみを対応
する記憶部に入力させるように制御している。

記憶部１０．１１の１語書込動作の他のモードは、書込
アドレス１０１として上位６ビツトのみを外部から供給
し、ライトイネーブル信号１０２と１０２′を書込みた
い記憶部に対応させて外部で切替えて供給することによ
って実現できる。このようにすることにより、先に述べ
た１語書込みが書込アドレス１０１の最下位ピットの変
化に応じて、記憶部１０と１１とに交互に行われたのに
対し、ライトイネーブル信号１０２と１０２１の切替周
期を制御することによって、記憶部１０および１１の複
数アドレスに連続した書込みを行わさせることが可能に
なる。

記憶部１０および１１の２語書込動作は、マスクレジス
タ書込指定信号１０７を″０″にし、２語書込指定信号
１０９を”１＃にして、書込アドレス１０１、ライトイ
ネーブル信号１０２，１０２’および書込データ１０３
，１０３’を外部から供給することにより行われる。こ
のときには、書込データ切替回路１６は、２語書込指定
信号１０９が＠ｌ′であるために、書込データ１０３′
を受入れるようになっており、記憶部１０には書込デー
タ１０３が、記憶部１１には書込データ１０３′が入力
するととＫなる。また、マスクレジスタ書込指定信号１
０７が“０”で、かつ２語書込指定信号１０９が１１”
であるために、オア回路３０および３１と、アンド回路
２０および２１とによってライトイネーブル信号１０２
と１０２′は、それぞれ記憶部１０とＩＩＫ同時に供給
され、２語書込動作が行われることになる。

ところで、第１図に示したレジスタファイル集積回路を
８個だけ使用して、６４語×７２ビット／語のレジスタ
ファイルが構成され得る。１語当り７２ビツトのデータ
は演算器に供給されるが。

このうちのパリティピットを除く６４ピツトは。

マスクレジスタ１５の保持内容によってマスクすること
ができる。すなわち、８個のマスクレジスタ１５の保持
内容のうちで・やりティピットを除く６４ビツトが、前
述の各データピッ）Ｋ対応する。

マスクレジスタ１５の読出しは、マスクレジスタ読出指
定信号１０５を＠１”にして、マスクレジスタ読出指定
回路１４にセットすることによって行われる。このとき
、ダート回路４１を経た１”は、読出データ切替回路１
２がマスクレジスタ１５の出力を受入れるように作用し
、続出データ１０４としてマスクレジスタ１５の保持内
容を演算器に供給することになる。なお、マスクレジス
タ１５の読出し時には、記憶部１０もしくは１１への１
語書込動作、または記憶部１０および１１への２語書込
動作が同時に可能である。

マスクレジスタ１５の書込みは、マスクレジスタ書込指
定信号１０７を“１”にして、ライトイネーブル信号１
０２と書込データ１０３とを外部から供給することによ
って行われる。このときには。

ダート回路４３を経たマスクレジスタ書込指定信号１０
７とライトイネーブル信号１０２とがアンド回路２４に
おいてアンド条件を満足させ、マスクレジスタ１５にラ
イトイネーブル信号１０２を入力することになる。マス
クレジスタ１５の書込み時には、記憶部１０または１１
の読出し動作が同時に可能である。

なお、読出アドレスレジスタホールド信号１０６は、故
障診断時等のように続出アドレスレジスタ１３の保持内
容を固定化させたいときに外°部から供給される。また
、読出アドレスレジスタスルー信号１０８は９本レジス
タファイル集積回路が使用される回路なり装置のタイミ
ングの関係上、読出アドレス１００が読出アドレスレジ
スタ１３をスルーして記憶部１０および１１に入力させ
たいときに外部から供給される。

本例においては、書込アドレス１０１を直接に記憶部１
０と１１に入力させているが、読出アドレスレジスタ１
３のように、スルー状態に設定可能な書込アドレスレジ
スタを設けるようにしてもよい。また、記憶部は二つで
あるが、四つあるいは八つあってもよい。ただし、たと
えば記憶部が四つのときには、書込データ切替回路は三
つになり、書込データとライトネーブル信号がそれぞれ
四つになり、書込アドレスとライトイネーブル信号と読
出信号それぞれを切替えるための回路（第１図における
ダート回路４０．４２と、オア回路３０．３１と、アン
ド回路２０〜２３）が増えることＫなる。

〔発明の効果〕

本発明によれば１以上のような構成の採用によって、従
来技術による機能のうえに、演算器に供給スルマスクピ
ットを出力することが可能になるため、汎用性と制御の
容易性を兼備したレジスタファイル集積回路を得ること
ができるようになる。

また２本発明によれば１本集積回路を使用した装置の基
本クロック高速化が可能になるために。

汎用性と高速性とを兼備したレジスタファイル集積回路
を得ることができる。以上の点から１本集積回路は、ベ
クトルデータ処理装置のベクトルレジスタに使用すれば
、集積回路化した特徴が最大限に活かせる。

【図面の簡単な説明】

第１図は本発明の一実施例を示し、第２図は従来の一例
を示す。 １０．１１，１７．１８・・・記憶部、１２．１９・・
・読出データ切替回路、１３・・・読出アドレスレジス
タ、１４・・・マスクレジスタ読出指定回路、１５・・
・マスクレジスタ、１６・・・書込データ切替回路。 第２図

Claims (1)

1. 【特許請求の範囲】 １、それぞれが複数個の記憶素子を有する複数個の記憶
   部と、演算器に供給するマスク信号を保持するマスクレ
   ジスタと、すべての前記記憶部からそれぞれ一つの記憶
   素子を同時に読出す手段と、該複数個の読出信号及び前
   記マスクレジスタの出力信号のうちから一つを切替えて
   外部に出力する手段と、前記記憶部の記憶素子及び前記
   マスクレジスタに書込データを書込む手段とを設けたこ
   とを特徴とするレジスタファイル集積回路。 ２、それぞれが複数個の記憶素子を有しかつ任意の記憶
   素子に対して同時に読出しと書込みがそれぞれ可能な複
   数個の記憶部と、外部からのアドレス入力をスルー状態
   に設定することが可能な読出アドレスレジスタと、すべ
   ての前記記憶部からそれぞれ一つの記憶素子を同時に読
   出す手段と、前記複数個の読出信号のうちから一つを切
   替えて外部に出力する手段と、前記記憶部の記憶素子に
   書込データを書込む手段とを設けたことを特徴とするレ
   ジスタファイル集積回路。