JPS6364413A - 逐次近似レジスタ - Google Patents
逐次近似レジスタInfo
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- JPS6364413A JPS6364413A JP62218992A JP21899287A JPS6364413A JP S6364413 A JPS6364413 A JP S6364413A JP 62218992 A JP62218992 A JP 62218992A JP 21899287 A JP21899287 A JP 21899287A JP S6364413 A JPS6364413 A JP S6364413A
- Authority
- JP
- Japan
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- logic
- successive approximation
- ffn
- multiplexers
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- Prior art date
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- 238000000034 method Methods 0.000 claims abstract description 6
- 238000013500 data storage Methods 0.000 claims description 4
- 238000005303 weighing Methods 0.000 abstract 3
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、各逐次比較ステップのための論理１電位の逐
次シフトのためとコンパレータにより得られるそれぞれ
の比較結果の書込みおよび記憶のために、それぞれデー
タ入力端およびデータ出力端を備えた記憶要素が設けら
れているｎビット幅の比較方式によるアナログ−ディジ
タル変換器のための逐次近似レジスタに関する。
次シフトのためとコンパレータにより得られるそれぞれ
の比較結果の書込みおよび記憶のために、それぞれデー
タ入力端およびデータ出力端を備えた記憶要素が設けら
れているｎビット幅の比較方式によるアナログ−ディジ
タル変換器のための逐次近似レジスタに関する。
この種のレジスタは、とりわけ比較方式によるアナログ
−ディジタル変換器に使用される。この変換方式の場合
には、レジスタビットが逐次最上位ビットで開始して論
理１電位にセットされ、入力電圧が逐次近似レジスタの
ディジタルワードに相当する電圧よりも高いかどうか調
べられる。そうである場合にはそれはセットされ、そう
でない場合には消去される。この比較過程は、変換段階
の終端で最下位桁ビットも確定するまで、各ビットに対
して繰り返される。
−ディジタル変換器に使用される。この変換方式の場合
には、レジスタビットが逐次最上位ビットで開始して論
理１電位にセットされ、入力電圧が逐次近似レジスタの
ディジタルワードに相当する電圧よりも高いかどうか調
べられる。そうである場合にはそれはセットされ、そう
でない場合には消去される。この比較過程は、変換段階
の終端で最下位桁ビットも確定するまで、各ビットに対
して繰り返される。
アナログ−ディジタル変換は逐次近似レジスタを介して
制御される。この種のレジスタは、例えばウー、ティー
ツェ（Ｕ、Ｔｉｅｔｚｅ）およびツェーハー、シェンク
（Ｃｈ、５ｃｈｅｎｋ ）著「半導体回路技術（Ｈａｌ
ｂｌｅｉｔｅｒ−３ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ
） Ｊ第７版、シュブリンガー、フェアラーク（Ｓｐｒ
ｉｎｇｅｒ−Ｖｅｒｌａｇ）、１９８５年、第７６７頁
以下に、特に第７６９頁以下に記載されている。
制御される。この種のレジスタは、例えばウー、ティー
ツェ（Ｕ、Ｔｉｅｔｚｅ）およびツェーハー、シェンク
（Ｃｈ、５ｃｈｅｎｋ ）著「半導体回路技術（Ｈａｌ
ｂｌｅｉｔｅｒ−３ｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ
） Ｊ第７版、シュブリンガー、フェアラーク（Ｓｐｒ
ｉｎｇｅｒ−Ｖｅｒｌａｇ）、１９８５年、第７６７頁
以下に、特に第７６９頁以下に記載されている。
逐次近似レジスタはシフトレジスタを有し、このシフト
レジスタにおいて論理１電位がクロック毎に１位置だけ
シフＩ・される。それによって一連のビットが検査され
るように論理１電位にセラ（・される。それぞれの比較
結果は該当コンパレータ状態が読み込まれる別の記憶要
素に記憶される。
レジスタにおいて論理１電位がクロック毎に１位置だけ
シフＩ・される。それによって一連のビットが検査され
るように論理１電位にセラ（・される。それぞれの比較
結果は該当コンパレータ状態が読み込まれる別の記憶要
素に記憶される。
その場合に、丁度テストされる記憶要素のみ釈放される
。したがって、変換段階のために、ビット数に対して、
倍の数が記憶要素に必要である。
。したがって、変換段階のために、ビット数に対して、
倍の数が記憶要素に必要である。
最下位ビットの確定後、一般にはシフトレジスタの別の
記憶要素が七ッＩ・され、これにより変換段階が終了し
たことが示される。
記憶要素が七ッＩ・され、これにより変換段階が終了し
たことが示される。
本発明の目的は、できるだけ僅かの数の記憶要素でもっ
て構成され、且つ特に集積ＭＯ３技術で簡単に製作でき
る逐次近似レジスタを提供することにある。
て構成され、且つ特に集積ＭＯ３技術で簡単に製作でき
る逐次近似レジスタを提供することにある。
〔問題点を解決するだめの手段］
上記目的は、本発明によれば、冒頭に述べた如き逐次近
似レジスタにおいて、ｎ個の記憶要素にそれぞれデータ
入力端側でデータ出力端により論理要素を介して制御さ
れるマルチプレクサを設けることによって達成される。
似レジスタにおいて、ｎ個の記憶要素にそれぞれデータ
入力端側でデータ出力端により論理要素を介して制御さ
れるマルチプレクサを設けることによって達成される。
本発明による逐次近似レジスタは、ビット個所が集積Ｍ
Ｏ３技術で非常に簡単に転送ゲートから構成されるとい
う利点を有する。
Ｏ３技術で非常に簡単に転送ゲートから構成されるとい
う利点を有する。
以下、図面を参照しながら、本発明を実施例について更
に詳細に説明する。
に詳細に説明する。
図によれば、本発明にしたがって、逐次近似レジスタは
記憶要素としてｎ個のフリップフロップＦＦ１〜ＦＦｎ
を持ち、これらのフリップフロップはそれぞれ変換すべ
きワードのｎビット幅に応じて２進の重みに対応する。
記憶要素としてｎ個のフリップフロップＦＦ１〜ＦＦｎ
を持ち、これらのフリップフロップはそれぞれ変換すべ
きワードのｎビット幅に応じて２進の重みに対応する。
フリップフロップＦＦ１〜ＦＦｎは、各クロックパルス
でデータ入力端りにあるディジタル情報がデータ出力端
Ｑに引き渡されるＤ形フリップフロップとして構成され
ている。すべてのフリップフロップＦＦＩ〜ＦＦＤはそ
れぞれ入力端Ｃを介してクロック制御され、それぞれ入
力端Ｒを介してリセット可能である。
でデータ入力端りにあるディジタル情報がデータ出力端
Ｑに引き渡されるＤ形フリップフロップとして構成され
ている。すべてのフリップフロップＦＦＩ〜ＦＦＤはそ
れぞれ入力端Ｃを介してクロック制御され、それぞれ入
力端Ｒを介してリセット可能である。
各フリップフロップＦＦ１〜ＦＦｎにはデータ入力端側
に、それぞれ２つの制御入力端Ｓ１およびＳ２とそれぞ
れ３つのデータ入力端とを備えたマルチプレクサＭ１〜
Ｍｎが設けられている。制御入刃端における論理電位に
依存してマルチプレクサのデータ入力端が選択的に後続
のフリップフロップの出力端もしくは入力端に接続され
る。図によれば、マルチプレクサの下方のデータ入力端
はデータのシフトのためのシフト入力端として、中央の
データ入力端はデータ書込みのための書込み入力端とし
て、上方のデータ入力端はデータの記憶のため記憶入力
端として用いられる。
に、それぞれ２つの制御入力端Ｓ１およびＳ２とそれぞ
れ３つのデータ入力端とを備えたマルチプレクサＭ１〜
Ｍｎが設けられている。制御入刃端における論理電位に
依存してマルチプレクサのデータ入力端が選択的に後続
のフリップフロップの出力端もしくは入力端に接続され
る。図によれば、マルチプレクサの下方のデータ入力端
はデータのシフトのためのシフト入力端として、中央の
データ入力端はデータ書込みのための書込み入力端とし
て、上方のデータ入力端はデータの記憶のため記憶入力
端として用いられる。
マルチプレクサＭ１のシフト入力端は論理１電位にあり
、これに対して他のマルチプレクサのシフト入力端はそ
れぞれ前置された高い方の２進重みに対応するフリップ
フロップのデータ出力端に接続されている。マルチプレ
クサのすべての書込み入力端は共通にコンパレータにの
出力端と接続されていて、コンパレータにはアナログ−
ディジタル変換器に設けられている。それぞれのマルチ
プレクサの記憶入力端は、記憶入力端の導通時にその都
度のフリップフロップのデータ出力端Ｑにおける論理電
位が再びフリップフロップのデータ入力端に導かれるよ
うに、それぞれに対応したフリップフロップのデータ出
力端に接続されている。
、これに対して他のマルチプレクサのシフト入力端はそ
れぞれ前置された高い方の２進重みに対応するフリップ
フロップのデータ出力端に接続されている。マルチプレ
クサのすべての書込み入力端は共通にコンパレータにの
出力端と接続されていて、コンパレータにはアナログ−
ディジタル変換器に設けられている。それぞれのマルチ
プレクサの記憶入力端は、記憶入力端の導通時にその都
度のフリップフロップのデータ出力端Ｑにおける論理電
位が再びフリップフロップのデータ入力端に導かれるよ
うに、それぞれに対応したフリップフロップのデータ出
力端に接続されている。
マルチプレクサの制御は図による実施例においてはＯＲ
論理要素０１〜Ｏｎの補助によって行われ、その場合に
マルチプレクサを備えた各フリップフロップに丁度１つ
の０Ｒｉｌｉｉｉ＋理要素が付属している。各ＯＲ論理
要素の出力は、それぞれ該当の位に対応したマルチプレ
クサの制御入力端Ｓ１および次の高位に対応したマルチ
プレクサの制御入力端Ｓ２を制御する。例えばＯＲ論理
要素０２の出力はマルチプレクサＭ１の制御入力端とマ
ルチプレクサＭ２の制御入力端を制御する。ＯＲ論理要
素０１の出力は、高位のフリップフロップがないために
、マルチプレクサＭ１の制御入力端Ｓ１にのみ接続され
ている。ＯＲ論理要素０１〜Ｏｎの入力端は、それぞれ
対応したフリップフロップのデータ出力端Ｑとすぐ次の
下位側のフリップフロップに付属したＯＲ論理要素の出
力端とに接続されている。例えば、要素０１の第１の入
力端はフリップフロップＦＦＩのデータ出力端Ｑに接続
され、要素ｏ１の第２の入力端は要素０２の出力端に接
続されている。
論理要素０１〜Ｏｎの補助によって行われ、その場合に
マルチプレクサを備えた各フリップフロップに丁度１つ
の０Ｒｉｌｉｉｉ＋理要素が付属している。各ＯＲ論理
要素の出力は、それぞれ該当の位に対応したマルチプレ
クサの制御入力端Ｓ１および次の高位に対応したマルチ
プレクサの制御入力端Ｓ２を制御する。例えばＯＲ論理
要素０２の出力はマルチプレクサＭ１の制御入力端とマ
ルチプレクサＭ２の制御入力端を制御する。ＯＲ論理要
素０１の出力は、高位のフリップフロップがないために
、マルチプレクサＭ１の制御入力端Ｓ１にのみ接続され
ている。ＯＲ論理要素０１〜Ｏｎの入力端は、それぞれ
対応したフリップフロップのデータ出力端Ｑとすぐ次の
下位側のフリップフロップに付属したＯＲ論理要素の出
力端とに接続されている。例えば、要素０１の第１の入
力端はフリップフロップＦＦＩのデータ出力端Ｑに接続
され、要素ｏ１の第２の入力端は要素０２の出力端に接
続されている。
マルチプレクサＭｎの制御入力端Ｓ２およびフリップフ
ロップＦＦｎのデータ出力端Ｑと接続されていないＯＲ
論理要素Ｏｎの入力端は、逐次近似レジスタに後続接続
されたステータス・フリップフロップＦＦＳの出力によ
り制御される論理０電位か論理１電位かのいずれかであ
る同じ電位にある。図によれば、ステータス・フリップ
フロップＦＦＳの入力側は、最下位のビットのためのフ
リップフロップＦＦｎの出力端Ｑと接続されていて、そ
の場合にフリップフロップＦＦＳとしては実施例におけ
るようにＲＳフリップフロ・ンプを使用することができ
、このＲＳフリップフロ・ンプはセット入力端Ｓが論理
１電位の後に再び０電位をとったときに出力状態を変化
しない。
ロップＦＦｎのデータ出力端Ｑと接続されていないＯＲ
論理要素Ｏｎの入力端は、逐次近似レジスタに後続接続
されたステータス・フリップフロップＦＦＳの出力によ
り制御される論理０電位か論理１電位かのいずれかであ
る同じ電位にある。図によれば、ステータス・フリップ
フロップＦＦＳの入力側は、最下位のビットのためのフ
リップフロップＦＦｎの出力端Ｑと接続されていて、そ
の場合にフリップフロップＦＦＳとしては実施例におけ
るようにＲＳフリップフロ・ンプを使用することができ
、このＲＳフリップフロ・ンプはセット入力端Ｓが論理
１電位の後に再び０電位をとったときに出力状態を変化
しない。
逐次近似レジスタの動作説明のために、すべてのフリッ
プフロップが変換開始時にリセ・ントされ−１１＝ でいるものとする。これは、すべての出力端Ｑが論理０
電位にあって、すべてのマルチプレクサは制御入力端Ｓ
１およびＳ２の００状態に応じてシフト入力端が導通し
たことを意味する。それによりマルチプレクサＭ１のシ
フト入力端における論理１電位が各クロックパルスで１
ビットだけ、もしくはエフリップフロップだけシフトさ
れる。シフトされた論理１電位にあるフリップフロップ
は付属のＯＲ論理要素を介して付属のマルチプレクサの
制御入力端Ｓ１に論理１電位を投入する。その結果書込
み入力端がそのフリップフロップのデータ入力端に接続
され、次のクロックでコンパレータにの結果が引き渡さ
れる。同時に高いほうの２進位を持つフリップフロップ
に付属したマルチプレクサの制御入力端Ｓ１およびＳ２
は論理１電位にあり、したがってそのマルチプレクサの
記憶入力端が対応せるフリップフロップのデータ入力端
に接続され、それによりフリップフロップはアナログ−
ディジタル変換器の比較結果に相当する値を変換段階終
了まで、場合によってはより遅くまで記憶する。
プフロップが変換開始時にリセ・ントされ−１１＝ でいるものとする。これは、すべての出力端Ｑが論理０
電位にあって、すべてのマルチプレクサは制御入力端Ｓ
１およびＳ２の００状態に応じてシフト入力端が導通し
たことを意味する。それによりマルチプレクサＭ１のシ
フト入力端における論理１電位が各クロックパルスで１
ビットだけ、もしくはエフリップフロップだけシフトさ
れる。シフトされた論理１電位にあるフリップフロップ
は付属のＯＲ論理要素を介して付属のマルチプレクサの
制御入力端Ｓ１に論理１電位を投入する。その結果書込
み入力端がそのフリップフロップのデータ入力端に接続
され、次のクロックでコンパレータにの結果が引き渡さ
れる。同時に高いほうの２進位を持つフリップフロップ
に付属したマルチプレクサの制御入力端Ｓ１およびＳ２
は論理１電位にあり、したがってそのマルチプレクサの
記憶入力端が対応せるフリップフロップのデータ入力端
に接続され、それによりフリップフロップはアナログ−
ディジタル変換器の比較結果に相当する値を変換段階終
了まで、場合によってはより遅くまで記憶する。
一般に次のことが当てはまる。すなわち、論理ＯＲ要素
は出力側で、マルチプレクサＭｌのシフトされた論理１
電位が丁度存在しているか又は丁度存在したところで、
論理１＠位にある。
は出力側で、マルチプレクサＭｌのシフトされた論理１
電位が丁度存在しているか又は丁度存在したところで、
論理１＠位にある。
もしステータス・フリップフロップＦＦＳが設けられて
いないとすると、本発明による逐次近似レジスタのクロ
ックは、最下位のフリップフロップＦＦｎがコンパレー
タ結果を引き渡したときに遮断されなければならない。
いないとすると、本発明による逐次近似レジスタのクロ
ックは、最下位のフリップフロップＦＦｎがコンパレー
タ結果を引き渡したときに遮断されなければならない。
これに対して、最下位のフリップフロップＦＦｎがあれ
ば、このフリップフロップはシフトされてきた論理１電
位によりセットされ、それによりマルチプレクサＭｎの
制御入力端Ｓ２もしくは論理要素Ｏｎの出力端を最下位
のフリップフロップＦＦｎの比較結果に関係なく論理１
電位に置く。その結果この最下位のフリップフロップＦ
Ｆｎの入力側もマルチプレクサＭｎの記憶入力端と接続
される。
ば、このフリップフロップはシフトされてきた論理１電
位によりセットされ、それによりマルチプレクサＭｎの
制御入力端Ｓ２もしくは論理要素Ｏｎの出力端を最下位
のフリップフロップＦＦｎの比較結果に関係なく論理１
電位に置く。その結果この最下位のフリップフロップＦ
Ｆｎの入力側もマルチプレクサＭｎの記憶入力端と接続
される。
本発明の枠内で、処理速度に高い要求がある場合に、マ
ルチプレクサの制御のために設けられた論理要素を高価
に構成することもできる。その場合に２つ以上の入力端
を持ったＯＲ要素も使用できる。例えば、信号が非常に
都合が悪い場合に、実施例におけるすべてのＯＲ要素の
代りに、高々２つのＯＲ要素のみをシーケンシャルに通
過しなければならないようにすることも可能である。も
ちろん、この種のキャリー・ルック・アヘッド回路（先
見桁上げ回路）には、一般に実施例におけるよりも多く
の論理要素が必要である。
ルチプレクサの制御のために設けられた論理要素を高価
に構成することもできる。その場合に２つ以上の入力端
を持ったＯＲ要素も使用できる。例えば、信号が非常に
都合が悪い場合に、実施例におけるすべてのＯＲ要素の
代りに、高々２つのＯＲ要素のみをシーケンシャルに通
過しなければならないようにすることも可能である。も
ちろん、この種のキャリー・ルック・アヘッド回路（先
見桁上げ回路）には、一般に実施例におけるよりも多く
の論理要素が必要である。
したがって、本発明による逐次近似レジスタはビット数
に相当する数の記憶要素でもって、集積ＭＯ３技術で非
常に簡単に構成されたマルチプレクサにより、非常に僅
かな構成要素にて設定された課題、すなわち丁度実行中
の変換ステップの決定、アナログ部分もしくはコンパレ
ータから供給される結果の処理および変換の残りについ
ての比較結果の記憶のための進行制御手段の構成を満た
すことができる。
に相当する数の記憶要素でもって、集積ＭＯ３技術で非
常に簡単に構成されたマルチプレクサにより、非常に僅
かな構成要素にて設定された課題、すなわち丁度実行中
の変換ステップの決定、アナログ部分もしくはコンパレ
ータから供給される結果の処理および変換の残りについ
ての比較結果の記憶のための進行制御手段の構成を満た
すことができる。
図は本発明による逐次近似レジスタの実施例を示すブロ
ック図である。 ＦＦ１〜ＦＦｎ・・・記憶要素、ＦＦＳ・・・別の記憶
要素、Ｍ１〜Ｍｎ・・・マルチプレクサ、０１〜Ｏｎ・
・・ＯＲ論理要素、Ｄ・・・データ入力端、Ｑ・・・デ
ータ出力端、Ｃ・・・クロック入力端、Ｒ・・・リセ・
ント入力端、Ｓｌ、Ｓ２・・・制御入力端、Ｔ・・・ク
ロ・ンクパルス、Ｋ・・・コンパレータ。
ック図である。 ＦＦ１〜ＦＦｎ・・・記憶要素、ＦＦＳ・・・別の記憶
要素、Ｍ１〜Ｍｎ・・・マルチプレクサ、０１〜Ｏｎ・
・・ＯＲ論理要素、Ｄ・・・データ入力端、Ｑ・・・デ
ータ出力端、Ｃ・・・クロック入力端、Ｒ・・・リセ・
ント入力端、Ｓｌ、Ｓ２・・・制御入力端、Ｔ・・・ク
ロ・ンクパルス、Ｋ・・・コンパレータ。
Claims (1)
- 【特許請求の範囲】 １）各逐次比較ステップのための論理１電位の逐次シフ
トのためとコンパレータによって得られるそれぞれの比
較結果の書込みおよび記憶のために、それぞれデータ入
力端およびデータ出力端を備えた記憶要素が設けられて
いるｎビット幅の比較方式によるアナログ−ディジタル
変換器のための逐次近似レジスタにおいて、ｎ個の記憶
要素（ＦＦ１〜ＦＦｎ）に、それぞれデータ入力端側で
データ出力端（Ｑ）により論理要素（Ｏ１〜Ｏｎ）を介
して制御されるマルチプレクサ（Ｍ１〜Ｍｎ）を設けた
ことを特徴とする逐次近似レジスタ。 ２）前記記憶要素（ＦＦ１〜ＦＦｎ）はクロック制御さ
れ、それぞれのマルチプレクサ（Ｍ１〜Ｍｎ）と共に二
進に対応させられた重みに応じて相前後して配置されて
いることを特徴とする特許請求の範囲第１項に記載の逐
次近似レジスタ。 ３）前記マルチプレクサ（Ｍ１〜Ｍｎ）は、それぞれデ
ータシフトのためのシフト入力端、データ書込みのため
の書込み入力端およびデータ記憶のためのデータ記憶入
力端を有し、該データ記憶入力端は該当記憶要素（ＦＦ
１〜ＦＦｎ）のデータ入力端（Ｄ）に接続可能であるこ
とを特徴とする特許請求の範囲第１項または第２項に記
載の逐次近似レジスタ。 ４）最高重みに付属したマルチプレクサ（Ｍ１）のシフ
ト入力端は論理１電位に置かれていて、他のマルチプレ
クサ（Ｍ２〜Ｍｎ）のシフト入力端はそれぞれ先行する
高位の重みに付属した記憶要素（ＦＦ１〜ＦＦｎ）のデ
ータ出力端（Ｑ）と接続されていて、 マルチプレクサ（Ｍ１〜Ｍｎ）の書込み入力端は共通に
コンパレータ（Ｋ）に接続されていて、 マルチプレクサ（Ｍ１〜Ｍｎ）の記憶入力端はそれぞれ
該当記憶要素（ＦＦ１〜ＦＦｎ）のデータ出力端（Ｑ）
に接続されていることを特徴とする特許請求の範囲第１
項ないし第３項のいずれかに記載の逐次近似レジスタ。 ５）マルチプレクサ（Ｍ１〜Ｍｎ）の制御のための論理
要素（Ｏ１〜Ｏｎ）は、記憶要素（ＦＦ１〜ＦＦｎ）の
データ出力端（Ｑ）によって、最上位に属したマルチプ
レクサのシフト入力端における論理１電位が逐次低位に
属した記憶要素およびマルチプレクサに投入されるよう
に配置されていて、そのために、データ出力端に論理１
電位を持つその都度最も低い位に属した記憶要素に比べ
て低い位に属したマルチプレクサにおいてシフト入力端
が導通していて、データ出力端に論理１電位を持つその
都度最も低い位に属した記憶要素に付属したマルチプレ
クサが書込み入力端を導通させ、データ出力端に論理１
電位を持つその都度最も低い位に属した記憶要素に比べ
て低い位に付属したマルチプレクサにおいて記憶入力端
が導通されていることを特徴とする特許請求の範囲第１
項ないし第４項のいずれか１項に記載の逐次近似レジス
タ。 ６）前記論理要素はおＯＲ要素（Ｏ１〜Ｏｎ）であり、
その個数は記憶要素の個数に対応していることを特徴と
する特許請求の範囲第１項ないし第５項のいずれか１項
に記載の逐次近似レジスタ。 ７）最下位に属する記憶要素（ＦＦｎ）に対応している
マルチプレクサ（Ｍｎ）の制御入力端（Ｓ２）およびＯ
Ｒ要素の入力端は論理０電位にあることを特徴とする特
許請求の範囲第１項ないし第６項のいずれか１項に記載
の逐次近似レジスタ。 ８）最下位に属する記憶要素（ＦＦｎ）の後段には、最
下位に付属した記憶要素（ＦＦｎ）に対応したマルチプ
レクサ（Ｍｎ）の制御入力端（Ｓ２）と最下位に付属し
た記憶要素（ＦＦｎ）に対応したＯＲ要素（Ｏｎ）の入
力端の１つを制御する別の記憶要素（ＦＦＳ）が接続さ
れていることを特徴とする特許請求の範囲第１項ないし
第６項のいずれか１項に記載の逐次近似レジスタ。 ９）各マルチプレクサ付き記憶要素（ＦＦ１〜ＦＦｎ、
Ｍ１〜Ｍｎ）にはＯＲ要素（Ｏ１〜Ｏｎ）が設けられて
いて、各ＯＲ要素の出力端はそれぞれ対応したマルチプ
レクサと隣の高位側のマルチプレクサの制御入力端（Ｓ
１、Ｓ２）を制御し、ＯＲ要素の入力端はそれぞれ対応
した記憶要素のデータ出力端（Ｑ）と隣の低位側に属し
た記憶要素に対応したＯＲ要素の出力端とに接続されて
いることを特徴とする特許請求の範囲第１項ないし第８
項のいずれか１項に記載の逐次近似レジスタ。 １０）マルチプレクサ（Ｍ１〜Ｍｎ）の制御のための論
理要素はキャリー・ルック・アヘッド回路として構成さ
れていることを特徴とする特許請求の範囲第１項ないし
第８項のいずれか１項に記載の逐次近似レジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3629832.8 | 1986-09-02 | ||
| DE3629832 | 1986-09-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364413A true JPS6364413A (ja) | 1988-03-22 |
| JP2566206B2 JP2566206B2 (ja) | 1996-12-25 |
Family
ID=6308741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62218992A Expired - Lifetime JP2566206B2 (ja) | 1986-09-02 | 1987-09-01 | 逐次近似レジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4852130A (ja) |
| EP (1) | EP0258840B1 (ja) |
| JP (1) | JP2566206B2 (ja) |
| AT (1) | ATE113770T1 (ja) |
| DE (1) | DE3750717D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3883762D1 (de) * | 1988-09-30 | 1993-10-07 | Siemens Ag | Selbstkalibrierender A/D- und D/A-Wandler. |
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