JP3147973B2 - 駆動回路 - Google Patents
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Description
ルのX側走査線信号の本数がICの出力数の倍数と異な
る場合においても同じICのみで駆動する場合に好適な
駆動回路に関するものである。
晶パネルあげることができる。この液晶マトリクスパネ
ルを線順次走査方式で、かつ電圧平均化法で交流駆動す
る方法が従来より知られている。
信号駆動用回路を図2に示し、この回路の各入力信号に
対する各出力端子の出力レベルのタイミングチャートを
図10に示す。以下、これらの図を用いて従来のX側走
査線信号用駆動回路を説明する。
査線信号駆動用回路であり、出力レベル選択回路514
と双方向シフトレジスター部590とから構成されてい
る。出力レベル選択回路514においては出力1、2、
3、99、100番目のみを記載し4〜98番目は省略
している。
13は信号入力端子であり、端子502、508は信号
入出力端子(以下、IO端子と略す)、端子509、5
10、511、512は電源電位入力端子、端子1、
2、3〜99、100は信号出力端子である。
データフリップフロップ(以下、DF/Fと略す)10
3と、このDF/F103のデータ入力端子(以下、D
端子と略す)にその出力が接続された2つのスリーステ
ートインバーター(以下、SINVと略す)101、1
02とDF/F103のQ出力にその入力が接続された
インバータ104とからなるデータラッチ段を複数段有
するからなるデータ転送部を有している。また、双方向
シフトレジスター部590はデータを入出力する信号入
出力端子502とこの端子502をSINV102の入
力に接続するかインバータ104の出力に接続するかを
制御する制御回路506を有している。制御回路506
は図示していないが、2つのトランジスタを端子502
とSINV102との間および端子502とインバータ
104との間に接続し、それぞれの制御端子に相補信号
が与えられるようにした構成の回路が用いられる。な
お、制御回路507も図示していないが、構成は同じで
ある。双方向シフトレジスタ590はさらに端子501
を有し、この端子に入力された信号を制御回路506の
制御端子に与えるとともに、SINV101、10
5...に与えるとともに、その信号をインバータ50
5で反転させて、SINV102、106...に与え
るよう接続している。
説明すると端子(以下、SHL端子と略す)501に入
力された信号が”L”の時は制御回路506および50
7により第1のIO端子502は入力端子となる。IO
端子508は出力端子となり、IO端子502から入力
された信号はスリーステートインバーター102に入力
される。また、SINV101はSHL端子501から
の入力信号が”L”であるのでハイインピーダンス状態
となっており、DF/F103のD端子にはSINV1
02で反転されたIO端子502の入力信号が与えら
れ、端子(以下、CP端子と称す)503に入力される
信号が”H”レベルから”L”レベルに立ち下がるとD
F/F103はD端子に与えられた信号(入力端子50
2に入力されている信号の反転信号)を読み込みQ端子
から出力する。この出力信号はインバーター104によ
り反転されて出力レベル選択回路514及びSINV1
06に与えられるため、これら回路514、SINV1
06にはIO端子502に入力されている信号と同相の
信号が入力される。
インバーター104の出力レベルと端子(以下、DF端
子と略す)513により入力される信号レベルとにより
出力端子1に出力される出力レベルを決定する。
るのでSINV105がハイインピーダンス状態とな
る。このため、DF/F103のQ出力はSINV10
6によりさらに反転されてDF/F103のQ端子の出
力レベルと同相になった信号がDF/F107のD端子
に与えられ、CP端子503に入力される信号が立ち下
がるとDF/F107はそのD端子に与えられた信号を
読み込みQ端子から出力する。この出力信号はインバー
ター108により反転されて出力レベル選択回路514
及びSINV110に入力される。出力レベル選択回路
514に入力されるインバーター108の信号レベルと
DF端子513により入力される信号レベルとにより出
力端子2に出力する出力レベルが決定する。
端子502に入力されている信号の逆相の信号が与えら
れているのでDF/F103はそのD端子の信号レベル
を読み込みQ端子から出力する。この出力信号はインバ
ーター104によりさらに反転されて出力レベル選択回
路514及びSINV106に入力される。
502から入力された信号の逆相の信号が双方向シフト
レジスターを構成するDF/F群のD端子に与えられC
P端子503に入力される信号の立ち下がるたびにDF
/F群に読み込まれDF/F群の各出力に接続されイン
バーターにより同相にもどされた信号がシフトされてゆ
きIO端子508から出力される。
が”H”の時は信号入出力回路506および507によ
りIO端子502は出力端子となりIO端子508は入
力端子となる。IO端子508から入力された信号はS
INV497に入力される。このときSHL端子501
に入力される信号が”H”であるのでSINV498は
ハイインピーダンス状態となっており、SINV497
により反転されたIO端子508の入力信号がDF/F
499のD端子に与えられる。そして、CP端子503
の信号が立ち下がるとDF/F499に読み込まれQ端
子から出力されインバーター500により反転された信
号が出力レベル選択回路514およびSINV493に
入力される。
ンバーター500の出力レベルとDF端子513により
入力される信号レベルとにより出力端子100に出力さ
れる出力レベルを決定する。
るために入力信号が”L”の場合とは逆に双方向シフト
レジスターを構成するDF/F群のD端子に接続されて
いるSINV群の下段がハイインピーダンス状態となる
ので上記の場合と同様にIO端子508から入力された
信号の逆相が双方向シフトレジスターを構成するDF/
F群のD端子に与えられる。CP端子503に入力され
る信号が立ち下がるたびにDF/F群に読み込まれIO
端子508からの入力信号がSHL端子501に入力さ
れる信号が”L”の場合とは逆向きにシフトされIO端
子502から出力される。
号レベルによりデータのシフト方向を決定し、DF端子
513と双方向シフトレジスターを構成するDF/F群
のQ端子の反転信号の組合わせにより出力端子1〜10
0からの出力レベルが出力レベル選択回路により決定さ
れるように駆動回路が構成されている。
割にて使用されることがしばしばある。このようなと
き、X側走査線本数が400本の場合には上記のような
回路構成のICで問題はないが、X側走査線本数が48
0本の場合には上側240本、下側240本の走査線を
上下各3個のICで駆動する事になる。これでは上下各
60本の出力端子があまる事になり無駄が多い。また、
第2図のような回路において100本の出力レベルを決
定する双方向シフトレジスターを前後50ずつに分割し
別々に駆動する事により図3(a),(b)に示すよう
に5個のICによってX側走査線を駆動する事ができる
が液晶パネルの上側で10本、下側で10本あまる出力
端子のうち10本は液晶パネルの中央付近であまる事に
なる、液晶パネルの電極のピッチは約0.22mmであ
るのでこの0.22mmのあいだでこの10本の出力端
子のリード線を未結線にする事は非常に困難である。
合も480本の場合も共通のICで駆動できる様にした
場合にX側走査線本数が480本の場合に液晶パネル駆
動用ICの未結線端子が中央付近にあるために液晶パネ
ルの実装が困難であるという問題点を解決することを目
的とする。
を有するラッチ回路と出力端子とを複数備え、前段の前
記ラッチ回路の出力が後段の入力となるように電気的に
従属接続させて、各段の出力を前記複数の出力端子にそ
れぞれ接続したデータ転送回路と、このデータ転送回路
の複数の出力端子に接続され、かつこのデータ転送回路
の複数出力端子に対応した出力端子を有し、前記データ
転送回路の複数の出力端子から入力されたデータに応じ
てその出力端子から所定の電位レベルを出力する出力レ
ベル選択回路と、 前記データ転送回路の初段のラ
ッチ回路の入力端子に電気的に接続されるデータ入力端
子とを有する駆動回路において、前記データ入力端子に
電気的に接続された第1の入力端子と、前記初段のラッ
チ回路の入力端子が電気的に接続された出力端子と、第
2の入力端子とを有し、この第2の入力端子に入力され
る信号が第1のレベルの時前記第1の入力端子上の信号
をその出力端子に伝え、前記第2の入力端子に入力され
る信号が第2のレベルの時所定レベルの信号をその出力
端子に出力する第1の制御回路と、所定段の前記ラッチ
回路の出力に電気的に接続された第1の入力端子と、前
記データ入力端子に電気的に接続された第2の入力端子
と前記所定段の次段の前記ラッチ回路の入力端子に電気
的に接続された出力端子と、制御端子とを有し、この制
御端子に入力される信号が第1のレベルの時前記第1の
入力端子上の信号に応答した信号をその出力端子に与
え、前記制御端子に入力される信号が第2のレベルの時
前記第2の入力端子上の信号に応答した信号をその出力
端子に与える第2の制御回路と、前記第1の制御回路の
第2の入力端子と前記第2の制御回路の制御端子に電気
的に接続された制御信号入力端子とを有することを特徴
とする駆動回路にある。
選択回路514と双方向シフトレジスター530から構
成されている。図1の回路図において図2と同一の部分
には同一の符号を付して説明は省略する。
もので、双方向シフトレジスター530を前50段と後
50段に分けることを可能としている。この回路は第4
の信号入力端子(以下、MODE端子と略す)515の
入力レベルが”H”のときに双方向シフトレジスターの
SHL端子501が”L”のときは最初の10段がスル
ーされ、”H”のときは最後の10段がスルーされるよ
うに構成されている。このように構成された回路につい
て以下に図1を用いて説明する。まず、この回路では、
AND回路518、529がIO端子502、508と
SINV102、531との間に設けられると共に、制
御回路532が設けられたのが特徴である。AND回路
518、529の第2入力端子にはMODE端子515
に入力された信号をインバータ519で反転させた信号
が入力される。制御回路532は2つのSINV52
1、522で構成される。SINV521は10段目の
DF/F139の出力を入力とし、SINV522はI
O端子502からの信号をインバータ520で反転した
信号を入力する。SINV521、522の出力は共通
に11段目のDF/F143に接続されるSINV14
2の入力に接続される。SINV521の制御端子はイ
ンバータ519を介してMODE端子515に、SIN
V522の制御端子はMODE端子515に接続され
る。
523、525があるが、この回路構成は回路506、
507と同じである。これらの回路は全体を半分ずつ動
作させるため設けられたもので、全体を動作させるには
出力端子516、517を接続したら良い。
ODE端子515が”L”のときはAND素子518お
よび529の出力レベルはIO端子502および508
からの入力信号によって決まるため、SINV522お
よび527はハイインピーダンス状態となる。これゆ
え、図1の回路は図2の場合と同様の動作となり、SH
L端子501が”L”のときは第1のIO端子502お
よび第3のIO端子517より入力された信号がCP端
子503の信号の立ち下がるたびに後へシフトしてゆき
第4のIO端子516および第2のIO端子508から
出力される。また、SHL信号501が”H”のときは
IO端子516および508より入力された信号がCP
端子503の信号の立ち下がるたびに左へシフトしてゆ
きIO端子502および517から出力される。
501が”L”の場合、前半分はIO端子502の入力
された信号によらずAND素子518からの出力は”
L”に固定されているためにSINV102への入力
が”L”に固定される。また、IO端子502より入力
された信号はインバーター520により反転されSIN
V522に入力される。このときSINV521はMO
DE端子515が”H”なのでハイインピーダンス状態
となり、SINV522により反転された信号がSIN
V142に入力される。このときSHL端子501の入
力信号が”L”なのでSINV141はハイインピーダ
ンス状態となっている。このため、SINV142によ
り反転された信号がDF/F143のD端子に与えられ
CP端子503の信号が立ち下がるとDF/F143に
読み込まれてQ端子より出力される。Q端子より出力さ
れた信号がインバーター144により反転されSINV
146と出力レベル選択回路514に入力されるSIN
V146に入力された信号は反転されてDF/F147
のD端子に与えられる(インバーター144の出力はS
INV137にも入力されているがSHL端子501
が”L”の為に出力がハイインピーダンスとなり非動作
状態であり説明を省略した)。
たびに信号が後にシフトしてゆきIO端子516から出
力される。また、後半分はMODE端子515が”L”
の場合と同ようにIO端子517から入力された信号が
CP端子503の信号が立ち下がるたびに後にシフトし
てゆきIO端子508から出力される。
L端子501が”H”の場合は前半分はMODE端子5
15が”L”の場合と同様にIO端子516より入力さ
れた信号がCP端子503の信号が立ち下がるたびに前
にシフトしてゆきIO端子502から出力される。後半
分はIO端子508から入力された信号によらずAND
素子529からの出力は”L”に固定されているために
SINV497への入力が”L”に固定される。また、
IO端子508より入力された信号はインバーター52
8により反転されてSINV527に入力される。この
ときSINV526はMODE端子515からの入力信
号が”H”であるのでハイインピーダンス状態となって
おり、SINV527により反転された信号がSINV
457に入力される。このときSHL端子501の入力
信号が”H”であるのでSINV458はハイインピー
ダンス状態となっており、SINV457により反転さ
れた信号がDF/F459のD端子に与えられCP端子
503の信号が立ち下がるとDF/F459に読み込ま
れてQ端子より出力される。Q端子より出力された信号
がインバーター460により反転されてSINV453
および出力レベル選択回路514に入力される、SIN
V453に入力された信号は反転されてDF/F455
のD端子に与えられる。
たびに信号が前にシフトしてゆきIO端子517から出
力される(インバーター460の出力はSINV462
にも入力されているがSHL端子が”H”の為に出力が
ハイインピーダンスとなり非動作状態であり説明を省略
した)。
が”H”のときにSHL端子501の信号が”L”だと
出力端子1〜10の信号が未出力となりSHL端子の信
号が”H”のときには出力端子91〜100の信号が未
出力となることにより図4(a),(b)に示すように
X側走査線本数480本の場合においても液晶パネルへ
の実装が容易な液晶駆動用回路が実現できる。
フトレジスターのシフト方向を決めるための回路531
をスリーステートインバーター2個を用いて構成したが
この回路を図5に示すように2入力AND回路2個と2
入力NOR回路1個で構成し、上記駆動回路を構成する
ことも考えられる。
うかを決定するための制御回路532をスリーステート
インバーター2個を用いて構成したがこの回路を図6に
示すように2入力AND回路2個と2入力NOR回路1
個で構成し、上記駆動回路を構成することも考えられ
る。
線駆動用の出力端子が100本で液晶パネルのX側走査
線本数が400本または480本の場合であるが高精細
液晶用パネルとして液晶パネルのDOT数が1120×
780のものや1120×768のものがある。これら
のパネルのようにX側走査線本数が780本の場合でも
768本の場合でもX側走査線駆動用ICが共用できる
様にするためには図7に示す様にX側走査線駆動用出力
端子が130本で出力端子の最初または最後の6本をス
ルーできる様にする回路が考えられる。この様に構成さ
れた図7の動作については図1の回路と出力端子数がち
がう事とスルーする出力端子数がちがう事および双方向
シフトレジスター653が前半分と後半分に分割されて
いない点を除いてまったく同じであるので説明を省略す
る。また、この図7の様に構成されたX側走査線駆動用
ICと液晶パネルとの結線図を図8(a),(b)およ
び図9(a),(b)に示す。
の出力端子が未出力となることによりX側走査線本数が
480本の場合でも400本の場合でもX側走査線駆動
用ICが共用でき部材の在庫管理がしやすくなる。ま
た、現在液晶パネルの軽量化と薄型化のために液晶駆動
用ICのパッケージとしてTABが注目されてきている
がTABの個片抜きの金型が共通化ができるのでコスト
ダウンがはかれる。また、シフトレジスターをスルーす
るかどうかを決定するための信号入力端子を2個もうけ
上記液晶駆動回路において上記第1の信号入力端子によ
って決定される信号のシフト方向に関係なく前側の所定
段および後側の所定段をスルーするかどうかを決定でき
る駆動回路も考えられるが該発明の駆動回路のように構
成した場合においても液晶パネルに実装する場合におい
て同様の効果かがえられるうえ駆動回路の端子数を減ら
すことができる。
99、303、455、459、463、495、49
9 DF/F 501 SHL端子 502、508 IO端子 514 出力レベル選択回路 515 信号入力端子 516,517 出力端子 518、529 AND回路 519 インバータ 523、525、532 制御回路 530 双方向シフトレジスター
Claims (5)
- 【請求項1】データ入力端子と、 データ出力端子と、 それぞれが入力及び出力を有するn個(nは2以上の自
然数)のラッチ回路を有し、第1番目の前記ラッチ回路
の入力は前記データ入力端子に接続され、第m番目(m
は2以上n以下の自然数)の前記ラッチ回路の入力は第
m−1番目の前記ラッチ回路の出力に接続され、第n番
目の前記ラッチ回路の出力は前記データ出力端子に接続
されたデータ転送回路と、 複数の信号出力端子を有し、前記データ転送回路のn個
のラッチ回路の出力に接続され、該n個のラッチ回路の
出力データに応じて前記信号出力端子から所定の電位レ
ベルを出力する出力レベル選択回路とを有する駆動回路
において、 制御信号を受取る制御端子と、 前記データ入力端子、前記制御端子及び前記第1番目の
ラッチ回路の入力に接続され、前記制御信号が第1レベ
ルの時、前記データ入力端子が受取った信号を前記第1
番目のラッチ回路の入力に伝え、前記制御信号が第2レ
ベルの時、所定レベルの信号を前記第1番目のラッチ回
路の入力に与える第1制御回路と、 第k番目(kは2以上n−1以下の自然数)の前記ラッ
チ回路の出力、第k+1番目の前記ラッチ回路の入力、
前記データ入力端子及び前記制御端子に接続され、前記
制御信号が前記第1レベルの時、前記第k番目のラッチ
回路の出力信号を前記第k+1番目のラッチ回路の入力
に伝え、前記制御信号が前記第2レベルの時、前記デー
タ入力端子が受取った信号を前記第k+1番目のラッチ
回路の入力に与える第2制御回路とを有することを特徴
とする駆動回路。 - 【請求項2】中間データ入力端子と中間データ出力端子
を更に有し、第p番目(pは2以上n−1以下の自然
数)の前記ラッチ回路の出力が前記中間データ出力端子
に接続され、第p+1番目の前記ラッチ回路の入力が前
記中間データ入力端子に接続された請求項1記載の駆動
回路。 - 【請求項3】第1及び第2のデータ入出力端子と、 方向制御信号を受取る方向制御端子と、 それぞれが第1入力、第2入力及び出力を有し、方向制御
端子に接続され、方向制御信号が第1レベルの時、前記
第1入力からの信号を受取り、方向制御信号が第2レベ
ルの時、前記第2入力からの信号を受取るn個(nは2
以上の自然数)のラッチ回路を有し、第1番目の前記ラ
ッチ回路の第1入力は前記第1のデータ入出力端子に接続
され、該第1番目のラッチ回路の第2入力は第2番目の
前記ラッチ回路の出力に接続され、第m番目(mは2以
上n以下の自然数)の前記ラッチ回路の第1入力は第m
−1番目の前記ラッチ回路の出力に接続され、該第m番
目のラッチ回路の第2入力は第m+1番目の前記ラッチ
回路の出力に接続され、第n番目の前記ラッチ回路の出
力は前記第2データ入出力端子に接続された双方向デー
タ転送回路と、 複数の信号出力端子を有し、前記データ転送回路のn個
のラッチ回路の出力に接続され、該n個のラッチ回路の
出力データに応じて前記信号出力端子から所定の電位レ
ベルを出力する出力レベル選択回路とを有する駆動回路
において、 入力制御信号を受取る入力制御端子と、 前記第1のデータ入出力端子、前記入力制御端子、前記
方向制御端子及び前記第1番目のラッチ回路の第1入力及
び出力に接続され、前記方向制御信号が前記第2レベル
の時、前記第1番目のラッチ回路の出力信号を前記第1の
データ入出力端子に伝え、前記方向制御信号が前記第1
レベルで、前記入力制御信号が第3レベルの時、前記第1
のデータ入出力端子が受取った信号を前記第1番目のラ
ッチ回路の第1入力に伝え、前記方向制御信号が前記第
1レベルで、前記入力制御信号が第4レベルの時、所定
レベルの信号を前記第1番目のラッチ回路の第1入力に与
える第1制御回路と、 第k番目(kは2以上n−1以下の自然数)の前記ラッ
チ回路の出力、第k+1番目の前記ラッチ回路の第1入
力、前記第1のデータ入力端子及び前記入力制御端子に
接続され、前記入力制御信号が前記第3レベルの時、前
記第k番目のラッチ回路の出力信号を前記第k+1番目
のラッチ回路の第1入力に伝え、前記入力制御信号が前
記第4レベルの時、前記第1のデータ入力端子が受取っ
た信号を前記第k+1番目のラッチ回路の第1の入力に
与える第2制御回路とを有することを特徴とする駆動回
路。 - 【請求項4】前記第2のデータ入出力端子、前記入力制
御端子、前記方向制御端子及び前記第n番目のラッチ回
路の第2入力及び出力に接続され、前記方向制御信号が
前記第1レベルの時、前記第n番目のラッチ回路の出力
信号を前記第2のデータ入出力端子に伝え、前記方向制
御信号が前記第2レベルで、前記入力制御信号が前記第
3レベルの時、前記第2のデータ入出力端子が受取った
信号を前記第n番目のラッチ回路の第2入力に伝え、前
記方向制御信号が前記第2レベルで、前記入力制御信号
が前記第4レベルの時、前記所定レベルの信号を前記第
n番目のラッチ回路の第2入力に与える第3制御回路
と、 第j番目(jは2以上n−1以下の自然数)の前記ラッ
チ回路の出力、第j−1番目の前記ラッチ回路の第2入
力、前記第2のデータ入力端子及び前記入力制御端子に
接続され、前記入力制御信号が前記第3レベルの時、前
記第j番目のラッチ回路の出力信号を前記第j−1番目
のラッチ回路の第2入力に伝え、前記入力制御信号が前
記第4レベルの時、前記第2のデータ入力端子が受取っ
た信号を前記第j−1番目のラッチ回路の第2の入力に
与える第4制御回路とをさらに有する請求項3記載の駆
動回路。 - 【請求項5】第3及び第4のデータ入出力端子と、第5
及び第6の制御回路を更に有し、第p番目(pは2以上
n−1以下の自然数)の前記ラッチ回路の出力及び第2
入力ならびに前記第3のデータ入出力端子が前記第5の
制御回路に接続され、第p+1番目の前記ラッチ回路の
第1入力及び出力ならびに前記第4のデータ入出力端子
が前記第6の制御回路に接続され、 前記第5の制御回路は、前記方向制御信号が前記第2レ
ベルの時、前記第p番目のラッチ回路の出力信号を前記
第3の入出力端子に伝え、前記方向制御信号が前記第1
レベルの時、前記第3の入出力端子に与えられた信号を
前記第p番目のラッチ回路の第2入力に伝え、 前記第6の制御回路は、前記方向制御信号が前記1レベル
の時、前記第p+1番目のラッチ回路の出力信号を前記
第4の入出力端子に伝え、前記方向制御信号が前記第2
レベルの時、前記第4の入出力端子に与えられた信号を
前記第p+1番目のラッチ回路の第1入力に伝える請求
項3または4記載の駆動回路。
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