JP3147973B2 - 駆動回路 - Google Patents
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- G09G3/3685—Details of drivers for data electrodes
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【産業上の利用分野】この発明はドットマトリクスパネ
ルのＸ側走査線信号の本数がＩＣの出力数の倍数と異な
る場合においても同じＩＣのみで駆動する場合に好適な
駆動回路に関するものである。
ルのＸ側走査線信号の本数がＩＣの出力数の倍数と異な
る場合においても同じＩＣのみで駆動する場合に好適な
駆動回路に関するものである。
【０００２】
【従来の技術】ドットマトリクスパネルの代表として液
晶パネルあげることができる。この液晶マトリクスパネ
ルを線順次走査方式で、かつ電圧平均化法で交流駆動す
る方法が従来より知られている。
晶パネルあげることができる。この液晶マトリクスパネ
ルを線順次走査方式で、かつ電圧平均化法で交流駆動す
る方法が従来より知られている。
【０００３】この種の駆動方式に用いられるＸ側走査線
信号駆動用回路を図２に示し、この回路の各入力信号に
対する各出力端子の出力レベルのタイミングチャートを
図１０に示す。以下、これらの図を用いて従来のＸ側走
査線信号用駆動回路を説明する。
信号駆動用回路を図２に示し、この回路の各入力信号に
対する各出力端子の出力レベルのタイミングチャートを
図１０に示す。以下、これらの図を用いて従来のＸ側走
査線信号用駆動回路を説明する。
【０００４】図２は出力本数が１００本の場合のＸ側走
査線信号駆動用回路であり、出力レベル選択回路５１４
と双方向シフトレジスター部５９０とから構成されてい
る。出力レベル選択回路５１４においては出力１、２、
３、９９、１００番目のみを記載し４〜９８番目は省略
している。
査線信号駆動用回路であり、出力レベル選択回路５１４
と双方向シフトレジスター部５９０とから構成されてい
る。出力レベル選択回路５１４においては出力１、２、
３、９９、１００番目のみを記載し４〜９８番目は省略
している。
【０００５】この回路において端子５０１、５０３、５
１３は信号入力端子であり、端子５０２、５０８は信号
入出力端子（以下、ＩＯ端子と略す）、端子５０９、５
１０、５１１、５１２は電源電位入力端子、端子１、
２、３〜９９、１００は信号出力端子である。
１３は信号入力端子であり、端子５０２、５０８は信号
入出力端子（以下、ＩＯ端子と略す）、端子５０９、５
１０、５１１、５１２は電源電位入力端子、端子１、
２、３〜９９、１００は信号出力端子である。
【０００６】双方向シフトレジスター部５９０は複数の
データフリップフロップ（以下、ＤＦ／Ｆと略す）１０
３と、このＤＦ／Ｆ１０３のデータ入力端子（以下、Ｄ
端子と略す）にその出力が接続された２つのスリーステ
ートインバーター（以下、ＳＩＮＶと略す）１０１、１
０２とＤＦ／Ｆ１０３のＱ出力にその入力が接続された
インバータ１０４とからなるデータラッチ段を複数段有
するからなるデータ転送部を有している。また、双方向
シフトレジスター部５９０はデータを入出力する信号入
出力端子５０２とこの端子５０２をＳＩＮＶ１０２の入
力に接続するかインバータ１０４の出力に接続するかを
制御する制御回路５０６を有している。制御回路５０６
は図示していないが、２つのトランジスタを端子５０２
とＳＩＮＶ１０２との間および端子５０２とインバータ
１０４との間に接続し、それぞれの制御端子に相補信号
が与えられるようにした構成の回路が用いられる。な
お、制御回路５０７も図示していないが、構成は同じで
ある。双方向シフトレジスタ５９０はさらに端子５０１
を有し、この端子に入力された信号を制御回路５０６の
制御端子に与えるとともに、ＳＩＮＶ１０１、１０
５．．．に与えるとともに、その信号をインバータ５０
５で反転させて、ＳＩＮＶ１０２、１０６．．．に与え
るよう接続している。
データフリップフロップ（以下、ＤＦ／Ｆと略す）１０
３と、このＤＦ／Ｆ１０３のデータ入力端子（以下、Ｄ
端子と略す）にその出力が接続された２つのスリーステ
ートインバーター（以下、ＳＩＮＶと略す）１０１、１
０２とＤＦ／Ｆ１０３のＱ出力にその入力が接続された
インバータ１０４とからなるデータラッチ段を複数段有
するからなるデータ転送部を有している。また、双方向
シフトレジスター部５９０はデータを入出力する信号入
出力端子５０２とこの端子５０２をＳＩＮＶ１０２の入
力に接続するかインバータ１０４の出力に接続するかを
制御する制御回路５０６を有している。制御回路５０６
は図示していないが、２つのトランジスタを端子５０２
とＳＩＮＶ１０２との間および端子５０２とインバータ
１０４との間に接続し、それぞれの制御端子に相補信号
が与えられるようにした構成の回路が用いられる。な
お、制御回路５０７も図示していないが、構成は同じで
ある。双方向シフトレジスタ５９０はさらに端子５０１
を有し、この端子に入力された信号を制御回路５０６の
制御端子に与えるとともに、ＳＩＮＶ１０１、１０
５．．．に与えるとともに、その信号をインバータ５０
５で反転させて、ＳＩＮＶ１０２、１０６．．．に与え
るよう接続している。
【０００７】このように構成された回路の動作について
説明すると端子（以下、ＳＨＬ端子と略す）５０１に入
力された信号が”Ｌ”の時は制御回路５０６および５０
７により第１のＩＯ端子５０２は入力端子となる。ＩＯ
端子５０８は出力端子となり、ＩＯ端子５０２から入力
された信号はスリーステートインバーター１０２に入力
される。また、ＳＩＮＶ１０１はＳＨＬ端子５０１から
の入力信号が”Ｌ”であるのでハイインピーダンス状態
となっており、ＤＦ／Ｆ１０３のＤ端子にはＳＩＮＶ１
０２で反転されたＩＯ端子５０２の入力信号が与えら
れ、端子（以下、ＣＰ端子と称す）５０３に入力される
信号が”Ｈ”レベルから”Ｌ”レベルに立ち下がるとＤ
Ｆ／Ｆ１０３はＤ端子に与えられた信号（入力端子５０
２に入力されている信号の反転信号）を読み込みＱ端子
から出力する。この出力信号はインバーター１０４によ
り反転されて出力レベル選択回路５１４及びＳＩＮＶ１
０６に与えられるため、これら回路５１４、ＳＩＮＶ１
０６にはＩＯ端子５０２に入力されている信号と同相の
信号が入力される。
説明すると端子（以下、ＳＨＬ端子と略す）５０１に入
力された信号が”Ｌ”の時は制御回路５０６および５０
７により第１のＩＯ端子５０２は入力端子となる。ＩＯ
端子５０８は出力端子となり、ＩＯ端子５０２から入力
された信号はスリーステートインバーター１０２に入力
される。また、ＳＩＮＶ１０１はＳＨＬ端子５０１から
の入力信号が”Ｌ”であるのでハイインピーダンス状態
となっており、ＤＦ／Ｆ１０３のＤ端子にはＳＩＮＶ１
０２で反転されたＩＯ端子５０２の入力信号が与えら
れ、端子（以下、ＣＰ端子と称す）５０３に入力される
信号が”Ｈ”レベルから”Ｌ”レベルに立ち下がるとＤ
Ｆ／Ｆ１０３はＤ端子に与えられた信号（入力端子５０
２に入力されている信号の反転信号）を読み込みＱ端子
から出力する。この出力信号はインバーター１０４によ
り反転されて出力レベル選択回路５１４及びＳＩＮＶ１
０６に与えられるため、これら回路５１４、ＳＩＮＶ１
０６にはＩＯ端子５０２に入力されている信号と同相の
信号が入力される。
【０００８】出力レベル選択回路５１４では入力される
インバーター１０４の出力レベルと端子（以下、ＤＦ端
子と略す）５１３により入力される信号レベルとにより
出力端子１に出力される出力レベルを決定する。
インバーター１０４の出力レベルと端子（以下、ＤＦ端
子と略す）５１３により入力される信号レベルとにより
出力端子１に出力される出力レベルを決定する。
【０００９】ＳＨＬ端子５０１の入力信号が”Ｌ”であ
るのでＳＩＮＶ１０５がハイインピーダンス状態とな
る。このため、ＤＦ／Ｆ１０３のＱ出力はＳＩＮＶ１０
６によりさらに反転されてＤＦ／Ｆ１０３のＱ端子の出
力レベルと同相になった信号がＤＦ／Ｆ１０７のＤ端子
に与えられ、ＣＰ端子５０３に入力される信号が立ち下
がるとＤＦ／Ｆ１０７はそのＤ端子に与えられた信号を
読み込みＱ端子から出力する。この出力信号はインバー
ター１０８により反転されて出力レベル選択回路５１４
及びＳＩＮＶ１１０に入力される。出力レベル選択回路
５１４に入力されるインバーター１０８の信号レベルと
ＤＦ端子５１３により入力される信号レベルとにより出
力端子２に出力する出力レベルが決定する。
るのでＳＩＮＶ１０５がハイインピーダンス状態とな
る。このため、ＤＦ／Ｆ１０３のＱ出力はＳＩＮＶ１０
６によりさらに反転されてＤＦ／Ｆ１０３のＱ端子の出
力レベルと同相になった信号がＤＦ／Ｆ１０７のＤ端子
に与えられ、ＣＰ端子５０３に入力される信号が立ち下
がるとＤＦ／Ｆ１０７はそのＤ端子に与えられた信号を
読み込みＱ端子から出力する。この出力信号はインバー
ター１０８により反転されて出力レベル選択回路５１４
及びＳＩＮＶ１１０に入力される。出力レベル選択回路
５１４に入力されるインバーター１０８の信号レベルと
ＤＦ端子５１３により入力される信号レベルとにより出
力端子２に出力する出力レベルが決定する。
【００１０】この時、ＤＦ／Ｆ１０３のＤ端子にはＩＯ
端子５０２に入力されている信号の逆相の信号が与えら
れているのでＤＦ／Ｆ１０３はそのＤ端子の信号レベル
を読み込みＱ端子から出力する。この出力信号はインバ
ーター１０４によりさらに反転されて出力レベル選択回
路５１４及びＳＩＮＶ１０６に入力される。
端子５０２に入力されている信号の逆相の信号が与えら
れているのでＤＦ／Ｆ１０３はそのＤ端子の信号レベル
を読み込みＱ端子から出力する。この出力信号はインバ
ーター１０４によりさらに反転されて出力レベル選択回
路５１４及びＳＩＮＶ１０６に入力される。
【００１１】このようにしてデータ転送部ではＩＯ端子
５０２から入力された信号の逆相の信号が双方向シフト
レジスターを構成するＤＦ／Ｆ群のＤ端子に与えられＣ
Ｐ端子５０３に入力される信号の立ち下がるたびにＤＦ
／Ｆ群に読み込まれＤＦ／Ｆ群の各出力に接続されイン
バーターにより同相にもどされた信号がシフトされてゆ
きＩＯ端子５０８から出力される。
５０２から入力された信号の逆相の信号が双方向シフト
レジスターを構成するＤＦ／Ｆ群のＤ端子に与えられＣ
Ｐ端子５０３に入力される信号の立ち下がるたびにＤＦ
／Ｆ群に読み込まれＤＦ／Ｆ群の各出力に接続されイン
バーターにより同相にもどされた信号がシフトされてゆ
きＩＯ端子５０８から出力される。
【００１２】また、ＳＨＬ端子５０１に入力される信号
が”Ｈ”の時は信号入出力回路５０６および５０７によ
りＩＯ端子５０２は出力端子となりＩＯ端子５０８は入
力端子となる。ＩＯ端子５０８から入力された信号はＳ
ＩＮＶ４９７に入力される。このときＳＨＬ端子５０１
に入力される信号が”Ｈ”であるのでＳＩＮＶ４９８は
ハイインピーダンス状態となっており、ＳＩＮＶ４９７
により反転されたＩＯ端子５０８の入力信号がＤＦ／Ｆ
４９９のＤ端子に与えられる。そして、ＣＰ端子５０３
の信号が立ち下がるとＤＦ／Ｆ４９９に読み込まれＱ端
子から出力されインバーター５００により反転された信
号が出力レベル選択回路５１４およびＳＩＮＶ４９３に
入力される。
が”Ｈ”の時は信号入出力回路５０６および５０７によ
りＩＯ端子５０２は出力端子となりＩＯ端子５０８は入
力端子となる。ＩＯ端子５０８から入力された信号はＳ
ＩＮＶ４９７に入力される。このときＳＨＬ端子５０１
に入力される信号が”Ｈ”であるのでＳＩＮＶ４９８は
ハイインピーダンス状態となっており、ＳＩＮＶ４９７
により反転されたＩＯ端子５０８の入力信号がＤＦ／Ｆ
４９９のＤ端子に与えられる。そして、ＣＰ端子５０３
の信号が立ち下がるとＤＦ／Ｆ４９９に読み込まれＱ端
子から出力されインバーター５００により反転された信
号が出力レベル選択回路５１４およびＳＩＮＶ４９３に
入力される。
【００１３】出力レベル選択回路５１４は入力されるイ
ンバーター５００の出力レベルとＤＦ端子５１３により
入力される信号レベルとにより出力端子１００に出力さ
れる出力レベルを決定する。
ンバーター５００の出力レベルとＤＦ端子５１３により
入力される信号レベルとにより出力端子１００に出力さ
れる出力レベルを決定する。
【００１４】ＳＨＬ端子５０１の入力信号が”Ｈ”であ
るために入力信号が”Ｌ”の場合とは逆に双方向シフト
レジスターを構成するＤＦ／Ｆ群のＤ端子に接続されて
いるＳＩＮＶ群の下段がハイインピーダンス状態となる
ので上記の場合と同様にＩＯ端子５０８から入力された
信号の逆相が双方向シフトレジスターを構成するＤＦ／
Ｆ群のＤ端子に与えられる。ＣＰ端子５０３に入力され
る信号が立ち下がるたびにＤＦ／Ｆ群に読み込まれＩＯ
端子５０８からの入力信号がＳＨＬ端子５０１に入力さ
れる信号が”Ｌ”の場合とは逆向きにシフトされＩＯ端
子５０２から出力される。
るために入力信号が”Ｌ”の場合とは逆に双方向シフト
レジスターを構成するＤＦ／Ｆ群のＤ端子に接続されて
いるＳＩＮＶ群の下段がハイインピーダンス状態となる
ので上記の場合と同様にＩＯ端子５０８から入力された
信号の逆相が双方向シフトレジスターを構成するＤＦ／
Ｆ群のＤ端子に与えられる。ＣＰ端子５０３に入力され
る信号が立ち下がるたびにＤＦ／Ｆ群に読み込まれＩＯ
端子５０８からの入力信号がＳＨＬ端子５０１に入力さ
れる信号が”Ｌ”の場合とは逆向きにシフトされＩＯ端
子５０２から出力される。
【００１５】このようにしてＳＨＬ端子５０１の入力信
号レベルによりデータのシフト方向を決定し、ＤＦ端子
５１３と双方向シフトレジスターを構成するＤＦ／Ｆ群
のＱ端子の反転信号の組合わせにより出力端子１〜１０
０からの出力レベルが出力レベル選択回路により決定さ
れるように駆動回路が構成されている。
号レベルによりデータのシフト方向を決定し、ＤＦ端子
５１３と双方向シフトレジスターを構成するＤＦ／Ｆ群
のＱ端子の反転信号の組合わせにより出力端子１〜１０
０からの出力レベルが出力レベル選択回路により決定さ
れるように駆動回路が構成されている。
【００１６】
【発明が解決しようとする課題】液晶パネルは上下２分
割にて使用されることがしばしばある。このようなと
き、Ｘ側走査線本数が４００本の場合には上記のような
回路構成のＩＣで問題はないが、Ｘ側走査線本数が４８
０本の場合には上側２４０本、下側２４０本の走査線を
上下各３個のＩＣで駆動する事になる。これでは上下各
６０本の出力端子があまる事になり無駄が多い。また、
第２図のような回路において１００本の出力レベルを決
定する双方向シフトレジスターを前後５０ずつに分割し
別々に駆動する事により図３（ａ），（ｂ）に示すよう
に５個のＩＣによってＸ側走査線を駆動する事ができる
が液晶パネルの上側で１０本、下側で１０本あまる出力
端子のうち１０本は液晶パネルの中央付近であまる事に
なる、液晶パネルの電極のピッチは約０．２２ｍｍであ
るのでこの０．２２ｍｍのあいだでこの１０本の出力端
子のリード線を未結線にする事は非常に困難である。
割にて使用されることがしばしばある。このようなと
き、Ｘ側走査線本数が４００本の場合には上記のような
回路構成のＩＣで問題はないが、Ｘ側走査線本数が４８
０本の場合には上側２４０本、下側２４０本の走査線を
上下各３個のＩＣで駆動する事になる。これでは上下各
６０本の出力端子があまる事になり無駄が多い。また、
第２図のような回路において１００本の出力レベルを決
定する双方向シフトレジスターを前後５０ずつに分割し
別々に駆動する事により図３（ａ），（ｂ）に示すよう
に５個のＩＣによってＸ側走査線を駆動する事ができる
が液晶パネルの上側で１０本、下側で１０本あまる出力
端子のうち１０本は液晶パネルの中央付近であまる事に
なる、液晶パネルの電極のピッチは約０．２２ｍｍであ
るのでこの０．２２ｍｍのあいだでこの１０本の出力端
子のリード線を未結線にする事は非常に困難である。
【００１７】この発明はＸ側走査線本数が４００本の場
合も４８０本の場合も共通のＩＣで駆動できる様にした
場合にＸ側走査線本数が４８０本の場合に液晶パネル駆
動用ＩＣの未結線端子が中央付近にあるために液晶パネ
ルの実装が困難であるという問題点を解決することを目
的とする。
合も４８０本の場合も共通のＩＣで駆動できる様にした
場合にＸ側走査線本数が４８０本の場合に液晶パネル駆
動用ＩＣの未結線端子が中央付近にあるために液晶パネ
ルの実装が困難であるという問題点を解決することを目
的とする。
【００１８】
【発明・考案の概要】この発明は入力端子と出力端子と
を有するラッチ回路と出力端子とを複数備え、前段の前
記ラッチ回路の出力が後段の入力となるように電気的に
従属接続させて、各段の出力を前記複数の出力端子にそ
れぞれ接続したデータ転送回路と、このデータ転送回路
の複数の出力端子に接続され、かつこのデータ転送回路
の複数出力端子に対応した出力端子を有し、前記データ
転送回路の複数の出力端子から入力されたデータに応じ
てその出力端子から所定の電位レベルを出力する出力レ
ベル選択回路と、 前記データ転送回路の初段のラ
ッチ回路の入力端子に電気的に接続されるデータ入力端
子とを有する駆動回路において、前記データ入力端子に
電気的に接続された第１の入力端子と、前記初段のラッ
チ回路の入力端子が電気的に接続された出力端子と、第
２の入力端子とを有し、この第２の入力端子に入力され
る信号が第１のレベルの時前記第１の入力端子上の信号
をその出力端子に伝え、前記第２の入力端子に入力され
る信号が第２のレベルの時所定レベルの信号をその出力
端子に出力する第１の制御回路と、所定段の前記ラッチ
回路の出力に電気的に接続された第１の入力端子と、前
記データ入力端子に電気的に接続された第２の入力端子
と前記所定段の次段の前記ラッチ回路の入力端子に電気
的に接続された出力端子と、制御端子とを有し、この制
御端子に入力される信号が第１のレベルの時前記第１の
入力端子上の信号に応答した信号をその出力端子に与
え、前記制御端子に入力される信号が第２のレベルの時
前記第２の入力端子上の信号に応答した信号をその出力
端子に与える第２の制御回路と、前記第１の制御回路の
第２の入力端子と前記第２の制御回路の制御端子に電気
的に接続された制御信号入力端子とを有することを特徴
とする駆動回路にある。
を有するラッチ回路と出力端子とを複数備え、前段の前
記ラッチ回路の出力が後段の入力となるように電気的に
従属接続させて、各段の出力を前記複数の出力端子にそ
れぞれ接続したデータ転送回路と、このデータ転送回路
の複数の出力端子に接続され、かつこのデータ転送回路
の複数出力端子に対応した出力端子を有し、前記データ
転送回路の複数の出力端子から入力されたデータに応じ
てその出力端子から所定の電位レベルを出力する出力レ
ベル選択回路と、 前記データ転送回路の初段のラ
ッチ回路の入力端子に電気的に接続されるデータ入力端
子とを有する駆動回路において、前記データ入力端子に
電気的に接続された第１の入力端子と、前記初段のラッ
チ回路の入力端子が電気的に接続された出力端子と、第
２の入力端子とを有し、この第２の入力端子に入力され
る信号が第１のレベルの時前記第１の入力端子上の信号
をその出力端子に伝え、前記第２の入力端子に入力され
る信号が第２のレベルの時所定レベルの信号をその出力
端子に出力する第１の制御回路と、所定段の前記ラッチ
回路の出力に電気的に接続された第１の入力端子と、前
記データ入力端子に電気的に接続された第２の入力端子
と前記所定段の次段の前記ラッチ回路の入力端子に電気
的に接続された出力端子と、制御端子とを有し、この制
御端子に入力される信号が第１のレベルの時前記第１の
入力端子上の信号に応答した信号をその出力端子に与
え、前記制御端子に入力される信号が第２のレベルの時
前記第２の入力端子上の信号に応答した信号をその出力
端子に与える第２の制御回路と、前記第１の制御回路の
第２の入力端子と前記第２の制御回路の制御端子に電気
的に接続された制御信号入力端子とを有することを特徴
とする駆動回路にある。
【００１９】
【実施例】図１はこの発明の実施例であり、出力レベル
選択回路５１４と双方向シフトレジスター５３０から構
成されている。図１の回路図において図２と同一の部分
には同一の符号を付して説明は省略する。
選択回路５１４と双方向シフトレジスター５３０から構
成されている。図１の回路図において図２と同一の部分
には同一の符号を付して説明は省略する。
【００２０】図１の回路は液晶駆動用端子が１００本の
もので、双方向シフトレジスター５３０を前５０段と後
５０段に分けることを可能としている。この回路は第４
の信号入力端子（以下、ＭＯＤＥ端子と略す）５１５の
入力レベルが”Ｈ”のときに双方向シフトレジスターの
ＳＨＬ端子５０１が”Ｌ”のときは最初の１０段がスル
ーされ、”Ｈ”のときは最後の１０段がスルーされるよ
うに構成されている。このように構成された回路につい
て以下に図１を用いて説明する。まず、この回路では、
ＡＮＤ回路５１８、５２９がＩＯ端子５０２、５０８と
ＳＩＮＶ１０２、５３１との間に設けられると共に、制
御回路５３２が設けられたのが特徴である。ＡＮＤ回路
５１８、５２９の第２入力端子にはＭＯＤＥ端子５１５
に入力された信号をインバータ５１９で反転させた信号
が入力される。制御回路５３２は２つのＳＩＮＶ５２
１、５２２で構成される。ＳＩＮＶ５２１は１０段目の
ＤＦ／Ｆ１３９の出力を入力とし、ＳＩＮＶ５２２はＩ
Ｏ端子５０２からの信号をインバータ５２０で反転した
信号を入力する。ＳＩＮＶ５２１、５２２の出力は共通
に１１段目のＤＦ／Ｆ１４３に接続されるＳＩＮＶ１４
２の入力に接続される。ＳＩＮＶ５２１の制御端子はイ
ンバータ５１９を介してＭＯＤＥ端子５１５に、ＳＩＮ
Ｖ５２２の制御端子はＭＯＤＥ端子５１５に接続され
る。
もので、双方向シフトレジスター５３０を前５０段と後
５０段に分けることを可能としている。この回路は第４
の信号入力端子（以下、ＭＯＤＥ端子と略す）５１５の
入力レベルが”Ｈ”のときに双方向シフトレジスターの
ＳＨＬ端子５０１が”Ｌ”のときは最初の１０段がスル
ーされ、”Ｈ”のときは最後の１０段がスルーされるよ
うに構成されている。このように構成された回路につい
て以下に図１を用いて説明する。まず、この回路では、
ＡＮＤ回路５１８、５２９がＩＯ端子５０２、５０８と
ＳＩＮＶ１０２、５３１との間に設けられると共に、制
御回路５３２が設けられたのが特徴である。ＡＮＤ回路
５１８、５２９の第２入力端子にはＭＯＤＥ端子５１５
に入力された信号をインバータ５１９で反転させた信号
が入力される。制御回路５３２は２つのＳＩＮＶ５２
１、５２２で構成される。ＳＩＮＶ５２１は１０段目の
ＤＦ／Ｆ１３９の出力を入力とし、ＳＩＮＶ５２２はＩ
Ｏ端子５０２からの信号をインバータ５２０で反転した
信号を入力する。ＳＩＮＶ５２１、５２２の出力は共通
に１１段目のＤＦ／Ｆ１４３に接続されるＳＩＮＶ１４
２の入力に接続される。ＳＩＮＶ５２１の制御端子はイ
ンバータ５１９を介してＭＯＤＥ端子５１５に、ＳＩＮ
Ｖ５２２の制御端子はＭＯＤＥ端子５１５に接続され
る。
【００２１】尚、５０段目と５１段目との間に制御回路
５２３、５２５があるが、この回路構成は回路５０６、
５０７と同じである。これらの回路は全体を半分ずつ動
作させるため設けられたもので、全体を動作させるには
出力端子５１６、５１７を接続したら良い。
５２３、５２５があるが、この回路構成は回路５０６、
５０７と同じである。これらの回路は全体を半分ずつ動
作させるため設けられたもので、全体を動作させるには
出力端子５１６、５１７を接続したら良い。
【００２２】次にこの回路の動作について説明する。Ｍ
ＯＤＥ端子５１５が”Ｌ”のときはＡＮＤ素子５１８お
よび５２９の出力レベルはＩＯ端子５０２および５０８
からの入力信号によって決まるため、ＳＩＮＶ５２２お
よび５２７はハイインピーダンス状態となる。これゆ
え、図１の回路は図２の場合と同様の動作となり、ＳＨ
Ｌ端子５０１が”Ｌ”のときは第１のＩＯ端子５０２お
よび第３のＩＯ端子５１７より入力された信号がＣＰ端
子５０３の信号の立ち下がるたびに後へシフトしてゆき
第４のＩＯ端子５１６および第２のＩＯ端子５０８から
出力される。また、ＳＨＬ信号５０１が”Ｈ”のときは
ＩＯ端子５１６および５０８より入力された信号がＣＰ
端子５０３の信号の立ち下がるたびに左へシフトしてゆ
きＩＯ端子５０２および５１７から出力される。
ＯＤＥ端子５１５が”Ｌ”のときはＡＮＤ素子５１８お
よび５２９の出力レベルはＩＯ端子５０２および５０８
からの入力信号によって決まるため、ＳＩＮＶ５２２お
よび５２７はハイインピーダンス状態となる。これゆ
え、図１の回路は図２の場合と同様の動作となり、ＳＨ
Ｌ端子５０１が”Ｌ”のときは第１のＩＯ端子５０２お
よび第３のＩＯ端子５１７より入力された信号がＣＰ端
子５０３の信号の立ち下がるたびに後へシフトしてゆき
第４のＩＯ端子５１６および第２のＩＯ端子５０８から
出力される。また、ＳＨＬ信号５０１が”Ｈ”のときは
ＩＯ端子５１６および５０８より入力された信号がＣＰ
端子５０３の信号の立ち下がるたびに左へシフトしてゆ
きＩＯ端子５０２および５１７から出力される。
【００２３】ＭＯＤＥ端子５１５が”Ｈ”でＳＨＬ端子
５０１が”Ｌ”の場合、前半分はＩＯ端子５０２の入力
された信号によらずＡＮＤ素子５１８からの出力は”
Ｌ”に固定されているためにＳＩＮＶ１０２への入力
が”Ｌ”に固定される。また、ＩＯ端子５０２より入力
された信号はインバーター５２０により反転されＳＩＮ
Ｖ５２２に入力される。このときＳＩＮＶ５２１はＭＯ
ＤＥ端子５１５が”Ｈ”なのでハイインピーダンス状態
となり、ＳＩＮＶ５２２により反転された信号がＳＩＮ
Ｖ１４２に入力される。このときＳＨＬ端子５０１の入
力信号が”Ｌ”なのでＳＩＮＶ１４１はハイインピーダ
ンス状態となっている。このため、ＳＩＮＶ１４２によ
り反転された信号がＤＦ／Ｆ１４３のＤ端子に与えられ
ＣＰ端子５０３の信号が立ち下がるとＤＦ／Ｆ１４３に
読み込まれてＱ端子より出力される。Ｑ端子より出力さ
れた信号がインバーター１４４により反転されＳＩＮＶ
１４６と出力レベル選択回路５１４に入力されるＳＩＮ
Ｖ１４６に入力された信号は反転されてＤＦ／Ｆ１４７
のＤ端子に与えられる（インバーター１４４の出力はＳ
ＩＮＶ１３７にも入力されているがＳＨＬ端子５０１
が”Ｌ”の為に出力がハイインピーダンスとなり非動作
状態であり説明を省略した）。
５０１が”Ｌ”の場合、前半分はＩＯ端子５０２の入力
された信号によらずＡＮＤ素子５１８からの出力は”
Ｌ”に固定されているためにＳＩＮＶ１０２への入力
が”Ｌ”に固定される。また、ＩＯ端子５０２より入力
された信号はインバーター５２０により反転されＳＩＮ
Ｖ５２２に入力される。このときＳＩＮＶ５２１はＭＯ
ＤＥ端子５１５が”Ｈ”なのでハイインピーダンス状態
となり、ＳＩＮＶ５２２により反転された信号がＳＩＮ
Ｖ１４２に入力される。このときＳＨＬ端子５０１の入
力信号が”Ｌ”なのでＳＩＮＶ１４１はハイインピーダ
ンス状態となっている。このため、ＳＩＮＶ１４２によ
り反転された信号がＤＦ／Ｆ１４３のＤ端子に与えられ
ＣＰ端子５０３の信号が立ち下がるとＤＦ／Ｆ１４３に
読み込まれてＱ端子より出力される。Ｑ端子より出力さ
れた信号がインバーター１４４により反転されＳＩＮＶ
１４６と出力レベル選択回路５１４に入力されるＳＩＮ
Ｖ１４６に入力された信号は反転されてＤＦ／Ｆ１４７
のＤ端子に与えられる（インバーター１４４の出力はＳ
ＩＮＶ１３７にも入力されているがＳＨＬ端子５０１
が”Ｌ”の為に出力がハイインピーダンスとなり非動作
状態であり説明を省略した）。
【００２４】以下、ＣＰ端子５０３の信号が立ち下がる
たびに信号が後にシフトしてゆきＩＯ端子５１６から出
力される。また、後半分はＭＯＤＥ端子５１５が”Ｌ”
の場合と同ようにＩＯ端子５１７から入力された信号が
ＣＰ端子５０３の信号が立ち下がるたびに後にシフトし
てゆきＩＯ端子５０８から出力される。
たびに信号が後にシフトしてゆきＩＯ端子５１６から出
力される。また、後半分はＭＯＤＥ端子５１５が”Ｌ”
の場合と同ようにＩＯ端子５１７から入力された信号が
ＣＰ端子５０３の信号が立ち下がるたびに後にシフトし
てゆきＩＯ端子５０８から出力される。
【００２５】また、ＭＯＤＥ端子５１５が”Ｈ”でＳＨ
Ｌ端子５０１が”Ｈ”の場合は前半分はＭＯＤＥ端子５
１５が”Ｌ”の場合と同様にＩＯ端子５１６より入力さ
れた信号がＣＰ端子５０３の信号が立ち下がるたびに前
にシフトしてゆきＩＯ端子５０２から出力される。後半
分はＩＯ端子５０８から入力された信号によらずＡＮＤ
素子５２９からの出力は”Ｌ”に固定されているために
ＳＩＮＶ４９７への入力が”Ｌ”に固定される。また、
ＩＯ端子５０８より入力された信号はインバーター５２
８により反転されてＳＩＮＶ５２７に入力される。この
ときＳＩＮＶ５２６はＭＯＤＥ端子５１５からの入力信
号が”Ｈ”であるのでハイインピーダンス状態となって
おり、ＳＩＮＶ５２７により反転された信号がＳＩＮＶ
４５７に入力される。このときＳＨＬ端子５０１の入力
信号が”Ｈ”であるのでＳＩＮＶ４５８はハイインピー
ダンス状態となっており、ＳＩＮＶ４５７により反転さ
れた信号がＤＦ／Ｆ４５９のＤ端子に与えられＣＰ端子
５０３の信号が立ち下がるとＤＦ／Ｆ４５９に読み込ま
れてＱ端子より出力される。Ｑ端子より出力された信号
がインバーター４６０により反転されてＳＩＮＶ４５３
および出力レベル選択回路５１４に入力される、ＳＩＮ
Ｖ４５３に入力された信号は反転されてＤＦ／Ｆ４５５
のＤ端子に与えられる。
Ｌ端子５０１が”Ｈ”の場合は前半分はＭＯＤＥ端子５
１５が”Ｌ”の場合と同様にＩＯ端子５１６より入力さ
れた信号がＣＰ端子５０３の信号が立ち下がるたびに前
にシフトしてゆきＩＯ端子５０２から出力される。後半
分はＩＯ端子５０８から入力された信号によらずＡＮＤ
素子５２９からの出力は”Ｌ”に固定されているために
ＳＩＮＶ４９７への入力が”Ｌ”に固定される。また、
ＩＯ端子５０８より入力された信号はインバーター５２
８により反転されてＳＩＮＶ５２７に入力される。この
ときＳＩＮＶ５２６はＭＯＤＥ端子５１５からの入力信
号が”Ｈ”であるのでハイインピーダンス状態となって
おり、ＳＩＮＶ５２７により反転された信号がＳＩＮＶ
４５７に入力される。このときＳＨＬ端子５０１の入力
信号が”Ｈ”であるのでＳＩＮＶ４５８はハイインピー
ダンス状態となっており、ＳＩＮＶ４５７により反転さ
れた信号がＤＦ／Ｆ４５９のＤ端子に与えられＣＰ端子
５０３の信号が立ち下がるとＤＦ／Ｆ４５９に読み込ま
れてＱ端子より出力される。Ｑ端子より出力された信号
がインバーター４６０により反転されてＳＩＮＶ４５３
および出力レベル選択回路５１４に入力される、ＳＩＮ
Ｖ４５３に入力された信号は反転されてＤＦ／Ｆ４５５
のＤ端子に与えられる。
【００２６】以下、ＣＰ端子５０３の信号が立ち下がる
たびに信号が前にシフトしてゆきＩＯ端子５１７から出
力される（インバーター４６０の出力はＳＩＮＶ４６２
にも入力されているがＳＨＬ端子が”Ｈ”の為に出力が
ハイインピーダンスとなり非動作状態であり説明を省略
した）。
たびに信号が前にシフトしてゆきＩＯ端子５１７から出
力される（インバーター４６０の出力はＳＩＮＶ４６２
にも入力されているがＳＨＬ端子が”Ｈ”の為に出力が
ハイインピーダンスとなり非動作状態であり説明を省略
した）。
【００２７】このように、ＭＯＤＥ端子５１５の信号
が”Ｈ”のときにＳＨＬ端子５０１の信号が”Ｌ”だと
出力端子１〜１０の信号が未出力となりＳＨＬ端子の信
号が”Ｈ”のときには出力端子９１〜１００の信号が未
出力となることにより図４（ａ），（ｂ）に示すように
Ｘ側走査線本数４８０本の場合においても液晶パネルへ
の実装が容易な液晶駆動用回路が実現できる。
が”Ｈ”のときにＳＨＬ端子５０１の信号が”Ｌ”だと
出力端子１〜１０の信号が未出力となりＳＨＬ端子の信
号が”Ｈ”のときには出力端子９１〜１００の信号が未
出力となることにより図４（ａ），（ｂ）に示すように
Ｘ側走査線本数４８０本の場合においても液晶パネルへ
の実装が容易な液晶駆動用回路が実現できる。
【００２８】また、上記の液晶駆動回路の前記双方向シ
フトレジスターのシフト方向を決めるための回路５３１
をスリーステートインバーター２個を用いて構成したが
この回路を図５に示すように２入力ＡＮＤ回路２個と２
入力ＮＯＲ回路１個で構成し、上記駆動回路を構成する
ことも考えられる。
フトレジスターのシフト方向を決めるための回路５３１
をスリーステートインバーター２個を用いて構成したが
この回路を図５に示すように２入力ＡＮＤ回路２個と２
入力ＮＯＲ回路１個で構成し、上記駆動回路を構成する
ことも考えられる。
【００２９】また、１０本の出力端子をスルーするかど
うかを決定するための制御回路５３２をスリーステート
インバーター２個を用いて構成したがこの回路を図６に
示すように２入力ＡＮＤ回路２個と２入力ＮＯＲ回路１
個で構成し、上記駆動回路を構成することも考えられ
る。
うかを決定するための制御回路５３２をスリーステート
インバーター２個を用いて構成したがこの回路を図６に
示すように２入力ＡＮＤ回路２個と２入力ＮＯＲ回路１
個で構成し、上記駆動回路を構成することも考えられ
る。
【００３０】なお、上記の説明は液晶パネルのＸ側走査
線駆動用の出力端子が１００本で液晶パネルのＸ側走査
線本数が４００本または４８０本の場合であるが高精細
液晶用パネルとして液晶パネルのＤＯＴ数が１１２０×
７８０のものや１１２０×７６８のものがある。これら
のパネルのようにＸ側走査線本数が７８０本の場合でも
７６８本の場合でもＸ側走査線駆動用ＩＣが共用できる
様にするためには図７に示す様にＸ側走査線駆動用出力
端子が１３０本で出力端子の最初または最後の６本をス
ルーできる様にする回路が考えられる。この様に構成さ
れた図７の動作については図１の回路と出力端子数がち
がう事とスルーする出力端子数がちがう事および双方向
シフトレジスター６５３が前半分と後半分に分割されて
いない点を除いてまったく同じであるので説明を省略す
る。また、この図７の様に構成されたＸ側走査線駆動用
ＩＣと液晶パネルとの結線図を図８（ａ），（ｂ）およ
び図９（ａ），（ｂ）に示す。
線駆動用の出力端子が１００本で液晶パネルのＸ側走査
線本数が４００本または４８０本の場合であるが高精細
液晶用パネルとして液晶パネルのＤＯＴ数が１１２０×
７８０のものや１１２０×７６８のものがある。これら
のパネルのようにＸ側走査線本数が７８０本の場合でも
７６８本の場合でもＸ側走査線駆動用ＩＣが共用できる
様にするためには図７に示す様にＸ側走査線駆動用出力
端子が１３０本で出力端子の最初または最後の６本をス
ルーできる様にする回路が考えられる。この様に構成さ
れた図７の動作については図１の回路と出力端子数がち
がう事とスルーする出力端子数がちがう事および双方向
シフトレジスター６５３が前半分と後半分に分割されて
いない点を除いてまったく同じであるので説明を省略す
る。また、この図７の様に構成されたＸ側走査線駆動用
ＩＣと液晶パネルとの結線図を図８（ａ），（ｂ）およ
び図９（ａ），（ｂ）に示す。
【００３１】
【発明の効果】以上、詳細に説明してきたように所定本
の出力端子が未出力となることによりＸ側走査線本数が
４８０本の場合でも４００本の場合でもＸ側走査線駆動
用ＩＣが共用でき部材の在庫管理がしやすくなる。ま
た、現在液晶パネルの軽量化と薄型化のために液晶駆動
用ＩＣのパッケージとしてＴＡＢが注目されてきている
がＴＡＢの個片抜きの金型が共通化ができるのでコスト
ダウンがはかれる。また、シフトレジスターをスルーす
るかどうかを決定するための信号入力端子を２個もうけ
上記液晶駆動回路において上記第１の信号入力端子によ
って決定される信号のシフト方向に関係なく前側の所定
段および後側の所定段をスルーするかどうかを決定でき
る駆動回路も考えられるが該発明の駆動回路のように構
成した場合においても液晶パネルに実装する場合におい
て同様の効果かがえられるうえ駆動回路の端子数を減ら
すことができる。
の出力端子が未出力となることによりＸ側走査線本数が
４８０本の場合でも４００本の場合でもＸ側走査線駆動
用ＩＣが共用でき部材の在庫管理がしやすくなる。ま
た、現在液晶パネルの軽量化と薄型化のために液晶駆動
用ＩＣのパッケージとしてＴＡＢが注目されてきている
がＴＡＢの個片抜きの金型が共通化ができるのでコスト
ダウンがはかれる。また、シフトレジスターをスルーす
るかどうかを決定するための信号入力端子を２個もうけ
上記液晶駆動回路において上記第１の信号入力端子によ
って決定される信号のシフト方向に関係なく前側の所定
段および後側の所定段をスルーするかどうかを決定でき
る駆動回路も考えられるが該発明の駆動回路のように構
成した場合においても液晶パネルに実装する場合におい
て同様の効果かがえられるうえ駆動回路の端子数を減ら
すことができる。
【図１】本発明の実施例を示す図
【図２】従来の回路図
【図３】従来の回路と液晶パネルとの結線図
【図４】図１の回路と液晶パネルとの結線図
【図５】回路５３１の他の態様を示す図
【図６】回路５３２の他の態様を示す図
【図７】本発明の他の実施例を示す図
【図８】図７の回路と液晶パネルとの結線図
【図９】図７の回路と液晶パネルとの結線図
【図１０】樹来回路のタイムチャート
１０３、１０７、１１１、１３９、１４３、１４７、２
９９、３０３、４５５、４５９、４６３、４９５、４９
９ ＤＦ／Ｆ ５０１ ＳＨＬ端子 ５０２、５０８ ＩＯ端子 ５１４ 出力レベル選択回路 ５１５ 信号入力端子 ５１６，５１７ 出力端子 ５１８、５２９ ＡＮＤ回路 ５１９ インバータ ５２３、５２５、５３２ 制御回路 ５３０ 双方向シフトレジスター
９９、３０３、４５５、４５９、４６３、４９５、４９
９ ＤＦ／Ｆ ５０１ ＳＨＬ端子 ５０２、５０８ ＩＯ端子 ５１４ 出力レベル選択回路 ５１５ 信号入力端子 ５１６，５１７ 出力端子 ５１８、５２９ ＡＮＤ回路 ５１９ インバータ ５２３、５２５、５３２ 制御回路 ５３０ 双方向シフトレジスター
フロントページの続き (56)参考文献 特開 昭64−84298（ＪＰ，Ａ) 特開 昭61−292127（ＪＰ，Ａ) 特開 平４−168417（ＪＰ，Ａ) 特開 平３−255494（ＪＰ，Ａ) 特開 平１−251395（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580
Claims (5)
- 【請求項１】データ入力端子と、 データ出力端子と、 それぞれが入力及び出力を有するｎ個（ｎは2以上の自
然数）のラッチ回路を有し、第1番目の前記ラッチ回路
の入力は前記データ入力端子に接続され、第ｍ番目（ｍ
は2以上ｎ以下の自然数）の前記ラッチ回路の入力は第
ｍ−１番目の前記ラッチ回路の出力に接続され、第ｎ番
目の前記ラッチ回路の出力は前記データ出力端子に接続
されたデータ転送回路と、 複数の信号出力端子を有し、前記データ転送回路のｎ個
のラッチ回路の出力に接続され、該ｎ個のラッチ回路の
出力データに応じて前記信号出力端子から所定の電位レ
ベルを出力する出力レベル選択回路とを有する駆動回路
において、 制御信号を受取る制御端子と、 前記データ入力端子、前記制御端子及び前記第1番目の
ラッチ回路の入力に接続され、前記制御信号が第1レベ
ルの時、前記データ入力端子が受取った信号を前記第１
番目のラッチ回路の入力に伝え、前記制御信号が第２レ
ベルの時、所定レベルの信号を前記第1番目のラッチ回
路の入力に与える第1制御回路と、 第ｋ番目（ｋは2以上ｎ−１以下の自然数）の前記ラッ
チ回路の出力、第ｋ＋１番目の前記ラッチ回路の入力、
前記データ入力端子及び前記制御端子に接続され、前記
制御信号が前記第1レベルの時、前記第ｋ番目のラッチ
回路の出力信号を前記第ｋ＋１番目のラッチ回路の入力
に伝え、前記制御信号が前記第２レベルの時、前記デー
タ入力端子が受取った信号を前記第ｋ＋１番目のラッチ
回路の入力に与える第２制御回路とを有することを特徴
とする駆動回路。 - 【請求項２】中間データ入力端子と中間データ出力端子
を更に有し、第ｐ番目（ｐは2以上ｎ−１以下の自然
数）の前記ラッチ回路の出力が前記中間データ出力端子
に接続され、第ｐ＋１番目の前記ラッチ回路の入力が前
記中間データ入力端子に接続された請求項1記載の駆動
回路。 - 【請求項３】第１及び第２のデータ入出力端子と、 方向制御信号を受取る方向制御端子と、 それぞれが第1入力、第2入力及び出力を有し、方向制御
端子に接続され、方向制御信号が第1レベルの時、前記
第1入力からの信号を受取り、方向制御信号が第２レベ
ルの時、前記第２入力からの信号を受取るｎ個（ｎは2
以上の自然数）のラッチ回路を有し、第1番目の前記ラ
ッチ回路の第1入力は前記第1のデータ入出力端子に接続
され、該第1番目のラッチ回路の第２入力は第２番目の
前記ラッチ回路の出力に接続され、第ｍ番目（ｍは2以
上ｎ以下の自然数）の前記ラッチ回路の第1入力は第ｍ
−１番目の前記ラッチ回路の出力に接続され、該第ｍ番
目のラッチ回路の第２入力は第ｍ＋１番目の前記ラッチ
回路の出力に接続され、第ｎ番目の前記ラッチ回路の出
力は前記第2データ入出力端子に接続された双方向デー
タ転送回路と、 複数の信号出力端子を有し、前記データ転送回路のｎ個
のラッチ回路の出力に接続され、該ｎ個のラッチ回路の
出力データに応じて前記信号出力端子から所定の電位レ
ベルを出力する出力レベル選択回路とを有する駆動回路
において、 入力制御信号を受取る入力制御端子と、 前記第1のデータ入出力端子、前記入力制御端子、前記
方向制御端子及び前記第1番目のラッチ回路の第1入力及
び出力に接続され、前記方向制御信号が前記第２レベル
の時、前記第1番目のラッチ回路の出力信号を前記第1の
データ入出力端子に伝え、前記方向制御信号が前記第１
レベルで、前記入力制御信号が第3レベルの時、前記第1
のデータ入出力端子が受取った信号を前記第１番目のラ
ッチ回路の第1入力に伝え、前記方向制御信号が前記第
１レベルで、前記入力制御信号が第４レベルの時、所定
レベルの信号を前記第1番目のラッチ回路の第1入力に与
える第1制御回路と、 第ｋ番目（ｋは2以上ｎ−１以下の自然数）の前記ラッ
チ回路の出力、第ｋ＋１番目の前記ラッチ回路の第1入
力、前記第1のデータ入力端子及び前記入力制御端子に
接続され、前記入力制御信号が前記第３レベルの時、前
記第ｋ番目のラッチ回路の出力信号を前記第ｋ＋１番目
のラッチ回路の第1入力に伝え、前記入力制御信号が前
記第４レベルの時、前記第1のデータ入力端子が受取っ
た信号を前記第ｋ＋１番目のラッチ回路の第1の入力に
与える第２制御回路とを有することを特徴とする駆動回
路。 - 【請求項４】前記第２のデータ入出力端子、前記入力制
御端子、前記方向制御端子及び前記第ｎ番目のラッチ回
路の第２入力及び出力に接続され、前記方向制御信号が
前記第１レベルの時、前記第ｎ番目のラッチ回路の出力
信号を前記第２のデータ入出力端子に伝え、前記方向制
御信号が前記第２レベルで、前記入力制御信号が前記第
３レベルの時、前記第２のデータ入出力端子が受取った
信号を前記第ｎ番目のラッチ回路の第２入力に伝え、前
記方向制御信号が前記第２レベルで、前記入力制御信号
が前記第４レベルの時、前記所定レベルの信号を前記第
ｎ番目のラッチ回路の第２入力に与える第３制御回路
と、 第ｊ番目（ｊは2以上ｎ−１以下の自然数）の前記ラッ
チ回路の出力、第ｊ−１番目の前記ラッチ回路の第２入
力、前記第２のデータ入力端子及び前記入力制御端子に
接続され、前記入力制御信号が前記第３レベルの時、前
記第ｊ番目のラッチ回路の出力信号を前記第ｊ−１番目
のラッチ回路の第２入力に伝え、前記入力制御信号が前
記第４レベルの時、前記第２のデータ入力端子が受取っ
た信号を前記第ｊ−１番目のラッチ回路の第２の入力に
与える第４制御回路とをさらに有する請求項３記載の駆
動回路。 - 【請求項５】第３及び第４のデータ入出力端子と、第５
及び第６の制御回路を更に有し、第ｐ番目（ｐは2以上
ｎ−１以下の自然数）の前記ラッチ回路の出力及び第２
入力ならびに前記第３のデータ入出力端子が前記第５の
制御回路に接続され、第ｐ＋１番目の前記ラッチ回路の
第１入力及び出力ならびに前記第４のデータ入出力端子
が前記第６の制御回路に接続され、 前記第５の制御回路は、前記方向制御信号が前記第２レ
ベルの時、前記第ｐ番目のラッチ回路の出力信号を前記
第３の入出力端子に伝え、前記方向制御信号が前記第１
レベルの時、前記第３の入出力端子に与えられた信号を
前記第ｐ番目のラッチ回路の第２入力に伝え、 前記第6の制御回路は、前記方向制御信号が前記1レベル
の時、前記第ｐ＋１番目のラッチ回路の出力信号を前記
第４の入出力端子に伝え、前記方向制御信号が前記第２
レベルの時、前記第４の入出力端子に与えられた信号を
前記第ｐ＋１番目のラッチ回路の第１入力に伝える請求
項３または４記載の駆動回路。
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