JP2690083B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロツクにより制御される論理回路を持つ
た半導体集積回路に係り、特に高速化のためにクロツク
サイクルを短かくするのに好適なクロツクドライバー回
路に関する。 〔従来の技術〕 プロセツサやマイクロコンピユータ等の情報処理装置
では、内部で各種の演算を行なう論理回路をクロツクで
制御を行なつている。従つて、情報処理装置を半導体集
積回路装置で実現する場合、半導体集積回路装置の全
体、すなわちLSIチツプ全面にドライバーを用いてクロ
ツク信号を供給する必要がある。 クロツクにより制御される論理回路を持つた半導体集
積回路装置の第１の従来例「A 130 K−Gate CMOS Maint
rame Chip Set」ISSCC 87,PP86−87,1987を第２図に示
す。 第２図において、１は半導体集積回路装置、２はパツ
ド、３は入力バツフア回路、201〜203は初段クロツクバ
ツフア、211〜219は次段クロツクバツフア、221〜226は
クロツクで制御される論理回路ブロツクである。 パツド２に入力された外部のクロツク信号10は入力バ
ツフア回路３を介して、内部のクロツク信号11となる。
クロツク信号11は初段クロツクバツフア201〜203により
分配されたクロツク信号231〜233となり、次段クロツク
バツフア211〜219により更に細分配されたクロツク信号
241〜249となり、論理回路ブロツク221〜226を制御す
る。 本従来例では半導体集積回路装置の全体に存在するク
ロツクで制御される論理回路ブロツクを複数に分割し
て、分割した各論理回路ブロツク毎にクロツクバツフア
を設けてクロツクを供給することにより、各クロツクバ
ツフアが駆動する負荷を小さく出来るので、外部クロツ
ク信号から内部論理回路を制御するクロツク信号までの
遅延が小さくなる。 クロツクにより制御される論理回路を持つた半導体集
積回路装置の第２の従来例「A 15MIPS 32b Microproces
sor」ISSCC 87,PP26−27,1987を第３図に示す。 第３図において、第２図と同一符号は同一部分であ
る。４はクロツク内部バツフア、301はクロツクドライ
バー、311〜318はクロツクで制御される論理回路ブロツ
クである。 パツド２に入力された外部のクロツク信号10は入力バ
ツフア回路３を介して、内部のクロツク信号11となる。
クロツク信号11はクロツク内部バツフア回路４を介し
て、クロツク信号321となり、クロツクドライバ301によ
り半導体集積回路全体にネツト状にクロツク信号322を
供給し、論理回路ブロツク311〜318を制御する。 本従来例では半導体集積回路の全体に存在するクロツ
クで制御される論理回路ブロツク全てに１つのクロツク
ドライバーからクロツク信号を供給しているので、各論
理回路ブロツク間でのクロツク信号のずれ、すなわちス
キユーをなくすことが出来るので、各論理回路ブロツク
間での信号（データや情報）のやりとりでの誤動作をな
くせる。 〔発明が解決しようとする問題点〕 次に上記従来技術の問題点について記述する。 まず、第２図の第１の従来例について述べる。本従来
例では、半導体集積回路上の論理回路ブロツクを複数に
分割して、分割した各論理回路ブロツク毎にクロツクバ
ツフアを持つている。すなわち、第２図において、221
と226を制御するクロツク信号341と248は、内部のクロ
ツク信号11から前者は201,221のバツフアを介し、後者
は203,218のバツフアを介すように、論理回路ブロツク
を制御するクロツク信号は異なるバツフアにより供給さ
れるため、バツフアの駆動能力の差や駆動する負荷のバ
ラツキやバツフアを構成している素子の製造上のバラツ
キ等によるバツフアの遅延時間のバラツキが、クロツク
信号のスキユーとなつてしまうことが問題である。クロ
ツク信号にスキユーが生じると、各論理回路ブロツク間
での信号のやりとりで誤動作が生じる可能性がある。 次に第３図の第２の従来例について述べる。 本従来例では、半導体集積回路上の全ての論理回路ブ
ロツクを制御するクロツク信号を１つのクロツクドライ
バーで供給している。すなわち、第３図において、クロ
ツクドライバー301は半導体集積回路全体にネツト状に
布線した信号配線322及び、制御対象の311〜318によ
る、およそ200〜3000pFの負荷を駆動する必要がある。
従つて、クロツクドライバー301が駆動するときの遅延
時間が大きくなるという問題がある。また、クロツク信
号322の立ち上がりや立ち下がりの時間も長くなるた
め、322を受け動作する311〜318内の論理回路の貫通電
流が大きくなるという問題もある。一方、301の駆動能
力を大きくして、前記した問題を解決しようとしても、
200〜300pFの高負荷を高速に駆動させるとクロツクドラ
イバー301の周辺の電源線や接地線に大きなノイズが発
生してしまい、誤動作の原因となつてしまう。 本発明の目的は、クロツク信号により制御される論理
回路を持つた半導体集積回路装置内の、クロツク信号の
スキユーを小さくし、かつクロツク信号の遅延時間を小
さくし、立ち上がり、立ち下がり時間を短かくすること
である。 また、本発明の他の目的は、高速でかつ高周波まで対
応できるクロツクドライバー回路を提供することであ
る。 〔問題点を解決するための手段〕 上記目的は、半導体基板に分散配置され、制御用クロ
ック信号により動作制御される複数の論理回路（61〜6
8）と、入力クロック信号に基づいて上記複数の論理回
路の制御用クロック信号を形成するクロックドライバ回
路とを含んで半導体集積回路装置が構成されるとき、上
記クロックドライバ回路は、上記複数の論理回路を包囲
するように上記半導体基板の縁辺部に分散配置され、且
つ、上記複数の論理回路を共通の負荷として並列駆動可
能に入力端子及び出力端子がそれぞれ共通接続された複
数のバッファ回路（５）を含み、上記複数のバッファ回
路は、それぞれ、出力状態として、ハイレベル状態、ロ
ーレベル状態、又は高インピーダンス状態なる３態様を
とり得る３ステートインバータ（406）と、入力クロッ
ク信号の論理に応じて上記３ステートインバータの出力
端子がハイレベル状態又はローレベル状態とされること
で上記複数の論理回路の制御用クロック信号を形成する
第１動作モードと上記入力クロック信号の論理にかかわ
らず上記３ステートインバータの出力端子を高インピー
ダンス状態とする第２動作モードとに切り換え可能な制
御論理（401〜405）とを含むことにより、達成される。 〔作用〕 上記複数の論理回路においては、上記複数のバッファ
回路の出力端子が共通接続され状態で制御用クロック信
号が伝達され、それが上記複数の論理回路に共通に入力
されることにより、個々のバッファ回路における駆動能
力のばらつきや個々のバッファ回路から見た負荷条件の
違いを緩和して上記複数の論理回路での制御用クロック
のスキューを無くすことができる。また、３ステート制
御回路は診断時に前記３ステート回路の並列回路の中か
ら任意の３ステート回路の１つだけを動作状態とし、他
を高インピーダンス状態とすることにより、前記３ステ
ート回路の並列回路の任意の３ステート回路の１つの動
作を確認できるため、全ての３ステート回路の動作を確
認できる。従つて、半導体集積回路内のクロツクで制御
される論理回路全てのクロツク信号を供給する場合、前
記３ステート回路の並列回路で駆動できるため、前記３
ステート回路の並列回路を構成している１つの３ステー
ト回路の駆動する負荷は小さくなり、遅延時間を小さ
く、かちクロツク信号の立ち上がり、立ち下がり時間を
短かくできる。なおこの場合、前記３ステート回路の並
列回路を構成する３ステート回路を半導体集積回路装置
の周辺部に配置しているため、各３ステート回路がクロ
ツク信号を供給する際に発生する電源線や接地線のノイ
ズは半導体集積回路全体に分散し、論理回路の誤動作は
生じない。 以上のように、クロツクにより制御される論理回路を
持つたは半導体集積回路装置内の、クロツク信号のスキ
ユーを小さくし、かつ、クロツク信号の遅延時間を小さ
くし、立ち上がり、立ち下がり時間を短かくできるの
で、半導体集積回路装置でのクロツクによる誤動作を防
ぐためのマージンの時間が小さくなり、外部からのクロ
ツク信号の周波数を上げることができる。 〔実施例〕 以下、本発明の一実施例を第１図により説明する。 第１図において、１は半導体基板装置、２はパツド、
３は入力バツフア回路、４はクロツク内部バツフア回
路、５は診断回路内蔵の３ステートバツフア回路、61〜
68はクロツクで制御される論理回路ブロツクである。な
お第１図では、３ステートバツフア回路５の診断用の配
線等については略してあるが、この点については後述す
る。 パツド２に入力された外部のクロツク信号10は入力バ
ツフア回路３を介して、内部のクロツク信号11となる。
クロツク信号11は４を介して、半導体基板１の周辺に配
置された３ステートバツフア回路５の並列回路の入力
で、半導体基板１の周辺に布線されたクロツク信号12と
なる。３ステートバツフア回路５の並列回路は、診断時
に並列回路のうち任意の回路１つを動作状態とし、他を
インピーダンス状態とする３ステート制御回路を内蔵す
ることにより３ステートバツフア回路５の並列回路の任
意の１つの回路の動作を確認できるため、３ステートバ
ツフア回路５の全ての並列回路の動作を確認できる。従
つて、３ステートバツフア回路５の並列回路は、クロツ
ク信号12を受けて、縦横に布線された配線を介して論理
回路ブロック61〜68に制御用クロック信号13を供給する
が、この場合、３ステートバツフア回路５の並列回路を
全て動作状態にすることにより、制御用クロスク信号13
を確実に３ステートバツフア回路５の並列回路で並列駆
動できる。なお、本実施例のような診断回路内蔵の３ス
テートバツフア５ではなく、一般に用いられているバツ
フアで並列回路を構成した場合は、並列回路を構成する
バフフアの１つが正常動作して、他のバツフア全てが故
障していても、バツフアの並列回路としては正常動作す
る可能性があり、並列回路が必ずしも並列駆動すること
は限らない。 従つて３ステートバツフア回路５の１つが駆動する負
荷は小さくなるため３ステートバツフア回路５の並列回
路による遅延時間は小さい。また、制御用クロツク信号
13の立ち上がり、立ち下がり時間も短かくなり、制御用
クロツク信号13で制御される。論理回路ブロツク61〜68
の内部の論理回路の貫通電流も小さくなる。一方、論理
回路ブロツク61〜68では、同じ制御用クロツク信号13で
制御されるため、クロツク信号のスキユーはなく、論理
回路ブロツク61〜68間での信号のやりとりでの誤動作が
生じることはない。また、３ステートバツフア回路５の
並列回路を半導体基板１の周辺に配置することにより、
半導体基板１の内部に布線された制御用クロツク信号13
の配線及び、制御対象の論理回路ブロツク61〜68による
大きな負荷を駆動するときに生じる電源線や接地線のノ
イズも半導体基板１の周辺に分散するために、小さくな
り、論理回路ブロツク61〜68の中の論理回路が誤動作す
ることがなくなる。また、３ステートバツフア回路５の
並列回路を半導体基板１の周辺に配置することにより、
並列回路としての配線も半導体基板１の周辺を布線すれ
ば良く、かつ、半導体基板１の内部を全面布線するため
の制御用クロツク信号13のはしご状の布線も容易で、レ
イアウトを効率的に出来る。 本実施例では、以上述べてきた効果があり、高性能な
半導体集積回路装置を実現できる。 次に、診断回路内蔵の３ステートバツフアの詳細構成
について第４図により説明する。 第４図において、401,402はセツト機能付のＤタイプ
フリツプフロツプ（Ｄ−FF）、403,405はインバータ回
路、404は２入力NAND回路、406は３ステートインバータ
回路である。 セツト機能付のＤ−FFの一構成例を第５図に示し、第
６図にその状態図を示す。すなわち、セツト端子Ｓが
「１」の場合は、出力Ｑは「１」となる。そして、Ｓが
「０」で制御端子Ｔが「０」のときはＱは前の値を保持
するラツチとして働き、Ｓが「０」でＴ「１」のときは
データ端子Ｄの値をＱに出力する。 すなわち、第４図において、Ｄ−FF401,402は診断用
クロツク信号K1,K2で制御されたシフトレジスタを構成
し、診断用制御データ入力D_inの内容をシフトして診断
用制御データ出力D_outに出力する。診断信号Ｍが「０」
の場合は、２入力NAND回路404によりノード413は必ず
「１」となり、インバータ405で反転した信号414は
「０」で、３ステートインバータ406は動作状態とな
り、入力INの反転信号を出力OUTに出力する。また、イ
ンバータ403により反転した出力412は「１」となり、Ｄ
−FF401,402の端子Ｓへ入力するため、Ｄ−FF401,402の
端子Ｑである411、D_outを「１」にセツトする。一方、
信号Ｍが「１」の場合は２入力NAND404によりD_outの値
が「１」ならば３ステートインバータ406は高インピー
ダンス状態に、また「０」ならば動作状態になる。 以上より、診断回路内蔵の３ステートバツフアは、信
号D_in,K1,K2,Mにより動作状態と高インピーダンス状態
を実現できる。 次に、第４図の診断内蔵の３ステートバツフアで並列
回路を半導体集積回路上で実現するときの詳細構成につ
いて第７図により説明する。 第７図において、701〜703は診断内蔵の３ステートバ
ツフアで、３ステートバツフア回路701〜703端子のK1,K
2,M,IN,OUTは並列接続し、半導体集積回路での診断用ク
ロツクK1′,K2′，診断信号Ｍ′，診断内蔵の３ステー
トバツフアの並列回路の入出力であるクロツク信号12,1
3となる。また、３ステートバツフア回路701〜703のD_in
へ,D_outは半導体集積回路での診断用制御データＤが701
のD_in,701のD_outが702のD_inへ、702のD_outが703のD_inへ
と、並列回路を直列に接続している。すなわち、３ステ
ートバツフア回路701〜703の各D_inとD_outはクロツク信
号K1,K2で制御されたシフトレジスタであるため、全体
としてもＤの内容を診断用クロツク信号K1′,K2′で制
御されたシフトレジスタを構成している。 次に、第７図の構成の半導体集積回路上で実現した診
断回路内蔵の３ステートバツフアの並列回路の各診断回
路内蔵の３ステートバツフアの動作を確認する診断につ
いて、第８図を用いて説明する。 第８図は、第７図の各点のタイムチヤートである。 信号Ｍ′が「０」のときは、３ステートバツフア701
〜703は全と動作状態となる。また、３ステートバツフ
ア701〜703の内部のシフトレジスタにはデータ「１」が
書き込まれる。従つて、ライン13にはライン12の反転信
号が３ステートバツフア回路701〜703により並列駆動さ
れる。 次に信号Ｍ′を「１」とすると、３ステートバツフア
701〜703はD_outのデータによつて状態が決まるが、信号
Ｍ′が「０」のときにはデータが全て「１」となつてい
るため、３ステートバツフア701〜703は全て高インピー
ダンス状態となり、ライン13は不定となる。 次に、信号Ｄを「０」として、信号K1′を入力（K1′
を「０」から「１」として「０」とする信号）すると、
３ステートバツフア回路701の内部のシフトレジスタの
前段に「０」が書き込まれ、信号K2′を入力すると、３
ステートバツフア回路701の内部のシフトレジスタの後
段に「０」が書き込まれる。すなわち３ステートバツフ
ア回路701のD_outであるD₁が「０」となるため、３ステ
ートバツフア701が１つだけ動作状態となる。このと
き、ライン13はライン12を入力として３ステートバツフ
ア回路701だけが駆動することにより、12のデータを
「０」，「１」としたときに13のデータが12の反転であ
る「１」，「０」を示すことを確認すれば、３ステート
バツフア回路701の動作を確認することが出来る。 次に、信号K1′を入力する前に、Ｄを「１」として、
信号K1′と信号K2′とを入力すると、３ステートバツフ
ア回路701のシフトレジスタは再び「０」のデータを書
き込んで、３ステートバツフア回路701は高インピーダ
ンス状態となるが、信号D1のデータを入力していた３ス
テートバツフア回路702のシフトレジスタに「０」が書
き込まれるため、信号D2が「０」となり、次は、３ステ
ート回路702が動作状態となる、動作確認をすることが
出来る。 以下、信号K1′と信号K2′とを入力することにより、
動作状態となるステート回路が順々にシフトし、全ての
３ステート回路の動作を確認することが出来る。 以上、本構成の診断回路及び診断回路方式では、半導
体集積回路の診断信号Ｍ′だけで、全ての診断回路内蔵
の３ステートバツフアを動作状態にすることが出来るた
め、診断回路内蔵の３ステートバツフアをクロツクドラ
イバー回路として用いるときの制御が容易である。ま
た、診断時に、診断回路内蔵の３ステートバツフアの状
態を制御する信号を各診断内蔵の３ステートバツフアに
診断用クロツクK1′,K2′で順次シフト出来るので、動
作確認が容易となり、診断時間を短縮できる。 次に、本発明の他の実施例を第９図により説明する。 第９図において、第１図と同一筒号は同一部分、同一
動作を行なう。第９図において、第１図と異なる点は、
クロツク信号に制御される論理回路ブロツク9111〜918
が２相のクロツク信号921,922で制御される点で、これ
により、診断回路内蔵の２相クロツク発生３ステート回
路でクロツク供給回路を構成していることであり、第１
図の実施例と同様の動作及び効果となる。 次に、診断回路内蔵の２相のクロツク発生３ステート
回路の詳細構成について第10図により説明する。 第10図において、第４図と同一符号は同一部分、同一
動作を行なう。第10図において第４図と異なる点は、３
ステート２入力NOR回路1002,1003の入出力を交差接続
し、３ステート２入力NOR回路1002,1003のもう一方の入
力に、インバータ1001によるINの反転信号1011とINの相
補信号を接続したことで、３ステート２入力NOR回路100
2,1003が動作状態では、３ステート２入力NOR回路1002,
1003の出力であるC1,C2の両者が「１」となることはな
く、一方が「１」から「０」と変化した後に確実に他方
が「０」から「１」に変化する。ノンオーバーラツプ２
相クロツクを発生する。他の動作については、第４図と
同様の動作をする。 次に、第10図の診断内蔵の２相クロツク発生３ステー
ト回路で並列回路を半導体集積回路上で実現するときの
詳細構成について第11図により説明する。 第11図において、第７図と同一符号は同一部分、同一
動作を行なう、第11図において第７図と異なる点は、診
断回路内蔵の２相クロツク発生３ステート回路1101〜11
03の並列回路となつていること、２相のクロツク信号92
1,922に３ステートインバータ回路1106,1107で、1106,1
107職納憂騎シＣ,Cでデータを入力出来る構成とな
つている。すなわち、信号Ｍ′が「０」のときは、２入
力NAND回路1104により、出力ノード1111は「１」で、イ
ンバータ1105により反転出力1112は「０」となり、３ス
テートインバータ回路1106,1107は高インピーダンスと
なるが、信号Ｍ′が「１」のときは、２相クロツク制御
信号Ｎが「１」ならば、出力ノード1111は「０」，ノー
ド1112が「１」となり、３ステートインバータ回路110
6,1107は動作状態となり、Ｃ,Cの反転信号をライン
921,922に出力する。 診断回路内蔵の２相クロツク発生３ステート回路の並
列回路での個々の動作確認については、前述した実施例
と同様である。従つて、ここでは、２相クロツク921,92
2をＣ,Cで設定する方法について第12図を用いて説
明する。 第12図は、第11図の各点のタイムチヤートである。 Ｍ′が「０」のときは、３ステート回路1101〜1103は
全て動作状態となり、３ステートインバータ1106,1107
は高インピーダンス状態である。従つて、921,922はノ
ンオーバラツプの２相クロツク信号となり、３ステート
バツフア回路1101〜1103で並列駆動されている。 次に、信号Ｍ′を「１」とすると、３ステートバツフ
ア回路1101〜1103の３ステートバツフア回路は全て高イ
ンピーダンス状態となり、またＮが「０」ならば３ステ
ートインバータ回路1106,1107も高インピーダンス状態
で、921,922は不定となる。 次に、Ｎを「１」とすると３ステートインバータ回路
1106,1107が動作状態となり、921,922はＣ,Cの反転
信号となり、Ｃ,Cのデータにより、921,922に任意
のデータを実現できる。すなわち、第10図の診断回路内
蔵の２相クロツク発生３ステート回路では実現できない
クロツクの状態（例えば921と922が共に「１」とはなら
ない）に設定することが出来るため、921,922により制
御される論理回路の動作確認をするのが容易となる。 〔発明の効果〕 本発明によれば、半導体集積回路装置内のクロツク信
号で制御される論理回路全てを診断回路を内蔵した３ス
テート回路の並列回路の出力でクロツク信号を供給する
ので、クロツク信号のスキユーをなくすことができ、か
つ、クロツク信号の遅延時間を小さくし、立ち上がり、
立ち下がり時間を短かくすることができる。従つて、半
導体集積回路装置でのクロツク信号による誤動作を防ぐ
ためのマージンの時間が小さくなり、外部からのクロツ
ク信号の周波数を上げることができる。

【図面の簡単な説明】 第１図は本発明の一実施例の全体図、第２図及び第３図
は従来例を示す図、第４図，第５図及び第７図は第１図
内の詳細構成図、第６図は第５図の状態を示す図、第８
図は第７図の動作を説明するタイムチヤート、第９図は
本発明の他の実施例の全体図、第10図及び第11図は第９
図内の詳細構成図、第12図は第11図の動作を説明するタ
イムチヤートである。 ５……診断機構付３ステートバツフア回路、61〜68……
論理回路ブロツク。

Claims (1)

1. (57)【特許請求の範囲】 １．半導体基板に分散配置され、制御用クロック信号に
   より動作制御される複数の論理回路と、 入力クロック信号に基づいて上記複数の論理回路の制御
   用クロック信号を形成するクロックドライバ回路とを含
   み、 上記クロックドライバ回路は、 上記複数の論理回路を包囲するように上記半導体基板の
   縁辺部に分散配置され、且つ、上記複数の論理回路を共
   通の負荷として並列駆動可能に入力端子及び出力端子が
   それぞれ共通接続された複数のバッファ回路を含み、 上記複数のバッファ回路は、それぞれ、 出力状態として、ハイレベル状態、ローレベル状態、又
   は高インピーダンス状態なる３態様をとり得る３ステー
   トインバータと、 上記入力クロック信号の論理に応じて上記３ステートイ
   ンバータの出力端子がハイレベル状態又はローレベル状
   態とされることで上記複数の論理回路の制御用クロック
   信号を形成する第１動作モードと、上記入力クロック信
   号の論理にかかわらず、上記３ステートインバータの出
   力端子を高インピーダンス状態とする第２動作モードと
   に切り換え可能な制御論理と、 を含んで成ることを特徴とする半導体集積回路装置。