JPH09245494A - カスケード動作用半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 イネーブルチェン方式のカスケード接続動作
におけるノイズの影響を低減させる。 【解決手段】 機能ブロック２１は、複数段のデバイス
２２Ａ，２２Ｂ，…，２２Ｎがカスケード接続される。
各デバイスは複数のカスケード入力端子２３ｉ１，２３
ｉ２，２３ｉ３を有し、前段のカスケード出力端子２３
ｏ１，２３ｏ２，２３ｏ３からの出力を、カスケード接
続ライン２３ｓ１，２３ｓ２，２３ｓ３を介してそれぞ
れ入力する。クロック入力端子２３ｃは共通接続され、
シフトクッロク信号ＣＬＫが与えられる。第１段目のカ
スケード入力端子には、スタートパルスが３つに分けた
入力信号ＤＩ１，ＤＩ２，ＤＩ３として与えられる。３
つのカスケード入力は多数決回路に与えられ、１つのカ
スケード接続ラインにノイズが影響しても、信頼性の高
い動作を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のデバイスが
カスケード接続されて全体として所定の論理動作を行う
カスケード動作用半導体集積回路に関する。

【０００２】

【従来の技術】従来から、複数の半導体集積回路をカス
ケード接続して全体として１つの論理機能を果すように
動作させる技術は、たとえばドットマトリクスタイプの
液晶表示装置などの駆動用に広く用いられている。液晶
表示装置のドライブ用の半導体集積回路（以下「ＩＣ」
と略称することもある）についての先行技術は、たとえ
ば特公平５−４９９９０などに開示されている。この先
行技術の従来技術についての説明では、複数個の半導体
集積回路によるデバイスをカスケード接続し、コントロ
ーラから初段のデバイスにスタートパルスを与え、クロ
ック信号に従ってデバイス内でスタートパルスを順次的
にシフトしながら、デバイス内のシフトレジスタの段数
だけ遅延した出力を導出させ、１つのデバイスの出力を
次のデバイスにスタートパルスとして与えて、デバイス
間でも順次的な動作を起こさせるイネーブルチェン方式
による構成が開示されている。

【０００３】カスケード接続の基本的な方式としては、
イネーブルチェン方式とともに、デバイス内にカウンタ
回路を備え、カウンタ回路の計数によってスタートパル
ス位置の制御を行う内部カウンタ方式も用いられてい
る。たとえば２段目のカウンタ回路が時間経過を計数し
て１段目のデバイスのシフト動作終了のタイミングを図
り、２段目の集積回路のシフト動作を開始する方式であ
る。内部カウンタ方式では、各デバイスにそれぞれカウ
ンタ回路が内蔵されるため、半導体集積回路としての規
模が大きくなり、消費電力も増大する。またカウンタ回
路の計数によって、そのデバイスのシフト動作開始と終
了とを行うためには、そのデバイスがカスケードの何段
目に接続されているかの動作順を設定する必要もあり、
その設定のための入力端子も必要となる。このため、内
部カウント方式よりもイネーブルチェン方式の方が回路
構成が簡単となり、低消費電力が達成される。

【０００４】図９は、消費電力が少なく動作順の設定が
不要な長所を有するイネーブルチェン方式のカスケード
接続についての基本的構成を示す。カスケード接続によ
って形成される機能ブロック１には、複数段のＩＣであ
るデバイス２Ａ，２Ｂ，…，２Ｎ（以下、各デバイスを
総称するときは参照符「２」で示す）が含まれる。デバ
イス２には、シフトクロックＣＬＫ入力端子３ｃ、カス
ケード入力端子３ｉおよびカスケード出力端子３ｏがそ
れぞれ設けられている。複数段のデバイス２Ａ，２Ｂ，
…，２Ｎの段間は、前段のカスケード出力端子３ｏと次
段のカスケード入力端子３ｉとがカスケード接続ライン
３ｓによって接続され、各段のクロック入力端子３ｃは
共通接続される。最前段のデバイス２Ａのカスケード入
力端子３ｉには、外部からスタートパルス信号がカスケ
ード入力ＤＩとして与えられる。共通接続されたクロッ
ク入力端子３ｃには、外部からシフトクロックＣＬＫ信
号が与えられる。

【０００５】図１０は、図９の機能ブロック１内のデバ
イス２単体の内部構成を示す。デバイス２内には、入力
回路４、出力回路５および内部回路６が含まれる。入力
回路４内には、ＤＩ入力バッファ７およびＣＬＫ入力バ
ッファ８が含まれる。出力回路５内にはＤＯ出力バッフ
ァ９が含まれる。内部回路６内には、Ｎ段のフリップフ
ロップ１１〜１Ｎが含まれる。ＤＩ入力バッファ７およ
びＣＬＫ入力バッファ８からは、出力信号ＤＯ’および
ＣＬＫ’がそれぞれ内部回路６内の最前段のフリップフ
ロップ１１に与えられる。最終段のフリップフロップ１
Ｎからの出力Ｑ’はＤＯ出力バッファ９の入力側に与え
られる。

【０００６】図１１は、図１０の内部回路６の構成を示
す。各フリップフロップ１１〜１Ｎは、Ｄフリップフロ
ップとして構成され、クロック入力ＣＫは互いに共通に
接続されてＣＬＫ’信号が与えられる。２段目のフリッ
プフロップ１２のデータ入力Ｄには、前段の第１段目の
フリップフロップ１１の出力Ｑからの信号Ｑ１’が与え
られる。第３段目のフリップフロップ１３も同様に前段
の第２段のフリップフロップ１２の出力信号Ｑ２’がデ
ータ入力Ｄに与えられ、出力Ｑ３’が次段のデータ入力
となる。このようにしてカスケード接続された第１段の
フリップフロップ１１のデータ入力Ｄには、ＤＩ入力バ
ッファ７からの出力信号ＤＯ’信号が入力される。最終
段のフリップフロップ１Ｎの出力ＱからはＤＱ’信号が
導出される。

【０００７】図１２、図１３および図１４は、図１０の
ＤＩ入力バッファ７、ＣＬＫ入力バッファ８およびＤＯ
出力バッファ９の内部構成をそれぞれ示す。各バッファ
７，８，９は、２段のインバータ７ａ，７ｂ；８ａ，８
ｂ；９ａ，９ｂをそれぞれ有し、入力される信号ＤＩ，
ＣＬＫ，ＤＱ’と同一極性の出力信号ＤＯ’，ＣＬ
Ｋ’，ＤＯをそれぞれ導出する。

【０００８】図１５は、図１０に示すデバイス２の基本
的な動作タイミングを示す。図１０のクロック入力端子
３ｃに図１５（ａ）に示すようなシフトクロックＣＬＫ
信号が与えられ、図１０のカスケード入力端子３ｉに図
１５（ｂ）に示すスタートパルスＤＩが与えられる場合
を想定する。各フリップフロップ１１〜１Ｎはシフトク
ロックＣＬＫの立上がり時点でデータ入力を取込むの
で、図１５（ｃ），（ｄ），（ｅ）に示す１段目の出力
Ｑ１’、２段目の出力Ｑ２’および最終段の出力ＤＯ
は、それぞれ１シフトクロックＣＬＫ周期ずつずれて順
次的に導出される。最終段の出力信号ＤＯは、カスケー
ド接続された次のデバイス２のカスケード入力端子３ｉ
に与えられ、そのデバイス２内のフリップフロップ１１
〜１Ｎで同様にシフトされ、さらに次段のデバイス２に
対するスタートパルスを導出する。

【０００９】

【発明が解決しようとする課題】図９に示すようなカス
ケード接続は、一方ではＩＣの外部端子数が限られてお
り、他方ではドットマトリクス型表示装置の構成の変更
に柔軟に対応可能とする必要もあるために、複数のデバ
イス２を使用して行われる。近年大規模な集積回路を高
速で動作させるために、電源電圧を従来の論理ＩＣで標
準的であった５Ｖ系から３Ｖ系に移行させる傾向があ
る。このような低電圧化によって、あらゆる用途の電子
機器の低消費電力化にも貢献することができる。しか
し、電源電圧が低くなると、ノイズによるトラブルが発
生しやすくなる。種々の電子機器におけるノイズ発生の
事情は論理回路の電源電圧が低電圧化されても大きな変
化はなく、「ノイズと回路電圧との相対的レベル」とい
う視点で考えてみると、ノイズの影響はむしろ増大し、
低消費電力化によってノイズマージンが低下してノイズ
トラブルが起こるリスクが増大する。ノイズマージンの
低下は、論理回路への入力電圧の“Ｈｉｇｈ”および
“Ｌｏｗ”電圧が低下することによる。そのため、今後
は低電圧化に伴う信頼性面の向上に向けた取り組みが必
須となる。

【００１０】図９に示すような機能ブロック１において
は、カスケード信号ライン３ｓにノイズが混入すると、
誤動作し、システム全体に悪影響を及ぼすおそれがあ
る。前述のように、イネーブルチェン方式のカスケード
接続では、カウンタ方式よりも回路構成が簡単で低消費
電力という利点があるけれども、カスケード信号ライン
３ｓ自身にノイズが混入するだけで複数のデバイス２に
影響を与えてしまうという問題がある。各段のデバイス
２は、前段のデバイス２からのカスケード出力信号に基
づいて動作するけれども、真のカスケード出力信号であ
るかノイズであるかを判断することができないからであ
る。一方、ノイズ発生を抑える対策は、ノイズの原因を
特定すること自体がかなり難しく、解析面においてかな
りの時間と労力を必要とする。また現状以上に充分な対
策を施そうとすると、電子機器の製造コストが上昇す
る。

【００１１】本発明の目的は、イネーブルチェン方式に
よるカスケード接続の際にノイズの影響を受けにくく
し、動作の信頼性を高めることが可能なカスケード動作
用半導体集積回路を提供することである。

【００１２】

【課題を解決するための手段】本発明は、各段のカスケ
ード接続用入力端子に前段のカスケード接続用出力端子
を接続するイネーブルチェン方式で、入力回路および出
力回路を介して入力端子および出力端子にそれぞれ接続
される各段の内部回路が順次的な動作を行うように、カ
スケード接続されるカスケード接続用半導体集積回路に
おいて、カスケード接続用に、複数の入力端子および出
力端子を備え、信号ラインを前記複数本使用して統計処
理を伴うカスケード接続が可能であることを特徴とする
カスケード動作用半導体集積回路である。本発明に従え
ば、イネーブルチェン方式でカスケード接続されるカス
ケード動作用半導体集積回路は、複数の入力端子および
出力端子をカスケード接続用に備える。複数段のカスケ
ード接続用半導体集積回路を、前段のカスケード出力端
子とカスケード入力端子とをそれぞれ複数の信号線で接
続することが可能であるので、統計処理によってノイズ
による誤動作の影響を軽減し、信頼性の高い動作を実現
することができる。

【００１３】また本発明で前記複数は３以上の奇数であ
り、前記入力回路には、その複数の前記入力端子に与え
られる信号の論理値を前記統計処理として多数決で判定
し、判定結果を内部回路に与える多数決回路が含まれる
ことを特徴とする。本発明に従えば、カスケード接続を
３以上の奇数の信号線で行い、入力回路には多数決回路
を含むので、部分的にノイズの影響を受ける信号線があ
っても全体として多数決によってノイズの影響を排除
し、信頼性の高い動作を行うことができる。

【００１４】また本発明で前記内部回路は、シフトレジ
スタ回路を含むことを特徴とする。本発明に従えば、内
部回路にはシフトレジスタを含むので、スタートパルス
などにノイズが混入すると誤動作しやすく、その影響は
重大となる。複数のカスケード接続線を用いてノイズに
よる誤動作の影響を低減することができるので、シフト
レジスタ回路を確実に適正なタイミングで動作させるこ
とができる。

【００１５】また本発明は、前記入力回路と前記出力回
路とへの電力供給用配線ラインは、電気的に分離するよ
うに形成されていることを特徴とする。本発明に従え
ば、半導体集積回路内の入力回路と出力回路とは電力供
給用配線ラインが電気的に分離するように形成されてい
るので、電力供給用配線ラインを通じる電気的結合がな
く、カスケード入力信号が内部回路を通さずに外部にカ
スケード出力信号として導出されてしまうようなトラブ
ルを防ぐことができる。

【００１６】

【発明の実施の形態】図１は、本発明の実施の一形態に
よるイネーブルチェン方式のカスケード接続の基本的構
成を示す。機能ブロック２１は、図９に示す従来の機能
ブロック１と同様に、複数のＩＣ化されたデバイス２２
Ａ，２２Ｂ，…，２２Ｎによって構成されている。なお
各デバイス２２Ａ，２２Ｂ，…，２２Ｎは、参照符「２
２」を用いて総称する。各デバイス２２は、シフトクロ
ック入力ＣＬＫ、カスケード入力ＤＩｉおよびカスケー
ド出力ＤＯｉを有する。ここでは、ｉ＝１，２，３であ
る場合について説明する。複数のデバイス２２Ａ，２２
Ｂ，…，２２Ｎは、前段のカスケード出力ＤＯ１，ＤＯ
２，ＤＯ３が導出される出力端子２３ｏ１，２３ｏ２，
２３ｏ３と、カスケード入力ＤＩ１，ＤＩ２，ＤＩ３が
それぞれ接続されるカスケード入力端子２３ｉ１，２３
ｉ２，２３ｉ３との間を、カスケード接続ライン２３ｓ
１，２３ｓ２，２３ｓ３によってそれぞれ接続し、クロ
ック入力端子２３ｃは共通接続する。第１段目のデバイ
ス２２Ａのカスケード入力ＤＩ１，ＤＩ２，ＤＩ３に接
続されるカスケード入力端子２３ｉ１，２３ｉ２，２３
ｉ３には、外部からスタートパルス信号が供給される。

【００１７】図２は、図１のデバイス２２の内部構成を
示す。カスケード動作用半導体集積回路であるデバイス
２２には、入力回路２４、出力回路２５および内部回路
２６が含まれる。入力回路２４内にはＤｉ入力バッファ
２７およびＣＬＫ入力バッファ２８が含まれ、出力回路
２５内にはＤＯ出力バッファ２９が含まれる。さらに入
力回路２４内には、多数決回路３０が設けられる。ＣＬ
Ｋ入力バッファ２８の構成および動作は、図１３に示す
従来のＣＬＫ入力バッファ８と基本的に同等であり、２
段のインバータを含んで入力されるシフトクロックＣＬ
Ｋ信号と同一極性の出力信号ＣＬＫ’を、内部回路２６
にシフトクロックとして与える。

【００１８】図３は、図２のＤＩ入力バッファ２７およ
び多数決回路３０の構成を示す。ＤＩ入力バッファ２７
は３つのカスケード入力端子２３ｉ１，２３ｉ２，２３
ｉ３にそれぞれ接続され、スタートパルスであるＤＩ
１，ＤＩ２，ＤＩ３の信号がそれぞれ与えられる。各ス
タートパルス信号ＤＩ１，ＤＩ２，ＤＩ３は、２段のイ
ンバータ２７ａ１，２７ｂ１；２７ａ２，２７ｂ２；２
７ａ３，２７ｂ３によって緩衝増幅され、出力信号ＤＯ
１’，ＤＯ２’，ＤＯ３’をそれぞれ多数決回路３０に
与える。多数決回路３０内には、３入力ＯＲゲート４
０、３つの２入力ＡＮＤゲート４１，４２，４３が含ま
れる。３入力ＯＲゲート４０の３つの入力には、３つの
２入力ＡＮＤゲート４１，４２，４３の出力がそれぞれ
接続される。２入力ＡＮＤゲート４１の一対の入力に
は、ＤＩ入力バッファ２７のインバータ２７ｂ１，２７
ｂ２の出力が接続される。同様に２入力ＡＮＤゲート４
２，４３の入力には、ＤＩ入力バッファ２７のインバー
タ２７ｂ２，２７ｂ３；２７ｂ３，２７ｂ１の出力がそ
れぞれ接続される。

【００１９】図４は、図３の多数決回路３０の動作の真
理値表を示す。カスケード入力ＤＩ１，ＤＩ２，ＤＩ３
のうちの２つが論理値が１である“Ｈｉｇｈ”レベルで
あれば、その組合わせが入力される２入力ＡＮＤゲート
４１，４２，４３の出力も論理値１である“Ｈｉｇｈ”
レベルとなり、３入力ＯＲゲート４０のうちの入力の１
つは論理値１となる。この結果他の入力が論理値０の
“Ｌｏｗ”レベルであっても、多数決回路３０の出力デ
ータであるＤＯ’は論理値１となる。逆に入力データＤ
Ｉ１，ＤＩ２，ＤＩ３のうちの２つ以上が論理値０の
“Ｌｏｗ”レベルであれば、出力データＤＯ’は論理値
０となる。すなわち、図３に示す多数決回路３０は、３
入力のうちの多数である２以上の入力の論理値に従って
出力データＤＯ’が 変化し、多数決に従う論理出力が
得られる。

【００２０】図５は、図２の出力回路２９の構成を示
す。内部回路２６からの出力信号ＤＯ’は、３つのイン
バータ２９ａ１，２９ａ２，２９ａ３に同時に入力さ
れ、各出力はさらにインバータ２９ｂ１，２９ｂ２，２
９ｂ３にそれぞれ入力されて、３つのカスケード出力端
子２３ｏ１，２３ｏ２，２３ｏ３からカスケード出力Ｄ
Ｏ１，ＤＯ２，ＤＯ３としてそれぞれ導出される。すな
わち、１つの入力信号ＤＯ’を３つに分けて外部に対し
てカスケード出力ＤＯ１，ＤＯ２，ＤＯ３として導出す
る。

【００２１】図６は、図１に示す機能ブロック２１内で
のカスケード動作状態を示す。図６（ｅ）に示すよう
に、デバイスＡのカスケード出力ＤＯ１，ＤＯ２，ＤＯ
３がカスケード接続ライン２３ｓ１，２３ｓ２，２３ｓ
３を介して次の段のデバイスＤのカスケード入力ＤＩ
１，ＤＩ２，ＤＩ３にそれぞれ接続されている場合を想
定する。図６（ａ），（ｂ），（ｃ）に示すように、時
刻ｔ１で発生する本来の信号は３つのカスケード入力Ｄ
Ｉ１，ＤＩ２，ＤＩ３に同じタイミングで入力され、デ
バイスＢ内部での出力ＤＯ’が得られる。図６（ａ）に
示すように、時刻ｔ２でカスケード入力ＤＩ１だけにノ
イズ信号が加わるとしても、図６（ｂ）および（ｃ）に
示す他のカスケード入力ＤＩ２，ＤＩ３にはノイズ信号
が現れなければ、デバイス内部での出力信号ＤＯ’は変
化しない。

【００２２】以上説明した実施形態では、３本のカスケ
ード接続ライン２３ｓ１，２３ｓ２，２３ｓ３を用い、
多数決回路３０で３つのうち２以上の多数決で入力論理
値を決定しているけれども、５以上の奇数のカスケード
接続ラインを用いることもできる。

【００２３】図７は、本発明の実施の他の形態に含まれ
る多数決回路５０の構成を示す。５入力ＯＲゲート６０
の５つの入力には５つの３入力ＡＮＤゲート６１〜６５
の出力がそれぞれ接続される。各３入力ＡＮＤゲート６
１〜６５の３つの入力は、それぞれカスケード入力ＤＯ
１’，ＤＯ２’，ＤＯ３’，ＤＯ４’およびＤＯ５’の
うちの３つに接続されている。本実施形態では、５つの
入力のうちの３以上の多数決で出力ＤＯ’の論理値が決
定される。

【００２４】図８は、デバイス２２として形成される半
導体チップ７０の表面における部分的な回路配置を示
す。半導体チップ７０には、ワイヤボンディングなどに
よって電源供給用の外部端子と接続するＶＤＤパッド７
１が設けられる。ＶＤＤパッド７１からは、斜線を施し
て示す複数の電源ライン７２〜７４がそれぞれ独立に接
続される。ＶＤＤパッド７１は、たとえば３Ｖや５Ｖの
電源の正電圧端子に接続される。ＧＮＤパッド７５は、
外部の接続端子を介して電源の接地ＧＮＤパッド７５に
は、斜線を施して示す複数の接地ライン７６〜７８がそ
れぞれ接続される。電源ライン７２と接地ライン７６と
の間には入力回路２４、電源ライン７３と接地ライン７
７との間には出力回路２５および電源ライン７４と接地
ライン７８との間には内部回路２６がそれぞれ接続され
ていると、電源供給ラインを介する電気的な結合による
誤動作を防ぐことができる。特に多数決回路３０，５０
を含む場合は、少数のカスケード入力がノイズの影響を
受けても、多数決回路３０，５０によってノイズの影響
を除去することができるので、信頼性の高い出力を得る
ことができる。ノイズの影響の除去は、カスケード接続
ラインの本数増加に従って容易になる。カスケード接続
ラインの本数を増加する際には、多数決回路の取扱う入
力数も対応して増加させる。多数決を確実に決定するた
めには、カスケード接続ラインの本数は奇数であること
が好ましい。偶数であると、同数の場合の取扱いを予め
決めておく必要がある。また多数決回路によらず、複数
の入力の平均などの他の統計処理によってノイズの影響
を低減させることもできる。

【００２５】なお、複数のカスケード接続ラインは、図
１に示すような機能ブロック２１を構成する際に、可能
な限り相互に離れた位置となるように配置することが好
ましい。電子機器内で発生するノイズは、ノイズ源から
の距離によってカスケード接続ラインに発生するノイズ
の大きさが異なってくる。本発明の各実施形態でも、過
半数のカスケード接続ラインに論理値として反転するよ
うな強いノイズが発生しているときには、誤動作を防ぐ
ことはできないけれども、少数のカスケード接続ライン
に影響を与える程度の弱いノイズに対しては誤動作の防
止が可能である。カスケード接続ラインが単独である従
来の構成では、そのカスケード接続ラインにノイズが影
響すれば、必ず誤動作を生じてしまうのに対し、本発明
の各実施形態では、ノイズの影響による誤動作の発生す
る確率を低減することができる。図６では、“Ｌｏｗ”
レベルの信号中に“Ｈｉｇｈ”レベルのノイズ信号が混
入する場合を示しているけれども、“Ｈｉｇｈ”レベル
の信号がノイズの影響で“Ｌｏｗ”レベルになる場合も
あり得る。たとえば“Ｈｉｇｈ”レベルの信号を導出し
ている信号ラインに逆位相でノイズが影響する場合であ
る。電子機器内で負電源の中耐圧系の回路がスタートパ
ルス伝送信号線の近くにある場合などでは、−１０Ｖ以
下の信号線の影響を受けて、たとえば５Ｖの“Ｈｉｇ
ｈ”レベルの信号でも０Ｖ以下に低下する可能性があ
る。図１の実施形態によれば、図４の真理値表に従っ
て、論理値０の“Ｌｏｗ”レベルについても多数決で出
力を得ることができる。

【００２６】

【発明の効果】以上のように本発明によれば、複数段の
半導体集積回路間のカスケード接続を、複数のカスケー
ド接続用信号線を用いて行うので、ノイズなどの影響を
受けにくく信頼性の高い動作を実現することができる。

【００２７】また本発明によれば、カスケード接続を３
以上の奇数の信号線を介して行い、カスケード入力信号
を多数決回路を介して内部回路に入力するので、カスケ
ード接続用の信号の一部にノイズが混入しても内部回路
に与える信号にはノイズの影響を除去することができ、
信頼性の高い動作を実現することができる。

【００２８】また本発明によれば、内部回路に含まれる
シフトレジスタをノイズの影響を受けくい信頼性の高い
状態で動作させることができる。

【００２９】また本発明によれば、入力回路と出力回路
との電力供給用配線ラインを介する結合を低減し、ノイ
ズによる誤動作の可能性を少なくすることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるカスケード接続の
基本的構成を示すブロック図である。

【図２】図１でカスケード接続される１つのデバイス２
２の内部構成を示すブロック図である。

【図３】図２のＤＩ入力バッファ２７および多数決回路
３０の内部構成を示す論理回路図である。

【図４】図３の多数決回路３０の動作真理値を示す図表
である。

【図５】図２のＤＯ出力バッファ２９の構成を示す論理
回路図である。

【図６】図１のカスケード接続回路の動作を示すタイム
チャートである。

【図７】本発明の実施の他の形態における多数決回路５
０の構成を示す論理回路図である。

【図８】本発明の実施のさらに他の形態としての半導体
チップ７０上の部分的な回路配置図である。

【図９】従来からのイネーブルチェン方式のカスケード
接続の基本的構成を示すブロック図である。

【図１０】カスケード接続される１つのデバイス２の内
部構成を示すブロック図である。

【図１１】図１０の内部回路６の構成を示す論理回路図
である。

【図１２】図１０のＤＩ入力バッファ７の内部構成を示
す論理回路図である。

【図１３】図１０のＣＬＫ入力バッファ８の内部構成を
示す論理回路図である。

【図１４】図１０のＤＯ出力バッファ９の内部構成を示
す論理回路図である。

【図１５】図１１の内部回路６の動作を示すタイムチャ
ートである。

【符号の説明】 ２１ 機能ブロック ２２，２２Ａ，２２Ｂ，…，２２Ｎ デバイス ２３ｃ クロック入力端子 ２３ｉ１，２３ｉ２，２３ｉ３ カスケード入力端子 ２３ｏ１，２３ｏ２，２３ｏ３ カスケード出力端子 ２３ｓ１，２３ｓ２，２３ｓ３ カスケード接続ライン ２４ 入力回路 ２５ 出力回路 ２６ 内部回路 ２７ ＤＩ入力バッファ ２８ ＣＬＫ入力バッファ ２９ ＤＯ出力バッファ ３０，５０ 多数決回路 ３１〜３Ｎ フリップフロップ ４０ ３入力ＯＲゲート ４１，４２，４３ ２入力ＡＮＤゲート ６０ ５入力ＯＲゲート ６１〜６５ ３入力ＡＮＤゲート ７１ ＶＤＤパッド ７２〜７４ 電源ライン ７５ ＧＮＤパッド ７６〜７８ 接地ライン

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各段のカスケード接続用入力端子に前段
   のカスケード接続用出力端子を接続するイネーブルチェ
   ン方式で、入力回路および出力回路を介して入力端子お
   よび出力端子にそれぞれ接続される各段の内部回路が順
   次的な動作を行うように、カスケード接続されるカスケ
   ード接続用半導体集積回路において、 カスケード接続用に、複数の入力端子および出力端子を
   備え、信号ラインを前記複数本使用して統計処理を伴う
   カスケード接続が可能であることを特徴とするカスケー
   ド動作用半導体集積回路。
2. 【請求項２】 前記複数は３以上の奇数であり、前記入
   力回路には、その複数の前記入力端子に与えられる信号
   の論理値を前記統計処理として多数決で判定し、判定結
   果を内部回路に与える多数決回路が含まれることを特徴
   とする請求項１記載のカスケード動作用半導体集積回
   路。
3. 【請求項３】 前記内部回路は、シフトレジスタ回路を
   含むことを特徴とする請求項１または２記載のカスケー
   ド動作用半導体集積回路。
4. 【請求項４】 前記入力回路と前記出力回路とへの電力
   供給用配線ラインは、電気的に分離するように形成され
   ていることを特徴とする請求項１〜３のいずれかに記載
   のカスケード動作用半導体集積回路。