JPH073750B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH073750B2
JPH073750B2 JP58220318A JP22031883A JPH073750B2 JP H073750 B2 JPH073750 B2 JP H073750B2 JP 58220318 A JP58220318 A JP 58220318A JP 22031883 A JP22031883 A JP 22031883A JP H073750 B2 JPH073750 B2 JP H073750B2
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JP
Japan
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holding means
clock
buffer
integrated circuit
semiconductor integrated
Prior art date
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JP58220318A
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卓 山崎
友和 河野
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Seiko Epson Corp
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Seiko Epson Corp
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

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Description

【発明の詳細な説明】 〔技術分野〕 本発明は直列接続した多数の保持手段であるフリップフ
ロップ(FF)を有するIC(半導体集積回路)に関し、特
にICチップ内でのシフトレジスタ用転送クロック発生回
路に関する。前記ICの例としては、液晶表示体ドライブ
用IC,螢光表示体ドライブ用ICやサーマルヘッドドライ
ブIC等があげられる。これらのICは1チップ内に20〜80
個程度のFFが直列接続されたシストレジスタを有してお
り、更に機器として必要な出力数に応じてこれらのICチ
ップは第1図に示すように複数個直列接続(通常カスケ
ード接続と呼ばれる)されて用いられる。
〔従来技術〕
シフトレジスタを有するICにおいては、従来より第2図
に示したように転送クロック入力CLIは3でバッファさ
れ、シフトレジスタを構成する全フリップフロップFF
〜nに接続される。一例として8ドット/mmでB4版サイ
ズのラインをプリントするためのサーマルヘッドでは、
1チップ内に32ビット(n=32)のレジスタを有するIC
が、第1図のように64個(i=64)カスケード接続して
用いられている。また640×200ドットの液晶表示パネル
モジュールでは1チップ内に64ビットのレジスタを有す
るICが10又は20個カスケード接続して用いられている。
これらのモジュールにおいては、シリアルデータを数MH
zという高速で転送することが要求される。
第3図は第2図の回路図のタイムチャートである。以下
に従来ICにおける欠点を第1〜3図を用いて説明する。
シリアルデータを高速で転送しようとした時、CLIBのCL
I入力に対する遅れ時間間t1や、FF自体の遅れ時間t2
できるだけ小さく抑える必要がある。更にICチップがカ
スケード接続されている時は、FF最終段の出力Qnが次段
のICの初段FFのデータ入力(DIB)に達するまでの遅れ
時間t3も小さく抑える必要がある。
従来のICにおいては転送クロック用バッファ3がシフト
レジスタを構成する全FFを駆動しているため、FFの段数
が多いとそれに比例してバッファ3の負荷が増しt1が大
きくなってしまう。第1図のようにカスケード接続れた
モジュールの転送速度はtd1=(t1+t2+t3)で制限さ
れるため、ICチップ内のFFの段数が多いとt1が大きく悪
影響を与え、カスケード接続でのシリアルデータの高速
転送が困難となる。
バッファ3の能力を大きくすることはt1を小さくするこ
とに効果はあるが、単純にバッファ能力を上げることは
比例してチップ面積増大をもたらすので望ましい方法で
はない。更に、バッファ3の能力を増すと比例してCLI
端子のゲート容量=入力容量が増えてしまう。SCLを駆
動するドライバーは100Ω近いインピーダンスを持つた
めICチップの入力容量が20PF程度のものを50個カスケー
ド接続するとSCL自体の遅れ時間が100n secにもなって
しまうため、この点からもバッファ3の能力はむやみに
大きくは出来ない。
〔目 的〕
本発明の目的は多段のシフトレジスタを有するICをカス
ケード接続したモジュールにおいて、高速のデータ転送
を可能にするところにある。より詳しく言えば、従来例
で述べたようにカスケード接続したモジュールの転送速
度を制限する遅れ時間td1=(t1+t2+t3)のうち、バ
ッファ3の能力を大きくすることなく、t1の項を小さく
することによってデータの転送速度の高速化をはかると
ころにある。
〔概 要〕
本発明の半導体集積回路は、クロック入力端子を有し、
かつ前記クロック入力端子に供給されたクロックに応じ
てデータを保持する保持手段を備え、第1段目の前記保
持手段へ入力されたデータが順次最終段の前記保持手段
へ移動するように複数の前記保持手段が接続された半導
体集積回路において、第1のクロックバッファと第2の
クロックバッファを有し、前記第1のクロックバッファ
は複数の前記保持手段のうち少なくとも最終段を含む第
1部分の保持手段の前記クロック入力端子にクロック発
生源からのクロックを供給し、かつ前記第2のクロック
バッファは複数の前記保持手段のうち前記第1部分とは
異なる第2部分の保持手段の前記クロック入力端子に前
記クロック発生源からの前記クロックを供給することを
特徴とする。
さらに、本発明の半導体集積回路は、前記第1部分を構
成する前記保持手段の数が前記第2部分を構成する前記
保持手段の数より少ないことを特徴とする。
さらに、本発明の半導体集積回路は、前記第1部分が最
終段のみの前記保持手段から構成されていることを特徴
とする。
〔実施例〕
本発明の一実施例であるICの回路図を第4図に示す。こ
の実施例においては、最終段のフリップFFnのみを駆動
する転送クロック用バッファ7と、それ以外のフリップ
フロップFF1〜FF(n−1)を駆動する転送クロック用
バッファ6とを別々に設けている。
第5図は第4図の回路図のタイムチャートである。CLIB
1のCLI入力に対する遅れ時間t5は従来例と同様でt1にほ
ぼ等しい。一方バッファ7の負荷はバッファ6の負荷よ
りかなり小さいため、CLIB2のCLI入力に対する遅れ時間
t4はt5にくらべて無視し得るほど小さい。それゆえQ1
n−1のCLI入力に対する遅れ時間はt1≒t5であるか
ら、従来例と同様にt1+t2であるが、QnのCLI入力に対
する遅れは従来例と異なりt4+t2となる。
よってICチップをカスケード接続したモジュールでの転
送速度を制限する遅れ時間td2はt4+t2+t3となり、td2
にt1が影響を与えないことになる。t5は最終段を除くす
べての保持手段全てを駆動するクロックの遅延時間を含
んでいるが、t4は最終段のみを駆動するクロックの遅延
時間であるため、t4<<(t5≒t1)となり、td2では従
来例のtd1におけるt1の占める時間をほとんど考慮にい
れなくて良い。このため、データ転送の高速化が可能と
なる。バッファ7は最終段のFFのみを駆動するだけなの
で能力は小さくて済み、ICへの作り込みも容易である。
なお上述の実施例においては、第1バッファとなるバッ
ファ7で駆動する第1部分の保持手段のFFは最終段のも
の1段としたが、これは本発明の1つの形態で、第1部
分の保持手段は複数個あっても良い。これは、バッファ
が2系列で構成されることにより、少なくとも最終段を
含む第1部分の保持手段の数は従来よりも少なくなるこ
とから、第1バッファの負荷は従来のバッファ3よりも
低減されt4<t1となるからである。よって、第1部分を
少なくとも最終段を含む複数個から構成した場合にも、
従来に比べデータ転送の高速化を図ることができる。
さらに、第1部分を構成する前記保持手段の数を、前記
第2部分を構成する前記保持手段の数より少なくするこ
とにより、第1バッファの負荷は従来のバッファ3の負
荷の半分以下となるので、大幅にデータ転送の速度を低
減することができる。この構成のうち、最も転送速度の
低減を図ったものが実施例である。
よって、最終段を含む第1部分の保持手段の数は、保持
手段を構成するビット数、パターン上の都合等から決定
することが出来る。また、第2部分の保持手段を駆動す
る第2バッファをさらにいくつかのバッファに分けても
構わない。
〔効 果〕
以上述べていたとうり、本発明によってICチップをカス
ケード接続したモジュールにおいてシリアルデータ転送
の高速化が容易に出来るようになった。今後各種表示パ
ネルの大容量化や、プリント時間の短縮化に対してモジ
ュールの高速化が不可欠の状況において本発明はすぐれ
た効果を有するものである。
【図面の簡単な説明】
第1図はICチップを複数個カスケード接続してシリアル
データの転送を行なうことを示した図である。第2図は
従来のシリアルデータ転送用ICの回路図、第3図はその
タイムチャートである。 第4図は本発明のシリアルデータ転送用ICの回路図の具
体例、第5図はそのタイムチャートである。 1……シフトレジスタ内蔵のICチップ 2……フリップフロップ 3,4,5,6,7……バッファ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】クロック入力端子を有し、かつ前記クロッ
    ク入力端子に供給されたクロックに応じてデータを保持
    する保持手段を備え、第1段目の前記保持手段へ入力さ
    れたデータが順次最終段の前記保持手段へ移動するよう
    に複数の前記保持手段が接続された半導体集積回路にお
    いて、 第1のクロックバッファと第2のクロックバッファを有
    し、 前記第1のクロックバッファは複数の前記保持手段のう
    ち少なくとも最終段を含む第1部分の保持手段の前記ク
    ロック入力端子にクロック発生源からのクロックを供給
    し、かつ前記第2のクロックバッファは複数の前記保持
    手段のうち前記第1部分とは異なる第2部分の保持手段
    の前記クロック入力端子に前記クロック発生源からの前
    記クロックを供給することを特徴とする半導体集積回
    路。
  2. 【請求項2】前記第1部分を構成する前記保持手段の数
    が前記第2部分を構成する前記保持手段の数より少ない
    ことを特徴とする特許請求の範囲第1項記載の半導体集
    積回路。
  3. 【請求項3】前記第1部分が最終段のみの前記保持手段
    から構成されていることを特徴とする特許請求の範囲第
    1項記載の半導体集積回路。
JP58220318A 1983-11-22 1983-11-22 半導体集積回路 Expired - Lifetime JPH073750B2 (ja)

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JPS60113398A JPS60113398A (ja) 1985-06-19
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