JPH073750B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH073750B2 JPH073750B2 JP58220318A JP22031883A JPH073750B2 JP H073750 B2 JPH073750 B2 JP H073750B2 JP 58220318 A JP58220318 A JP 58220318A JP 22031883 A JP22031883 A JP 22031883A JP H073750 B2 JPH073750 B2 JP H073750B2
- Authority
- JP
- Japan
- Prior art keywords
- holding means
- clock
- buffer
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は直列接続した多数の保持手段であるフリップフ
ロップ（FF）を有するIC（半導体集積回路）に関し、特
にICチップ内でのシフトレジスタ用転送クロック発生回
路に関する。前記ICの例としては、液晶表示体ドライブ
用IC,螢光表示体ドライブ用ICやサーマルヘッドドライ
ブIC等があげられる。これらのICは１チップ内に20〜80
個程度のFFが直列接続されたシストレジスタを有してお
り、更に機器として必要な出力数に応じてこれらのICチ
ップは第１図に示すように複数個直列接続（通常カスケ
ード接続と呼ばれる）されて用いられる。
ロップ（FF）を有するIC（半導体集積回路）に関し、特
にICチップ内でのシフトレジスタ用転送クロック発生回
路に関する。前記ICの例としては、液晶表示体ドライブ
用IC,螢光表示体ドライブ用ICやサーマルヘッドドライ
ブIC等があげられる。これらのICは１チップ内に20〜80
個程度のFFが直列接続されたシストレジスタを有してお
り、更に機器として必要な出力数に応じてこれらのICチ
ップは第１図に示すように複数個直列接続（通常カスケ
ード接続と呼ばれる）されて用いられる。
シフトレジスタを有するICにおいては、従来より第２図
に示したように転送クロック入力CLIは３でバッファさ
れ、シフトレジスタを構成する全フリップフロップFF１
〜ｎに接続される。一例として８ドット/mmでB4版サイ
ズのラインをプリントするためのサーマルヘッドでは、
１チップ内に32ビット（ｎ＝32）のレジスタを有するIC
が、第１図のように64個（ｉ＝64）カスケード接続して
用いられている。また640×200ドットの液晶表示パネル
モジュールでは１チップ内に64ビットのレジスタを有す
るICが10又は20個カスケード接続して用いられている。
これらのモジュールにおいては、シリアルデータを数MH
zという高速で転送することが要求される。
に示したように転送クロック入力CLIは３でバッファさ
れ、シフトレジスタを構成する全フリップフロップFF１
〜ｎに接続される。一例として８ドット/mmでB4版サイ
ズのラインをプリントするためのサーマルヘッドでは、
１チップ内に32ビット（ｎ＝32）のレジスタを有するIC
が、第１図のように64個（ｉ＝64）カスケード接続して
用いられている。また640×200ドットの液晶表示パネル
モジュールでは１チップ内に64ビットのレジスタを有す
るICが10又は20個カスケード接続して用いられている。
これらのモジュールにおいては、シリアルデータを数MH
zという高速で転送することが要求される。
第３図は第２図の回路図のタイムチャートである。以下
に従来ICにおける欠点を第１〜３図を用いて説明する。
に従来ICにおける欠点を第１〜３図を用いて説明する。
シリアルデータを高速で転送しようとした時、CLIBのCL
I入力に対する遅れ時間間t1や、FF自体の遅れ時間t2を
できるだけ小さく抑える必要がある。更にICチップがカ
スケード接続されている時は、FF最終段の出力Qnが次段
のICの初段FFのデータ入力（DIB）に達するまでの遅れ
時間t3も小さく抑える必要がある。
I入力に対する遅れ時間間t1や、FF自体の遅れ時間t2を
できるだけ小さく抑える必要がある。更にICチップがカ
スケード接続されている時は、FF最終段の出力Qnが次段
のICの初段FFのデータ入力（DIB）に達するまでの遅れ
時間t3も小さく抑える必要がある。
従来のICにおいては転送クロック用バッファ３がシフト
レジスタを構成する全FFを駆動しているため、FFの段数
が多いとそれに比例してバッファ３の負荷が増しt1が大
きくなってしまう。第１図のようにカスケード接続れた
モジュールの転送速度はtd1＝（t1＋t2＋t3）で制限さ
れるため、ICチップ内のFFの段数が多いとt1が大きく悪
影響を与え、カスケード接続でのシリアルデータの高速
転送が困難となる。
レジスタを構成する全FFを駆動しているため、FFの段数
が多いとそれに比例してバッファ３の負荷が増しt1が大
きくなってしまう。第１図のようにカスケード接続れた
モジュールの転送速度はtd1＝（t1＋t2＋t3）で制限さ
れるため、ICチップ内のFFの段数が多いとt1が大きく悪
影響を与え、カスケード接続でのシリアルデータの高速
転送が困難となる。
バッファ３の能力を大きくすることはt1を小さくするこ
とに効果はあるが、単純にバッファ能力を上げることは
比例してチップ面積増大をもたらすので望ましい方法で
はない。更に、バッファ３の能力を増すと比例してCLI
端子のゲート容量＝入力容量が増えてしまう。SCLを駆
動するドライバーは100Ω近いインピーダンスを持つた
めICチップの入力容量が20PF程度のものを50個カスケー
ド接続するとSCL自体の遅れ時間が100n secにもなって
しまうため、この点からもバッファ３の能力はむやみに
大きくは出来ない。
とに効果はあるが、単純にバッファ能力を上げることは
比例してチップ面積増大をもたらすので望ましい方法で
はない。更に、バッファ３の能力を増すと比例してCLI
端子のゲート容量＝入力容量が増えてしまう。SCLを駆
動するドライバーは100Ω近いインピーダンスを持つた
めICチップの入力容量が20PF程度のものを50個カスケー
ド接続するとSCL自体の遅れ時間が100n secにもなって
しまうため、この点からもバッファ３の能力はむやみに
大きくは出来ない。
本発明の目的は多段のシフトレジスタを有するICをカス
ケード接続したモジュールにおいて、高速のデータ転送
を可能にするところにある。より詳しく言えば、従来例
で述べたようにカスケード接続したモジュールの転送速
度を制限する遅れ時間td1＝（t1＋t2＋t3）のうち、バ
ッファ３の能力を大きくすることなく、t1の項を小さく
することによってデータの転送速度の高速化をはかると
ころにある。
ケード接続したモジュールにおいて、高速のデータ転送
を可能にするところにある。より詳しく言えば、従来例
で述べたようにカスケード接続したモジュールの転送速
度を制限する遅れ時間td1＝（t1＋t2＋t3）のうち、バ
ッファ３の能力を大きくすることなく、t1の項を小さく
することによってデータの転送速度の高速化をはかると
ころにある。
本発明の半導体集積回路は、クロック入力端子を有し、
かつ前記クロック入力端子に供給されたクロックに応じ
てデータを保持する保持手段を備え、第１段目の前記保
持手段へ入力されたデータが順次最終段の前記保持手段
へ移動するように複数の前記保持手段が接続された半導
体集積回路において、第１のクロックバッファと第２の
クロックバッファを有し、前記第１のクロックバッファ
は複数の前記保持手段のうち少なくとも最終段を含む第
１部分の保持手段の前記クロック入力端子にクロック発
生源からのクロックを供給し、かつ前記第２のクロック
バッファは複数の前記保持手段のうち前記第１部分とは
異なる第２部分の保持手段の前記クロック入力端子に前
記クロック発生源からの前記クロックを供給することを
特徴とする。
かつ前記クロック入力端子に供給されたクロックに応じ
てデータを保持する保持手段を備え、第１段目の前記保
持手段へ入力されたデータが順次最終段の前記保持手段
へ移動するように複数の前記保持手段が接続された半導
体集積回路において、第１のクロックバッファと第２の
クロックバッファを有し、前記第１のクロックバッファ
は複数の前記保持手段のうち少なくとも最終段を含む第
１部分の保持手段の前記クロック入力端子にクロック発
生源からのクロックを供給し、かつ前記第２のクロック
バッファは複数の前記保持手段のうち前記第１部分とは
異なる第２部分の保持手段の前記クロック入力端子に前
記クロック発生源からの前記クロックを供給することを
特徴とする。
さらに、本発明の半導体集積回路は、前記第１部分を構
成する前記保持手段の数が前記第２部分を構成する前記
保持手段の数より少ないことを特徴とする。
成する前記保持手段の数が前記第２部分を構成する前記
保持手段の数より少ないことを特徴とする。
さらに、本発明の半導体集積回路は、前記第１部分が最
終段のみの前記保持手段から構成されていることを特徴
とする。
終段のみの前記保持手段から構成されていることを特徴
とする。
本発明の一実施例であるICの回路図を第４図に示す。こ
の実施例においては、最終段のフリップFFnのみを駆動
する転送クロック用バッファ７と、それ以外のフリップ
フロップFF1〜FF（ｎ−１）を駆動する転送クロック用
バッファ６とを別々に設けている。
の実施例においては、最終段のフリップFFnのみを駆動
する転送クロック用バッファ７と、それ以外のフリップ
フロップFF1〜FF（ｎ−１）を駆動する転送クロック用
バッファ６とを別々に設けている。
第５図は第４図の回路図のタイムチャートである。CLIB
1のCLI入力に対する遅れ時間t5は従来例と同様でt1にほ
ぼ等しい。一方バッファ７の負荷はバッファ６の負荷よ
りかなり小さいため、CLIB2のCLI入力に対する遅れ時間
t4はt5にくらべて無視し得るほど小さい。それゆえQ1〜
Ｑｎ−１のCLI入力に対する遅れ時間はt1≒t5であるか
ら、従来例と同様にt1＋t2であるが、QnのCLI入力に対
する遅れは従来例と異なりt4＋t2となる。
1のCLI入力に対する遅れ時間t5は従来例と同様でt1にほ
ぼ等しい。一方バッファ７の負荷はバッファ６の負荷よ
りかなり小さいため、CLIB2のCLI入力に対する遅れ時間
t4はt5にくらべて無視し得るほど小さい。それゆえQ1〜
Ｑｎ−１のCLI入力に対する遅れ時間はt1≒t5であるか
ら、従来例と同様にt1＋t2であるが、QnのCLI入力に対
する遅れは従来例と異なりt4＋t2となる。
よってICチップをカスケード接続したモジュールでの転
送速度を制限する遅れ時間td2はt4＋t2＋t3となり、td2
にt1が影響を与えないことになる。t5は最終段を除くす
べての保持手段全てを駆動するクロックの遅延時間を含
んでいるが、t4は最終段のみを駆動するクロックの遅延
時間であるため、t4＜＜（t5≒t1）となり、td2では従
来例のtd1におけるt1の占める時間をほとんど考慮にい
れなくて良い。このため、データ転送の高速化が可能と
なる。バッファ７は最終段のFFのみを駆動するだけなの
で能力は小さくて済み、ICへの作り込みも容易である。
なお上述の実施例においては、第１バッファとなるバッ
ファ７で駆動する第１部分の保持手段のFFは最終段のも
の１段としたが、これは本発明の１つの形態で、第１部
分の保持手段は複数個あっても良い。これは、バッファ
が２系列で構成されることにより、少なくとも最終段を
含む第１部分の保持手段の数は従来よりも少なくなるこ
とから、第１バッファの負荷は従来のバッファ３よりも
低減されt4＜t1となるからである。よって、第１部分を
少なくとも最終段を含む複数個から構成した場合にも、
従来に比べデータ転送の高速化を図ることができる。
送速度を制限する遅れ時間td2はt4＋t2＋t3となり、td2
にt1が影響を与えないことになる。t5は最終段を除くす
べての保持手段全てを駆動するクロックの遅延時間を含
んでいるが、t4は最終段のみを駆動するクロックの遅延
時間であるため、t4＜＜（t5≒t1）となり、td2では従
来例のtd1におけるt1の占める時間をほとんど考慮にい
れなくて良い。このため、データ転送の高速化が可能と
なる。バッファ７は最終段のFFのみを駆動するだけなの
で能力は小さくて済み、ICへの作り込みも容易である。
なお上述の実施例においては、第１バッファとなるバッ
ファ７で駆動する第１部分の保持手段のFFは最終段のも
の１段としたが、これは本発明の１つの形態で、第１部
分の保持手段は複数個あっても良い。これは、バッファ
が２系列で構成されることにより、少なくとも最終段を
含む第１部分の保持手段の数は従来よりも少なくなるこ
とから、第１バッファの負荷は従来のバッファ３よりも
低減されt4＜t1となるからである。よって、第１部分を
少なくとも最終段を含む複数個から構成した場合にも、
従来に比べデータ転送の高速化を図ることができる。
さらに、第１部分を構成する前記保持手段の数を、前記
第２部分を構成する前記保持手段の数より少なくするこ
とにより、第１バッファの負荷は従来のバッファ３の負
荷の半分以下となるので、大幅にデータ転送の速度を低
減することができる。この構成のうち、最も転送速度の
低減を図ったものが実施例である。
第２部分を構成する前記保持手段の数より少なくするこ
とにより、第１バッファの負荷は従来のバッファ３の負
荷の半分以下となるので、大幅にデータ転送の速度を低
減することができる。この構成のうち、最も転送速度の
低減を図ったものが実施例である。
よって、最終段を含む第１部分の保持手段の数は、保持
手段を構成するビット数、パターン上の都合等から決定
することが出来る。また、第２部分の保持手段を駆動す
る第２バッファをさらにいくつかのバッファに分けても
構わない。
手段を構成するビット数、パターン上の都合等から決定
することが出来る。また、第２部分の保持手段を駆動す
る第２バッファをさらにいくつかのバッファに分けても
構わない。
以上述べていたとうり、本発明によってICチップをカス
ケード接続したモジュールにおいてシリアルデータ転送
の高速化が容易に出来るようになった。今後各種表示パ
ネルの大容量化や、プリント時間の短縮化に対してモジ
ュールの高速化が不可欠の状況において本発明はすぐれ
た効果を有するものである。
ケード接続したモジュールにおいてシリアルデータ転送
の高速化が容易に出来るようになった。今後各種表示パ
ネルの大容量化や、プリント時間の短縮化に対してモジ
ュールの高速化が不可欠の状況において本発明はすぐれ
た効果を有するものである。
第１図はICチップを複数個カスケード接続してシリアル
データの転送を行なうことを示した図である。第２図は
従来のシリアルデータ転送用ICの回路図、第３図はその
タイムチャートである。 第４図は本発明のシリアルデータ転送用ICの回路図の具
体例、第５図はそのタイムチャートである。 １……シフトレジスタ内蔵のICチップ ２……フリップフロップ 3,4,5,6,7……バッファ
データの転送を行なうことを示した図である。第２図は
従来のシリアルデータ転送用ICの回路図、第３図はその
タイムチャートである。 第４図は本発明のシリアルデータ転送用ICの回路図の具
体例、第５図はそのタイムチャートである。 １……シフトレジスタ内蔵のICチップ ２……フリップフロップ 3,4,5,6,7……バッファ
Claims (3)
- 【請求項１】クロック入力端子を有し、かつ前記クロッ
ク入力端子に供給されたクロックに応じてデータを保持
する保持手段を備え、第１段目の前記保持手段へ入力さ
れたデータが順次最終段の前記保持手段へ移動するよう
に複数の前記保持手段が接続された半導体集積回路にお
いて、 第１のクロックバッファと第２のクロックバッファを有
し、 前記第１のクロックバッファは複数の前記保持手段のう
ち少なくとも最終段を含む第１部分の保持手段の前記ク
ロック入力端子にクロック発生源からのクロックを供給
し、かつ前記第２のクロックバッファは複数の前記保持
手段のうち前記第１部分とは異なる第２部分の保持手段
の前記クロック入力端子に前記クロック発生源からの前
記クロックを供給することを特徴とする半導体集積回
路。 - 【請求項２】前記第１部分を構成する前記保持手段の数
が前記第２部分を構成する前記保持手段の数より少ない
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路。 - 【請求項３】前記第１部分が最終段のみの前記保持手段
から構成されていることを特徴とする特許請求の範囲第
１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220318A JPH073750B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220318A JPH073750B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113398A JPS60113398A (ja) | 1985-06-19 |
| JPH073750B2 true JPH073750B2 (ja) | 1995-01-18 |
Family
ID=16749260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220318A Expired - Lifetime JPH073750B2 (ja) | 1983-11-22 | 1983-11-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073750B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750559B2 (ja) * | 1985-12-12 | 1995-05-31 | セイコーエプソン株式会社 | シフトレジスタｉｃ |
| JPH02146193A (ja) * | 1988-08-18 | 1990-06-05 | Fuji Electric Co Ltd | シフトレジスタの縦列接続回路駆動方式 |
| JP3482910B2 (ja) | 1999-05-28 | 2004-01-06 | 日本電気株式会社 | 走査回路 |
| JP2011071732A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775346A (en) * | 1980-10-28 | 1982-05-11 | Toshiba Corp | Input/output device |
-
1983
- 1983-11-22 JP JP58220318A patent/JPH073750B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113398A (ja) | 1985-06-19 |
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