JPH0750559B2 - シフトレジスタｉｃ - Google Patents
シフトレジスタｉｃInfo
- Publication number
- JPH0750559B2 JPH0750559B2 JP60279606A JP27960685A JPH0750559B2 JP H0750559 B2 JPH0750559 B2 JP H0750559B2 JP 60279606 A JP60279606 A JP 60279606A JP 27960685 A JP27960685 A JP 27960685A JP H0750559 B2 JPH0750559 B2 JP H0750559B2
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- JP
- Japan
- Prior art keywords
- shift register
- shift
- output
- serial data
- clock
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数個直列接続して使用するシフトレジスタIC
に関する。
に関する。
本発明は複数個直列接続して使用するシフトレジスタIC
において、シリアルデータ出力信号を、シフトクロック
出力信号に同期させることにより、直列接続されたIC間
の、データ転送の誤動作を防止するものである。
において、シリアルデータ出力信号を、シフトクロック
出力信号に同期させることにより、直列接続されたIC間
の、データ転送の誤動作を防止するものである。
従来、複数個直列接続するシフトレジスタICにおいて
は、第３図に示す様にシフトクロック出力機能を持つも
のが知られていた。これは、多数個シフトレジスタICを
直列接続して使用する場合に、シフトクロック出力信号
を次段ICのシフトクロック入力に用いることで、シフト
クロックドライバの負荷低減、及び配線の簡素化を図っ
たものである。
は、第３図に示す様にシフトクロック出力機能を持つも
のが知られていた。これは、多数個シフトレジスタICを
直列接続して使用する場合に、シフトクロック出力信号
を次段ICのシフトクロック入力に用いることで、シフト
クロックドライバの負荷低減、及び配線の簡素化を図っ
たものである。
しかし、第３図に示す従来の回路においては、シリアル
データ出力SOとシフトクロック出力COとの位相関係が保
証されていないため直列接続した際のIC相互間のデータ
転送時に誤動作を起こす可能性がある。
データ出力SOとシフトクロック出力COとの位相関係が保
証されていないため直列接続した際のIC相互間のデータ
転送時に誤動作を起こす可能性がある。
第２図に正常動作時のタイミングチャートを、第４図に
誤動作時のタイミングチャートを示す。第４図について
説明する。SIより入力されたシリアルデータは、CI1の
立上りでシフトしていき、シフトレジスタ最終段よりSO
として出力される。このときのCI1の立上りからSOが出
力されるまでの遅れ時間を△T1とする。またCI1からCO
までの遅れ時間を△T2とする。またCOは次段のシフトク
ロック入力CI′となりSOは次段のシリアルデータ入力S
I′となる。ここで△T2＞△T1の場合を考えると、CI1の
立上りT0に同期して出力されたSOのデータＡは次段ICに
入力され次段のCI′となるCOでシフトされる。従って、
T1で出力されたデータＡがT2で再びシフトされることに
なる。すなわちデータが１ビットつきぬけてしまう。
誤動作時のタイミングチャートを示す。第４図について
説明する。SIより入力されたシリアルデータは、CI1の
立上りでシフトしていき、シフトレジスタ最終段よりSO
として出力される。このときのCI1の立上りからSOが出
力されるまでの遅れ時間を△T1とする。またCI1からCO
までの遅れ時間を△T2とする。またCOは次段のシフトク
ロック入力CI′となりSOは次段のシリアルデータ入力S
I′となる。ここで△T2＞△T1の場合を考えると、CI1の
立上りT0に同期して出力されたSOのデータＡは次段ICに
入力され次段のCI′となるCOでシフトされる。従って、
T1で出力されたデータＡがT2で再びシフトされることに
なる。すなわちデータが１ビットつきぬけてしまう。
本発明は以上の問題を解決するもので、その目的とする
ちころは第２図に示す様に△T2＜△T1なる関係を実現す
る回路を提供するところにある。
ちころは第２図に示す様に△T2＜△T1なる関係を実現す
る回路を提供するところにある。
上記問題点を解決するために、本発明のシフトレジスタ
ICは、シリアルデータ入力端子と、シリアルデータ出力
端子と、シフトクロック入力端子と、シフトクロック出
力端子とを備えたシフトレジスタICにおいて、前記シフ
トクロック入力端子から入力されたクロック信号を出力
するバッファー回路と、前記シリアルデータ出力端子へ
データを出力する保持回路とを具備し、前記バッファー
回路の出力端子が前記保持回路のクロック入力端子及び
前記シフトクロック出力端子とに接続されてなることを
特徴とする。
ICは、シリアルデータ入力端子と、シリアルデータ出力
端子と、シフトクロック入力端子と、シフトクロック出
力端子とを備えたシフトレジスタICにおいて、前記シフ
トクロック入力端子から入力されたクロック信号を出力
するバッファー回路と、前記シリアルデータ出力端子へ
データを出力する保持回路とを具備し、前記バッファー
回路の出力端子が前記保持回路のクロック入力端子及び
前記シフトクロック出力端子とに接続されてなることを
特徴とする。
上記の構成によれば、シリアルデータ出力信号は、シフ
トクロック出力信号に同期し、しかも一定の時間遅れて
出力されるため、必らずシリアルデータ出力（次段のシ
リアルデータ入力）はシフトクロック出力（次段のシフ
トクロック入力）より遅れる。従ってシフトクロック入
力でシフトしたデータを再びシフトクロック出力でシフ
トしてしまうという誤動作を防ぐことができる。
トクロック出力信号に同期し、しかも一定の時間遅れて
出力されるため、必らずシリアルデータ出力（次段のシ
リアルデータ入力）はシフトクロック出力（次段のシフ
トクロック入力）より遅れる。従ってシフトクロック入
力でシフトしたデータを再びシフトクロック出力でシフ
トしてしまうという誤動作を防ぐことができる。
以下、本発明について実施例に基づいて説明する。
第１図は、本発明によるシフトレジスタICの回路図であ
る。
る。
F1〜F7はフリップフロップ回路で、そのクロック信号に
は従来と同様にシフトクロック入力CI1を用いている。F
8MとF8Sで最終ビットのマスタースレイブ型フリップフ
ロップ回路を構成し、F8Mはそのマスター側のハーフビ
ットラッチ回路、F8Sはスレイブ側のハーフビットラッ
チ回路である。シフトクロック入力CI1はバッファー回
路BB1に入力され、当該バッファー回路BB1はクロック信
号COを出力する。F8Mのクロック信号にはCI1とCOのOR信
号CORを用い、F8Sのクロック信号にはCOを用いている。
11及び12ともに本発明によるICで、第１図はそれを直列
接続した状態を示す。
は従来と同様にシフトクロック入力CI1を用いている。F
8MとF8Sで最終ビットのマスタースレイブ型フリップフ
ロップ回路を構成し、F8Mはそのマスター側のハーフビ
ットラッチ回路、F8Sはスレイブ側のハーフビットラッ
チ回路である。シフトクロック入力CI1はバッファー回
路BB1に入力され、当該バッファー回路BB1はクロック信
号COを出力する。F8Mのクロック信号にはCI1とCOのOR信
号CORを用い、F8Sのクロック信号にはCOを用いている。
11及び12ともに本発明によるICで、第１図はそれを直列
接続した状態を示す。
第２図にタイミングチャートを示す。最終ビットのフリ
ップフロップ回路のスレイブ側F8Sのクロック信号にCO
を用いているため、SOにデータＡが出力されるタイミン
グT1は必ずCOの立上りT2より遅れる。すなわち必ず△T1
＞△T2となる。直列接続される次段IC12からみるとCI′
（CO）よりSI′（SO）が遅れて入ってくるため、データ
Ａを正常に読むことが可能となる。第１図で最終段のフ
リップフロップ回路のマスター側F8Mのクロック信号にC
ORを使ったのは、F7とF8Mとの間でも同様にデータ転送
の誤動作が考えられるためである。例えば、F8Mのクロ
ック信号にF8Sと同様COを使ったとすると、第２図の信
号7QをCOで読むことになる。F8Mはクロック信号が高レ
ベルでデータをホールドし、低レベルでデータがそのま
ま出力される。F8Sはその逆である。従ってF8MはT3で7Q
のデータＡを出力しT2でそのままホールドするはずなの
であるが、T2より前に7QのデータがＡからＢに変化して
いるためＢをホールドしてしまうことになる。この点を
解決するには、T2のタイミングをCOの立上りでなくCI1
の立上りにしてやればよい。だからといってF8Mのクロ
ック信号CI1を用いると、T3より前にF8Mの出力8Mがデー
タＡに変化するため、TAでそのデータＡをホールドして
しまう可能性がある。従って本発明においては、立上り
はCI1のタイミングに一致させ、立下りはCOに一致させ
た。これはすなわちCI1とCOのOR信号を用いることであ
る。
ップフロップ回路のスレイブ側F8Sのクロック信号にCO
を用いているため、SOにデータＡが出力されるタイミン
グT1は必ずCOの立上りT2より遅れる。すなわち必ず△T1
＞△T2となる。直列接続される次段IC12からみるとCI′
（CO）よりSI′（SO）が遅れて入ってくるため、データ
Ａを正常に読むことが可能となる。第１図で最終段のフ
リップフロップ回路のマスター側F8Mのクロック信号にC
ORを使ったのは、F7とF8Mとの間でも同様にデータ転送
の誤動作が考えられるためである。例えば、F8Mのクロ
ック信号にF8Sと同様COを使ったとすると、第２図の信
号7QをCOで読むことになる。F8Mはクロック信号が高レ
ベルでデータをホールドし、低レベルでデータがそのま
ま出力される。F8Sはその逆である。従ってF8MはT3で7Q
のデータＡを出力しT2でそのままホールドするはずなの
であるが、T2より前に7QのデータがＡからＢに変化して
いるためＢをホールドしてしまうことになる。この点を
解決するには、T2のタイミングをCOの立上りでなくCI1
の立上りにしてやればよい。だからといってF8Mのクロ
ック信号CI1を用いると、T3より前にF8Mの出力8Mがデー
タＡに変化するため、TAでそのデータＡをホールドして
しまう可能性がある。従って本発明においては、立上り
はCI1のタイミングに一致させ、立下りはCOに一致させ
た。これはすなわちCI1とCOのOR信号を用いることであ
る。
本実施例では８ビットのシフトレジスタを例に説明した
が、これは当然ｎビットのシフトレジスタに適用でさ、
しかもｎが大きいほど△T2が大きくなり易いため、本発
明の効果は大きくなる。
が、これは当然ｎビットのシフトレジスタに適用でさ、
しかもｎが大きいほど△T2が大きくなり易いため、本発
明の効果は大きくなる。
以上述べたように、本発明では最終段のフリップフロッ
プ回路のクロック信号にシフトクロック出力端子へ出力
される信号COを用いるよう構成したので、シリアルデー
タ出力SOは必ずCOより遅れ、確実に誤動作が防止できる
ようになった。また本発明によれば、COに対するSOの遅
れ時間を必要以上大きくとる必要がなくなるため、直列
接続時の動作周波数を高くすることが可能となる。
プ回路のクロック信号にシフトクロック出力端子へ出力
される信号COを用いるよう構成したので、シリアルデー
タ出力SOは必ずCOより遅れ、確実に誤動作が防止できる
ようになった。また本発明によれば、COに対するSOの遅
れ時間を必要以上大きくとる必要がなくなるため、直列
接続時の動作周波数を高くすることが可能となる。
第１図は、本発明のシフトレジスタICの回路図。 第２図はそのタイミングチャートを示す。 第３図は、従来のシフトレジスタICの回路図。 第４図は誤動作時のタイミングチャートを示す。 F1〜F8……フリップフロップ回路 F8M……ハーフビットのラッチ回路（マスター側） F8S……ハーフビットのラッチ回路（スレイブ側） SI……シリアルデータ入力端子 SO……シリアルデータ出力端子 CI……シフトクロック入力端子 CO……シフトクロック出力端子
Claims (2)
- 【請求項１】シリアルデータ入力端子と、シリアルデー
タ出力端子と、シフトクロック入力端子と、シフトクロ
ック出力端子とを備えたシフトレジスタICにおいて、 前記シフトクロック入力端子から入力されたクロック信
号を出力するバッファー回路と、 前記シリアルデータ出力端子へデータを出力する保持回
路とを具備し、 前記バッファー回路の出力端子が前記保持回路のクロッ
ク入力端子及び前記シフトクロック出力端子とに接続さ
れてなることを特徴とするシフトレジスタIC。 - 【請求項２】前記保持回路は、フリップフロップ又はラ
ッチを含むことを特徴とする特許請求の範囲第１項記載
のシフトレジスタIC。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279606A JPH0750559B2 (ja) | 1985-12-12 | 1985-12-12 | シフトレジスタｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279606A JPH0750559B2 (ja) | 1985-12-12 | 1985-12-12 | シフトレジスタｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139200A JPS62139200A (ja) | 1987-06-22 |
| JPH0750559B2 true JPH0750559B2 (ja) | 1995-05-31 |
Family
ID=17613326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60279606A Expired - Lifetime JPH0750559B2 (ja) | 1985-12-12 | 1985-12-12 | シフトレジスタｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750559B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073750B2 (ja) * | 1983-11-22 | 1995-01-18 | セイコーエプソン株式会社 | 半導体集積回路 |
-
1985
- 1985-12-12 JP JP60279606A patent/JPH0750559B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139200A (ja) | 1987-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |