JP2930083B2 - パラレル／シリアル変換回路 - Google Patents
パラレル／シリアル変換回路Info
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- JP2930083B2 JP2930083B2 JP3168823A JP16882391A JP2930083B2 JP 2930083 B2 JP2930083 B2 JP 2930083B2 JP 3168823 A JP3168823 A JP 3168823A JP 16882391 A JP16882391 A JP 16882391A JP 2930083 B2 JP2930083 B2 JP 2930083B2
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- parallel
- parallel data
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Description
【０００１】
【技術分野】本発明はパラレル／シリアル変換回路に関
し、特に各種装置内で発生するパラレルデータとしての
アラーム情報をシリアルデータに変換後、監視部に送出
する回路に関する。
し、特に各種装置内で発生するパラレルデータとしての
アラーム情報をシリアルデータに変換後、監視部に送出
する回路に関する。
【０００２】
【従来技術】従来、この種のパラレル／シリアル（以
下、Ｐ／Ｓと略す）変換回路は、図２に示されている構
成となっていた。すなわち、図２を参照すれば、従来の
Ｐ／Ｓ変換回路は、パラレルデータをシリアルデータに
変換するためのＰ／Ｓ変換部１８と、この変換部１８に
パラレルデータ１１をロードするためのイネーブル信号
等を作成するオア回路１６及び１７とを含んで構成され
ている。
下、Ｐ／Ｓと略す）変換回路は、図２に示されている構
成となっていた。すなわち、図２を参照すれば、従来の
Ｐ／Ｓ変換回路は、パラレルデータをシリアルデータに
変換するためのＰ／Ｓ変換部１８と、この変換部１８に
パラレルデータ１１をロードするためのイネーブル信号
等を作成するオア回路１６及び１７とを含んで構成され
ている。
【０００３】Ｐ／Ｓ変換部１８は、オア回路１６の出力
が印加されるクロック端子CLK と、オア回路１７の出力
が印加されるイネーブル端子ENとを有しており、イネー
ブル状態となったときにロードされるパラレルデータを
シリアルデータに変換し、クロック信号に同期して出力
する。その内部構成について図３を参照して説明する。
が印加されるクロック端子CLK と、オア回路１７の出力
が印加されるイネーブル端子ENとを有しており、イネー
ブル状態となったときにロードされるパラレルデータを
シリアルデータに変換し、クロック信号に同期して出力
する。その内部構成について図３を参照して説明する。
【０００４】図３（ａ）は、Ｐ／Ｓ変換部１８の内部構
成を示すブロック図であり、図２と同等部分は同一符号
により示されている。図において、Ｐ／Ｓ変換部１８
は、縦続接続されたＤ型フリップフロップ（以下、ＤFF
と略す）180 〜182 と、これらＤFFにパラレルデータを
セット又はリセットするためのオア回路183 〜188 とを
含んで構成されている。このＰ／Ｓ変換回路１８は、３
ビットのパラレルデータ１１をシリアルデータ１２に変
換する場合の構成例である。つまり、パラレルデータ１
１の各ビットに対応してＤFF180 〜182 が設けられてお
り、これらにパラレルデータ１１を格納した後で順次シ
フトするため、シリアルデータ１２が得られるのであ
る。なお、ＤFF180 のＤ入力は「Ｌ」に固定されてい
る。
成を示すブロック図であり、図２と同等部分は同一符号
により示されている。図において、Ｐ／Ｓ変換部１８
は、縦続接続されたＤ型フリップフロップ（以下、ＤFF
と略す）180 〜182 と、これらＤFFにパラレルデータを
セット又はリセットするためのオア回路183 〜188 とを
含んで構成されている。このＰ／Ｓ変換回路１８は、３
ビットのパラレルデータ１１をシリアルデータ１２に変
換する場合の構成例である。つまり、パラレルデータ１
１の各ビットに対応してＤFF180 〜182 が設けられてお
り、これらにパラレルデータ１１を格納した後で順次シ
フトするため、シリアルデータ１２が得られるのであ
る。なお、ＤFF180 のＤ入力は「Ｌ」に固定されてい
る。
【０００５】かかる構成とされたＰ／Ｓ変換回路１８の
動作について図３（ｂ）を参照して説明する。図には、
シリアルデータ送出要求信号（STROBE）と、ロード信号
（LOAD）と、変換タイミングクロック信号（RCLK）と、
シリアルデータとが示されている。なお、STROBE及びLO
ADはローアクティブの信号であるものとする。
動作について図３（ｂ）を参照して説明する。図には、
シリアルデータ送出要求信号（STROBE）と、ロード信号
（LOAD）と、変換タイミングクロック信号（RCLK）と、
シリアルデータとが示されている。なお、STROBE及びLO
ADはローアクティブの信号であるものとする。
【０００６】図において、STROBEが「Ｈ」の場合は、各
ＤFFのクロック端子Ｃ、セット端子Ｓ、リセット端子Ｒ
がすべて「Ｈ」であり、Ｐ／Ｓ変換回路１８は動作しな
い。
ＤFFのクロック端子Ｃ、セット端子Ｓ、リセット端子Ｒ
がすべて「Ｈ」であり、Ｐ／Ｓ変換回路１８は動作しな
い。
【０００７】一方、STROBEが「Ｌ」の場合は、Ｐ／Ｓ変
換回路１８は以下のような動作をする。すなわち、LOAD
を「Ｌ」にすると、パラレルデータ１１の値ＡからＣま
でが各ＤFF180 〜182 にセットされる。次に、このLOAD
を「Ｈ」にするとクロックCLK に同期してシリアルデー
タ１２は、ＤFF182 の出力Ｑ、ＤFF181 の出力Ｑ、ＤFF
180 の出力Ｑの順序に変化して出力される。よって、シ
リアルデータは、図示の如く３ビットのデータとなる。
換回路１８は以下のような動作をする。すなわち、LOAD
を「Ｌ」にすると、パラレルデータ１１の値ＡからＣま
でが各ＤFF180 〜182 にセットされる。次に、このLOAD
を「Ｈ」にするとクロックCLK に同期してシリアルデー
タ１２は、ＤFF182 の出力Ｑ、ＤFF181 の出力Ｑ、ＤFF
180 の出力Ｑの順序に変化して出力される。よって、シ
リアルデータは、図示の如く３ビットのデータとなる。
【０００８】ところで、パラレルデータは任意の時刻に
入力されるが、PCLK、STROBE、LOADは所定時間毎に発生
するため、その入力タイミングによっては、シリアルデ
ータに変換されない場合がある。例えば、図６を参照す
ると、シリアル化用パラレルデータ入力時、すなわちST
ROBEとLOADとが同時に入力されている図中、、の
ような時に入力されているパラレルデータはＰ／Ｓ変換
回路内にロードされるが、それ以外の時に瞬時に発生し
たパラレルデータはロードされず、変換されない。
入力されるが、PCLK、STROBE、LOADは所定時間毎に発生
するため、その入力タイミングによっては、シリアルデ
ータに変換されない場合がある。例えば、図６を参照す
ると、シリアル化用パラレルデータ入力時、すなわちST
ROBEとLOADとが同時に入力されている図中、、の
ような時に入力されているパラレルデータはＰ／Ｓ変換
回路内にロードされるが、それ以外の時に瞬時に発生し
たパラレルデータはロードされず、変換されない。
【０００９】よって、図６中ではのようなパラレルデ
ータはシリアルデータに変換されるが、、、のよ
うなパラレルデータは全く変換されないという欠点があ
った。
ータはシリアルデータに変換されるが、、、のよ
うなパラレルデータは全く変換されないという欠点があ
った。
【００１０】なお、図６中ではシリアルデータの２ビッ
ト目、すなわち図３（ａ）中のパラレルデータ１１の
「Ｂ」に着目した場合のタイムチャートである。
ト目、すなわち図３（ａ）中のパラレルデータ１１の
「Ｂ」に着目した場合のタイムチャートである。
【００１１】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は、パラレルデー
タが任意の時刻に発生しても、確実にシリアルデータに
変換することのできるパラレル／シリアル変換回路を提
供することである。
ためになされたものであり、その目的は、パラレルデー
タが任意の時刻に発生しても、確実にシリアルデータに
変換することのできるパラレル／シリアル変換回路を提
供することである。
【００１２】
【発明の構成】本発明によるパラレル／シリアル変換回
路は、任意のタイミングで発生するパラレルデータをラ
ッチするラッチ回路と、このラッチ回路の出力がロード
されこのロードされたパラレルデータをシリアルデータ
に変換する変換部と、この変換部へのロードタイミング
を定めるロード信号を所定時間毎に発生するロード信号
発生回路とを含むことを特徴とする。
路は、任意のタイミングで発生するパラレルデータをラ
ッチするラッチ回路と、このラッチ回路の出力がロード
されこのロードされたパラレルデータをシリアルデータ
に変換する変換部と、この変換部へのロードタイミング
を定めるロード信号を所定時間毎に発生するロード信号
発生回路とを含むことを特徴とする。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明によるパラレル／シリアル変
換回路の一実施例の構成を示すブロック図であり、図
２，図３と同等部分は同一符号により示されている。図
において、本実施例の回路が従来のものと異なる点は、
Ｐ／Ｓ変換部１８の前段にラッチ回路１９を設け、この
ラッチ出力２０をＰ／Ｓ変換部１８にロードするように
した点である。これにより、瞬時に発生したパラレルデ
ータも確実にシリアルデータへ変換できるのである。
換回路の一実施例の構成を示すブロック図であり、図
２，図３と同等部分は同一符号により示されている。図
において、本実施例の回路が従来のものと異なる点は、
Ｐ／Ｓ変換部１８の前段にラッチ回路１９を設け、この
ラッチ出力２０をＰ／Ｓ変換部１８にロードするように
した点である。これにより、瞬時に発生したパラレルデ
ータも確実にシリアルデータへ変換できるのである。
【００１５】次に、ラッチ回路１９の内部構成について
図４を参照して説明する。まず、図４（ａ）は、ラッチ
回路におけるラッチ機能の部分のブロック図である。図
には、パラレルデータの１ビット分をラッチする構成が
示されており、実際にはパラレルデータの各ビットにつ
いて図４（ａ）の構成が設けられることになる。例え
ば、先述のような３ビットのパラレルデータであれば、
図４（ａ）の構成が３個分設けられることになる。
図４を参照して説明する。まず、図４（ａ）は、ラッチ
回路におけるラッチ機能の部分のブロック図である。図
には、パラレルデータの１ビット分をラッチする構成が
示されており、実際にはパラレルデータの各ビットにつ
いて図４（ａ）の構成が設けられることになる。例え
ば、先述のような３ビットのパラレルデータであれば、
図４（ａ）の構成が３個分設けられることになる。
【００１６】図においては、パラレルデータをクロック
入力とするＤFF４０と、オア回路４１及び４２とを含ん
でラッチ回路が構成されている。
入力とするＤFF４０と、オア回路４１及び４２とを含ん
でラッチ回路が構成されている。
【００１７】かかる構成において、パラレルデータが入
力されて「Ｈ」になると、その立上りでＤFF４０の出力
Ｑが「Ｈ」となり、これがＰ／Ｓ変換部１８（図１参
照）へ送出される。
力されて「Ｈ」になると、その立上りでＤFF４０の出力
Ｑが「Ｈ」となり、これがＰ／Ｓ変換部１８（図１参
照）へ送出される。
【００１８】ここで、オア回路４１はパラレルデータが
立上って「Ｈ」に固定されている場合に、そのままの
「Ｈ」をＰ／Ｓ変換部１８へ送出するために設けられて
いる。また、オア回路４２はパラレルデータが入力中で
あれば、リセット信号（RESET）でＤFF４０をリセット
しないようにするために設けられている。
立上って「Ｈ」に固定されている場合に、そのままの
「Ｈ」をＰ／Ｓ変換部１８へ送出するために設けられて
いる。また、オア回路４２はパラレルデータが入力中で
あれば、リセット信号（RESET）でＤFF４０をリセット
しないようにするために設けられている。
【００１９】ところで、リセット信号は図４（ｂ）に示
されている回路によって作成される。すなわち、図には
ＤFF４３及び４４とナンド回路４５とが示されており、
ナンド回路４５にはＤFF４３の出力ＱとＤFF４４の出力
Ｑの反転値とが入力されている。
されている回路によって作成される。すなわち、図には
ＤFF４３及び４４とナンド回路４５とが示されており、
ナンド回路４５にはＤFF４３の出力ＱとＤFF４４の出力
Ｑの反転値とが入力されている。
【００２０】かかる構成によれば、図４（ｃ）に示され
ているように、STROBEの立上り部分、すなわちSTROBEが
有効から無効へ変化する時にのみリセット信号が発生す
ることとなる。なお、図４（ｃ）は同図（ｂ）の動作を
示すタイムチャートである。
ているように、STROBEの立上り部分、すなわちSTROBEが
有効から無効へ変化する時にのみリセット信号が発生す
ることとなる。なお、図４（ｃ）は同図（ｂ）の動作を
示すタイムチャートである。
【００２１】図１に戻り、以上の構成とされたラッチ回
路１９によれば、パラレルデータ１１をラッチしてお
き、その後STROBEが解除になったとき、パラレルデータ
入力状態でなければラッチ出力２０を解除し、入力状態
であればラッチ出力２０は解除しないという機能が実現
できる。なお、オア回路１６により、STROBEの入力中に
のみRCLKが有効となる。また、オア回路１７により、ST
ROBEの入力中にのみLOADが有効となる。
路１９によれば、パラレルデータ１１をラッチしてお
き、その後STROBEが解除になったとき、パラレルデータ
入力状態でなければラッチ出力２０を解除し、入力状態
であればラッチ出力２０は解除しないという機能が実現
できる。なお、オア回路１６により、STROBEの入力中に
のみRCLKが有効となる。また、オア回路１７により、ST
ROBEの入力中にのみLOADが有効となる。
【００２２】かかる構成とされた本実施例のＰ／Ｓ変換
回路の動作について図５を参照して説明する。なお、図
５は、シリアルデータの２ビット目、すなわち図３中の
パラレルデータ「Ｂ」に着目した場合のタイムチャート
である。
回路の動作について図５を参照して説明する。なお、図
５は、シリアルデータの２ビット目、すなわち図３中の
パラレルデータ「Ｂ」に着目した場合のタイムチャート
である。
【００２３】図５には、図６と同様にSTROBE、LOAD、RC
LK等が示されている他、ラッチ回路のラッチ出力２０も
示されている。なお、STROBE及びLOADはローアクティブ
の信号であるもとする。図中ののようにパラレルデー
タが瞬時に発生した場合でも、上述のようにラッチ回路
にラッチされる。そして、そのラッチ出力２０がLOADの
立下り（）でＰ／Ｓ変換部にロードされ、のように
シリアルデータとして送出されることになる。その後、
のようにSTROBEの立上りでラッチ出力２０が解除され
る。
LK等が示されている他、ラッチ回路のラッチ出力２０も
示されている。なお、STROBE及びLOADはローアクティブ
の信号であるもとする。図中ののようにパラレルデー
タが瞬時に発生した場合でも、上述のようにラッチ回路
にラッチされる。そして、そのラッチ出力２０がLOADの
立下り（）でＰ／Ｓ変換部にロードされ、のように
シリアルデータとして送出されることになる。その後、
のようにSTROBEの立上りでラッチ出力２０が解除され
る。
【００２４】また、のようにパラレルデータがある程
度連続して発生した場合でも上述のようにラッチ回路に
ラッチされる。そして、そのラッチ出力がLOADの立下り
（）でＰ／Ｓ変換部にロードされ、のようにシリア
ルデータとして送出されることになる。
度連続して発生した場合でも上述のようにラッチ回路に
ラッチされる。そして、そのラッチ出力がLOADの立下り
（）でＰ／Ｓ変換部にロードされ、のようにシリア
ルデータとして送出されることになる。
【００２５】さらに、STROBEの立上り後もパラレルデー
タが入力され続けているためラッチ出力２０は解除され
ず、そのまま出力された状態となる。パラレルデータが
解除されてもそのまま出力された状態であるため、次の
LOADの立下り（）でＰ／Ｓ変換部にロードされ、の
ようにシリアルデータとして送出されることになる。こ
のラッチ出力２０はその後のSTROBEの立上りで解除され
る。
タが入力され続けているためラッチ出力２０は解除され
ず、そのまま出力された状態となる。パラレルデータが
解除されてもそのまま出力された状態であるため、次の
LOADの立下り（）でＰ／Ｓ変換部にロードされ、の
ようにシリアルデータとして送出されることになる。こ
のラッチ出力２０はその後のSTROBEの立上りで解除され
る。
【００２６】以上のように任意のタイミングでパラレル
データが発生しても、確実にＰ／Ｓ変換部にロードで
き、シリアルデータに変換できるのである。
データが発生しても、確実にＰ／Ｓ変換部にロードで
き、シリアルデータに変換できるのである。
【００２７】
【発明の効果】以上説明したように本発明は、パラレル
データを予めラッチしておくことにより、パラレルデー
タが瞬時に発生した場合でもＰ／Ｓ変換部にロードで
き、確実にシリアルデータとして送出できるという効果
がある。
データを予めラッチしておくことにより、パラレルデー
タが瞬時に発生した場合でもＰ／Ｓ変換部にロードで
き、確実にシリアルデータとして送出できるという効果
がある。
【図１】本発明の実施例によるパラレル／シリアル変換
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】従来のパラレル／シリアル変換回路の構成を示
すブロック図である。
すブロック図である。
【図３】図１及び図２中のＰ／Ｓ変換部の内部構成を示
すブロック図及びその動作を示すタイムチャートであ
る。
すブロック図及びその動作を示すタイムチャートであ
る。
【図４】図１中のラッチ回路の内部構成を示すブロック
図及びその動作を示すタイムチャートである。
図及びその動作を示すタイムチャートである。
【図５】図１の動作を示すタイムチャートである。
【図６】図２の動作を示すタイムチャートである。
１６，１７ オア回路 １８ パラレル／シリアル変換部 １９ ラッチ回路
Claims (1)
- 【請求項１】 任意のタイミングで発生するパラレルデ
ータをラッチするラッチ回路と、このラッチ回路の出力
がロードされこのロードされたパラレルデータをシリア
ルデータに変換する変換部と、この変換部へのロードタ
イミングを定めるロード信号を所定時間毎に発生するロ
ード信号発生回路とを含むことを特徴とするパラレル／
シリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168823A JP2930083B2 (ja) | 1991-06-13 | 1991-06-13 | パラレル／シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168823A JP2930083B2 (ja) | 1991-06-13 | 1991-06-13 | パラレル／シリアル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04367122A JPH04367122A (ja) | 1992-12-18 |
| JP2930083B2 true JP2930083B2 (ja) | 1999-08-03 |
Family
ID=15875178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168823A Expired - Lifetime JP2930083B2 (ja) | 1991-06-13 | 1991-06-13 | パラレル／シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2930083B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141415A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 並直列変換回路 |
-
1991
- 1991-06-13 JP JP3168823A patent/JP2930083B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04367122A (ja) | 1992-12-18 |
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