JPS62254582A

JPS62254582A - テレビジヨン信号メモリ書込回路

Info

Publication number: JPS62254582A
Application number: JP62092943A
Authority: JP
Inventors: ヘラルダス・ヨハネス・ヨセフス・フォス; ルーイス・ヨハネス・ファン・マル
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1986-04-17
Filing date: 1987-04-15
Publication date: 1987-11-06
Also published as: US4858009A; EP0242908A1; NL8600967A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はメモリクロック信号発生器を具えており、該信
号発生器をメモリの書込クロック信号入力端子に結合さ
せて、前記メモリのデータ入力端子に供給されるテレビ
ジョン信号のメモリサンプルを前記メモリに書込ませ、
前記メモリサンプルをデータクロック信号発生器によっ
て発生されるデータクロック信号によって獲得し、該デ
ータクロック信号が、制御ループによって前記テレビジ
ョン信号のライン周波数に結合させることのできる周波
数を有するようにしたテレビジョン信号メモリ書込回路
に関するものである。

上述した種類のテレビジョン信号メモリ書込回路は西独
特許第３１２８２７２号から既知であり、この場合には
データクロック信号と一緒にメモリの書込及び読取りロ
ック信号も周波数結合させる。従って、バッファメモリ
なしで書込回路を簡単に構成することができ、しかも例
えばメモリの３度の読取作動を２度の書込作動の間に行
なうことができるため、増大フィールド周波数でテレビ
ジョン信号を表示させるのにメモリを用いることができ
る。しかし、例えば、ビデオレコーダから到来するテレ
ビジョン信号に生じたりするような、テレビジョン信号
のライン周波数が変化するような場合には、画像表示管
のスクリーン上における同じ位置に連続ラスタの画素を
得ることが困難であることを確めた。

本発明の目的はメモリを経て供給されるテレビジョン信
号を簡単な回路で正確に表示させることにある。

本発明は、冒頭にて述べた種類のテレビジョン信号メモ
リ書込回路において、前記メモリクロック信号発生器を
、変化が起る場合に生じ得るデータクロック信号の最高
周波数よりも高い周波数で自走させ、データシフト回路
を前記データ信号入力端子に結合させると共に、パルス
抑制回路を前記書込クロック信号入力端子に結合させ、
前記データシフト回路及び前記パルス抑制回路を、前記
データクロック信号発生器及び前記メモリクロック信号
発生器に結合される位相検出回路の出力回路に結合させ
て、前記データクロック信号とメモリクロック信号との
位相関係が所定の位相関係を越える際に、前記データシ
フト回路により前記データ信号をシフトさせると共に、
前記パルス抑制回路により前記メモリクロック信号のパ
ルスを抑制するようにしたことを特徴とする特上記本発明によれば、メモリに供給される各書込クロッ
ク信号パルスがテレビジョン信号サンプルに対応し、か
つテレビジョン信号サンプル毎に２つの書込クロック信
号パルスを発生させる場合に、これらパルスの一方が抑
制されるようにする。

この場合、書込クロック信号パルスは変動周波数に結合
されず、従ってできるだけ安定させることのできる周波
数ラスク内に位置し、しかもこれらの書込クロック信号
パルスは安定な読取りロック信号周波数に結合させるこ
とができるため、画像表示管に安定な表示をさせること
ができる。

以下図面につき本発明を説明する。

第１図は本発明によるテレビジョン信号メモリ書込回路
の一例を示す原理回路図であり、この回路の入力端子１
にはテレビジョン信号を供給する。

入力端子１はアナログ−ディジタル変換器として形成し
たサンプリング回路５０入力端子３と、同期信号分離器
９の入力端子７とに接続する。

サンプリング回路５の出力１１はデータシフト回路１５
の入力端子１３に、サンプリングしてディジタル化した
テレビジョン信号を供給する。なお、このテレビジョン
信号のことを以後データ信号と称する。出力端子１１は
、各テレビジョン信号のサンプルに対してデータ信号の
ビットを同時に利用する場合には多数の出力端子とし、
また、前記データ信号のビットを直列的に供給する場合
には単一の出力端子とする。原則として回路はいずれの
場合にも同じように作動する。

データシフト回路１５の出力端子１７は、後述するよう
に所定位置にて補正したデータ信号をメモリ２１のデー
タ信号入力端子１９に供給する。

サンプリング回路５のサンプリング信号入力端子２３は
データクロック信号発生器２７の出力端子２５に接続し
、この出力端子２５はデータシフト回路１５のデータク
ロック信号入力端子２９と、位相検出回路３３のデータ
クロック信号入力端子３１と、分周器３７の入力端子３
５にも接続する。

データクロック信号発生器２７の制御信号入力端子３９
は位相検波器４１の出力端子に接続する。位Ｆ目検波器
４１の一方の入力端子は分周器３７の出力端子に接続し
、他方の入力端子は同期信号分離器９の出力端子４３に
接続する。この出力端子４３には同期信号Ｈがテレビジ
ョン信号のライン周波数で発生する。これらの同期信号
はメモリ２１０入力端子４５にも供給し、このメモリ２
１の入力端子４７も同期信号分離器９の出力端子４９か
ら到来するテレビジョン信号のフィールド周波数で同期
信号Ｖを受信する。

分周器３７及び位相検波器４１を伴なう制御ループによ
り、データクロック信号発生器２７の出力端子に現われ
るデータクロック信号はテレビジョン信号のライン周波
数に周波数結合される。このデータクロック信号の波形
Ｓ１を第２図に示す。

位相検出回路３３はメモリクロック信号入力端子５１を
有しており、この入力端子５１にはメモリクロック信号
発生器５５の出力端子５３から到来するメモリクロック
信号を供給する。なお、このメモリクロック信号の波形
を第２図に８２にて示しである。

メモリクロック信号発生器５５は自走させ、即ちライン
周波数及びデータクロック信号には周波数結合されない
ようにする。メモリクロック信号の周波数は極めて安定
に維持するのが好適であり、しかもその周波数は変化の
ある場合に生ずるデータクロックの最高周波数よりも僅
かに高い値に選定する。メモリクロック信号発生器５５
の他の出力端子５７は読取りロック信号をメモリ２１の
読取りロック信号入力端子５９に供給する。この読取り
ロック信号はメモリ２１を用いる目的に応じてメモリク
ロック信号に所望な方法で周波数及び位相−結合させる
。

位相検出回路３３は、第２図に３３及びＳ４によって示
す波形の信号が発生する出力端子５９．６１を有してお
り、これらの出力端子はデータシフト回路１５の入力端
子６３．６５及びパルス抑制回路７１の入力端子６７、
６９に接続する。パルス抑制回路７１のメモリクロック
信号入力端子７３はメモリクロック信号発生器５５の出
力端子に接続し、また上記パルス抑制回路７１の出力端
子７５はメモリ２１の書込クロック信号入力端子７７に
接続する。

位相検出回路３３では、データクロック信号人力端子３
１をＤ−フリップフロップ７９のＤ−入力端子に接続し
、このフリップフロップのクロック信号入力端子Ｃはメ
モリクロック信号入力端子５１から反転メモリクロック
信号を受信する。Ｄ−フリップフロップ７９のＱ−出力
端子は位相検出回路３３の出力端子５９に接続し、Ｑ−
出力端子は検出回路３３の出力端子６１に接続する。、
Ｄ−フリップフロップ７９は、そのＤ−入力端子に到来
するデータクロック信号Ｓ１の値を斯かるフリップフロ
ップのクロック信号入力端子Ｃに供給されるクロック信
号の正に向うエツジ、従ってメモリクロック信号Ｓ２の
負に向うエツジで記憶するため、出力端子５９にはメモ
リクロック信号Ｓ２の負に向うエツジが発生する際に、
信号Ｓ１が低レベルにある場合には低レベルとなり、ま
た信号Ｓ１が高レベルにある場合には高レベルとなる波
形の信号Ｓ３が発生する。従って、この波形信号Ｓ３は
、信号Ｓ２の負に向うエツジが生ずる瞬時にこの信号Ｓ
２の負に向うエツジが信号Ｓ１の成るエツジを通過する
際に常に突然の過渡部を呈する。即ち、波形信号Ｓ３は
信号Ｓ２の負に向うエツジが信号Ｓｌの負に向うエツジ
を通過した後には正の突然の過渡部を呈し、信号Ｓ、の
正に向うエツジを通過した後には負の突然の過渡部を呈
する。

パルス抑制回路７１内では、入力端子６７をＮＡＮＤ−
ゲート８１の反転入力端子に接続し、ＮＡＮＤ−ゲート
８１の他方の入力端子はＤ−フリップフロップ８３のＱ
−出力端子に接続する。フリップフロップ８３のＤ−入
力端子は、このパルス抑制回路７１の人ガ端子６９に接
続し、上記フリップフロップ８３のクロック信号入力端
子Ｃはパルス抑制回路のメモリクロック信号入力端子７
３に反転的に接続する。ＮＡＮＤ−ゲート８１の出力端
子はＡＮＤ−ゲート８５の一方の入力端子に接続し、こ
のＡＮＤ−ゲートの他方の入力端子はメモリクロック信
号入力端子７３に接続する。

ＡＮＤ−ゲート８５の出力端子はパルス抑制回路７１の
出力端子７５に接続する。

Ｄ−フリップフロップ８３のＱ−出力端子はメモリクロ
ック信号の１周期分遅延された反転入力信号を供給し、
この信号の波形を第２図に８５にて示しである。従って
、ＮＡＮＤ−ゲート８１の出力端子には第２図に８６に
て示す波形の信号が発生し、この信号は信号Ｓ２の負に
向うエツジが信号Ｓｌの正に向うエツジを通過した後、
メモリクロック信号の期間中宮に生ずる。ついでＡＮＤ
−ゲート８５は第２図にＳ、にて示すように、メモリク
ロック信号パルスを抑制する。これがため、このパルス
抑制期間中にはメモリ２１の書込クロック信号入力端子
７７に書込クロック信号パルスは供給されない。

データシフト回路１５はＤ−フリップフロップ８７を有
しており、このフリップフロップのクロック信号入力端
子Ｃは入力端子２９からの反転データクロック信号を受
信し、またＤ−入力端子はデータシフト回路１５のデー
タ信号入力端子１３に接続すると共にＡＮＤ−ゲート８
９の一方の入力端子にも接続する。フリップフロップ８
７のＱ−出力端子はＡＮＤ−ゲート９１の一方の入力端
子に接続する。ＡＮＤ−ゲート８９及び９１の他方の入
力端子はデータシフト回路１５の入力端子６３及び６５
にそれぞれ接続する。ＡＮＤ−ゲート８９及び９１の各
出力端子はＯＲ−ゲート９３０入力端子に接続し、この
ＯＲ−ゲートの出力端子はデータシフト回路１５の出力
端子１７に接続する。

データ信号は、データクロック信号の連続する２つの正
に向うエツジ間の期間中にデータシフト回路１５０入力
端子１３に発生する。これらの期間を第２図のＤにＤｉ
ｅ　Ｄ２＋　・・・Ｄ、にて示しである。データクロッ
ク信号の連続する２つの負に向うエツジ間の期間中には
データクロック信号周期の半周期分遅延されたデータ信
号がＤ−フリップフロップ８７のＱ−出力端子に発生す
る。これらの期間を第２図の口、にＤｌｌ　Ｄ２・・・
Ｄ７にて示しである。

信号Ｓ４が高レベルにある期間中には、遅延データ信号
Ｄｄがデータシフト回路１５の出力端子１７に現われ、
信号Ｓ３が高レベルにある期間中には、非遅延データ信
号りが出力端子１７に現われる。これにより書込クロッ
ク信号Ｓ、の正に向うエツジがデータ信号周期の終了部
に近づき過ぎなくなるか、又はこれら書込クロック信号
Ｓ、の２つの連続する正に向うエツジが全く同じデータ
信号周期内に位置しなくなる。第２図のＤ及びり、に示
した矢印は、書込クロック信号Ｓ、の関連する正に向う
エッジがどのデータ信号周期に対応するかを示している
。

上述した回路を用いることによって、各連続する有効な
書込クロック信号パルスのエツジは１つの有効なデータ
信号間隔にだけ対応するようになり、或いはその逆に対
応するようになる。

例えば、第３図による回路はクロック信号及びデータ信
号の周波数が極めて高いために、これら信号の立上り回
数が多くて、メモリ書込瞬時と書込むべきデータとの間
の一致が失われる惧れがある場合に用いることができる
。

なお、第３及び４図にて、第１及び第２図におけるもの
と同−素子及び同じ波形を示すものには同一の参照部番
を付して示しである。また、第１図の構成部品と相違さ
せる必要のないものは便宜上省いである。

データクロック信号発生器２７の出力端子２５から到来
するデータクロック信号は、インバータ９５を介して切
換スイッチ９９の入力端子９７に供給する。

この入力端子９７は切換スイッチ９９を構成する１／２
分周器１０１　と２個のＡＮＤ−ゲー）　１０３．１０
５の入力端子に接続する。ＡＮＤ−ゲート１０３．１０
５の他方の入力端子は１７２分周器１０１の各出力端子
に接続して、切換スイッチ９９の出力端子１０７に接続
されるＡＮＤ−ゲート１０３の出力端子に各第２データ
クロツク信号パルスが現われるようにする。この第２デ
ータクロツク信号の波形を第４図に８８にて示しである
。

第４図の波形Ｓ、はＡＮＤ−ゲート１０５の出力信号を
表わし、このＡＮＤ−ゲートの出力端子にはインターロ
ゲートされたデータクロック信号パルスが発生し、これ
らのパルスは切換スイッチ９９の出力端子１０９に供給
される。

切換スイッチ９９の出力端子１０７及び１０９は位相検
出回路３３の入力端子１１１及び１１３にそれぞれ接続
すると共に、データシフト回路１５０入力端子１１５及
び１１７にもそれぞれ接続する。位相検出回路３３０入
力端子１１１及び１１３はＤ−フリップフロップ１１９
及び１２１の各クロック信号入力端子Ｃにそれぞれ接続
し、これらのフリップフロップのＤ−入力端子は高電位
に接続して、入力端子１１１及び１１３に信号の立上り
エツジがそれぞれ発生する際にＤ−フリップフロップ１
１９及び１２１のＱ−出力が高レベルとなるようにする
。Ｄ−フリップフロップ１１９及び１２１のＱ−出力端
子に現われる波形を第４図ではＳｌ。及びＳ１□にそれ
ぞれ示しである。

Ｄ−フリップフロップ１１９及び１２１のＱ−出力端子
はＤ−フリップフロップ１２３及び１２５のＤ−入力端
子にそれぞれ接続する。これらのフリップフロップ１２
３及び１２５は位相検出回路３３のメモリクロック信号
入力端子３１から反転メモリクロック信号を受信する。

従って、Ｄ−フリップフロップ１２３及び１２５のＱ−
出力は信号Ｓ８及びＳ、の正に向うエツジにそれぞれ後
続する信号Ｓ２の最初の負に向うエツジで高レベルとな
り、これによりＤ−フリップフロップ１１９及び１２１
のＱ−出力はそれぞれ高レベルとなる。

Ｄ−フリップフロップ１２３及び１２５のＱ−出力端子
はＡＮＤ−ゲート１２７及び１２９の一方の入力端子に
それぞれ接続し、これらＡＮＤ−ゲートの他方の入力端
子は位相検出回路３３のメモリクロック信号入力端子３
１に接続する。Ｄ−フリップフロ、ツブ１２３及び１２
５のＱ−出力は位相検出回路３３の出力端子１３１及び
１３３にも信号をそれぞれ供給し、これらの信号を第４
図では波形Ｓ、ｌ及びＳ１３にてそれぞれ示しである。

Ｄ−フリップフロップ１３５及び１３７の各クロック信
号入力端子Ｃに接続される八Ｎ１）−ゲート１２７及び
１２９の出力は、信号Ｓ２の負に向うエツジの次に信号
Ｓ２の最初の正に向うエツジが発生し、これによりＤ−
フリップフロップ１２３及び１２５のＱ−出力がそれぞ
れ高レベルとなる際に高レベルとなって、Ｄ−フリップ
フロップ１３５及び１３７のＱ−出力はそれぞれ低レベ
ルとなる。Ｄ−フリップフロップ１３５及び１３７のＱ
−出力はインバータを介してＤ−フリップフロップ１１
９及び１２１のリセット入力端子Ｒにそれぞれ接続する
ため、この場合にフリップフロップ１１９及び１２１　
はリセットされ、従ってＤ−フリップフロップ１３５及
び１３７のＩＪ　チット入力端子Ｒにインバータを介し
て接続されるフリップフロップ１１９及び１２１のＱ−
出力は低しベルとなり、Ｄ−フリップフロップ１３５及
び１３７をそれぞれリセットさせる。ＡＮＤ−ゲート１
２７及び１２９はＤ−フリップフロップ１３５及び１３
７　と相俟ってリセット回路を構成する。ＡＮＤ−ゲー
ト１２７及び１２９は、メモリクロック信号の負に向う
エツジの発生後にメモリクロック信号の半周期後までは
Ｄ−フリップフロップ１１９及び１２１　がリセットさ
れないようにするため、Ｄ−フリップフロップ１２３及
び１２５はそれらのＤ−入力端子に現われる信号の値を
書込むのに十分な時間を取得する。Ｄ−フリップフロッ
プ１３５及び１３７を設けることにより、Ｄ−フリップ
フロップ１１９及び１２１に対する各リセット信号は、
そのリセット作用を終了させるまで存続させるだけであ
るため、っぎの書込作用に対する準備を速（することが
できる。

Ｄ−フリップフロップ１２３及び１２５のＱ−出力は、
信号Ｓ８及びＳ９の正に向うエツジの発生後における信
号Ｓ２の後続する２番目の負に向うエツジにてそれぞれ
低レベルとなる。これらのＱ−出力の波形を第４図にＳ
ｌ＋及びＳＩ３にて示しである。エツジ通過により、Ｄ
−フリップフロップ１１９及び１２１をセットさせるよ
うな信号Ｓ８及びＳ、の正に向うエツジの発生後の信号
Ｓ２の３番目の負に向うエツジが、信号Ｓ８及びＳ、の
つぎの正に向うエツジの発生以前に存在する場合には、
信号Ｓｌ＋及びＳ１３は、信号Ｓ２の４番目の負に向う
エツジが発生するまで低レベルに留まり、それらの信号
Ｓｌｌ＋ｓ１３は信号Ｓ８及びＳ９のつぎの正に向うエ
ツジの発生後に高レベルとなる。信号Ｓ８及びＳ、の正
に向うエツジが信号Ｓ２の３番目の負に向うエツジを通
過しない場合には、信号Ｓｌｌ及びＳ１３は斯かる３番
目の負に向うエツジにて再び高レベルとなる。その理由
は、やがてＤ−フリップフロップ１１９及び１２１は信
号Ｓ８及びＳ、のつぎの止縁によってそれぞれ再びセッ
トされてしまうからである。

位相検出回路３３の出力端子１３１及び１３３は、デー
タシフト回路１５の各入力端子１３９及び１４１　と、
パルス抑制回路７１の各入力端子１４３及び１４５にそ
れぞれ接続する。

データシフト回路１５の入力端子１１５及び１１７はＤ
−フリップフロップ１４７及び１４９のクロック信号入
力端子Ｃにそれぞれ接続し、これらのフリップフロップ
のＤ−入力端子はデータシフト回路１５のデータ信号入
力端子１３に接続する。従って、Ｄ−フリップフロップ
１４７及び１４９のＱ−出力端子には、第４図に周期を
ＤＩ＋　Ｄ３＋　Ｏ５＋　・・・及びＤ２．０４゜Ｄ６
＋　・・・にて示す遅延データ信号がそれぞれ発生し、
これらの信号は第４図に周期をＤＩ＋　０２＋　０３＋
・・・　にて示しであるデータクロック信号の２周期の
期間中に信号Ｓ８及びＳ、の正に向うエツジが発生した
後にその都度発生する。

Ｄ−フリップフロップ１４７及び１４９のＱ−出力端子
はＡＮＤ−ゲート１５１及び１５３の各一方の入力端子
に接続し、これらＡＮＤ）−ゲートの他方の入力端子は
データシフト回路１５０入力端子１３９及び１４１にそ
れぞれ接続する。ＡＮＤ−ゲート１５１及び１５３の各
出力端子はＯＲ−ゲート１５５０入力端子に接続し、こ
のＯＲ−ゲートの出力端子はデータシフト回路１５の出
力端子１７に接続する。この場合、データ信号はメモリ
クロック信号Ｓ２の負に向うエツジに続くこのメモリク
ロック信号Ｓ２の全期間中出力端子１７に常に発生する
。信号Ｓ１１及びＳＩ３の双方がゼロになると、この出
力端子１７からは信号が供給されなくなる。この際メモ
リクロック信号パルスはパルス抑制回路７１にて抑制さ
れる。

パルス抑制回路７１はＯＲ−ゲート１５７を有しており
、このＯＲ−ゲートの入力端子はパルス抑制回路７１０
入力端子１４３及び１４５に接続し、出力端子はＡＮＤ
−ゲート１５９の一方の入力端子に接続する。ＡＮＤ−
ゲート１５９の他方の入力端子はパルス抑制回路７１の
他方の入力端子７３に接続し、ＡＮＤ−ゲート１５９の
出力端子はパルス抑制回路７１の出力端子７５に接続す
る。ＯＲ−ゲート１５７の出力信号は第４図に波形Ｓ１
４にて示してあり、これから明らかなようにメモリクロ
ック信号Ｓ２の期間中にパルス抑制回路７１の入力端子
１４３に到来する信号Ｓ、ｌ　と入力端子１４５に到来
する信号Ｓ１３　との双方が低レベルになると、信号Ｓ
１４　　も低レベルとなり、しかもへＮＤ−ゲート１５
９はパルス抑制回路７１の出力端子７５にクロック信号
パルスを通過させることかできず、斯かる出力端子には
残りの期間中書込クロック信号が発生する。

メモリ２１はインターリーブ読取兼書込式のランダムア
クセスメモリ（ＲＡＭ）とするか、又は逐次作動回路と
することができる。直−並列変換は所要に応じメモリに
て行なうことができる。

前述した所でデータ信号と称したものは、多数のビット
が信号サンプルに関連してビット毎に発生する信号とす
るか、又はサンプル毎に並列的に処理すべき多数のビッ
トを有している信号とすることができる。並列処理作動
させる場合にはビット毎にデータシフト回路を用いる必
要がある。

データシフト回路や、位相検出回路は、上述したと同様
な機能を満たすものであれば、他のものを使用し得るこ
とは勿論である。

【図面の簡単な説明】

第１図は本発明によるテレビジョン信号メモリ書込回路
の一例の原理回路を示すブロック線図；第２図は第１図
の回路に発生する多数の信号波形図；第３図は第１図の変形例を示すブロック線図；第４図は
第３図の回路に発生する多数の信号波形図である。１・・・テレビジョン信号入力端子５・・・アナログ−ディジタル変換器（サンプリング回
路）９・・・同期信号分離器　　１５・・・データシフト回
路２１・・・メモリ２７・・・データクロック信号発生器３３・・・位相検出回路　　　３７・・・公用器７１・
・・パルス抑制回路？９．８３．８７・・・Ｄ−フリップフロップ８１・Ｎ
ＡＮＯ−ケ−）　　　　８５．８９．９１・ＡＮＤ−ゲ
ート９３・・・（ＩＲ−ケー）　　　　　９５・・・イ
ンバータ９９・・・切換スイッチ　　　１０１・・・１
７２分周器１０３、１０５．１２’７．１２９．１５１
．１５３．１５９・・・ＡＮＤ−ゲート１１９、１２１
．１２３．１２５．１３５．１３７．１４７．１４９・
・・Ｄ−フリップフロップ１５５、１５７・・・ＯＲ−ゲート −Ｎ（”）　９クロト℃

Claims

【特許請求の範囲】１、メモリクロック信号発生器（５５）を具えており、
該信号発生器（５５）をメモリ（２１）の書込クロック
信号入力端子（７７）に結合させて、前記メモリのデー
タ入力端子（１９）に供給されるテレビジョン信号のメ
モリサンプルを前記メモリ（２１）に書込ませ、前記メ
モリサンプルをデータクロック信号発生器（２７）によ
って発生されるデータクロック信号によって獲得し、該
データクロック信号が、制御ループによって前記テレビ
ジョン信号のライン周波数に結合させることのできる周
波数を有するようにしたテレビジョン信号メモリ書込回
路において、前記メモリクロック信号発生器（５５）を
、変化が起る場合に生じ得るデータクロック信号の最高
周波数よりも高い周波数で自走させ、データシフト回路
（１５）を前記データ信号入力端子（１９）に結合させ
ると共に、パルス抑制回路（７１）を前記書込クロック
信号入力端子（７７）に結合させ、前記データシフト回
路及び前記パルス抑制回路を、前記データクロック信号
発生器（２７）及び前記メモリクロック信号発生器（５
５）に結合される位相検出回路（３３）の出力回路（５
９、６１）に結合させて、前記データクロック信号とメ
モリクロック信号との位相関係が所定の位相関係を越え
る際に、前記データシフト回路（１５）により前記デー
タ信号をシフトさせると共に、前記パルス抑制回路（７
１）により前記メモリクロック信号のパルスを抑制する
ようにしたことを特徴とするテレビジョン信号メモリ書
込回路。２、前記位相検出回路（３３）を、前記データクロック
信号（３１における）とメモリクロック信号（５１にお
ける）とによって制御し得る回路とし、これら双方のク
ロック信号の相対的なエッジ通過後に前記位相検出回路
が、該回路の出力信号値（５９、６１における）を変化
し、かつ、つぎの相対的なエッジ通過後には、前記最初
のエッジ通過以前に存在していた出力信号値（５９、６
１における）に戻り、前記データシフト回路（１５）が
切換スイッチ（８９、９１、９３）を具え、該切換スイ
ッチにより非遅延データ信号（１３における）及びデー
タクロック信号周期の１／２周期遅延されたデータ信号
（８７を介して）を選択できるようにし、かつ、前記パ
ルス抑制回路（７１）を前記２つのエッジ通過の一方に
のみ反応する回路としたことを特徴とする特許請求の範
囲第１項に記載のテレビジョン信号メモリ書込回路。３、前記データシフト回路（１５）が、連続データクロ
ック信号パルス（１１５及び１１７における）によって
交互に書込むことができ、かつ、位相検出回路（３３）
の合成出力信号（１３１及び１３３における）によって
交互に読取ることのできる２つのメモリ素子（１４７、
１４９）を具え、前記位相検出回路（３３）が、連続デ
ータクロック信号パルスによって交互にセットさせるこ
とのできる２個のフリップフロップ（１１９、１２１）
を具え、これらの各フリップフロップの出力信号を前記
メモリクロック信号によって対応するメモリ素子（１２
３、１２５）に書込み可能とし、前記各フリップフロッ
プをリセット回路（１２７、１３５；１２９、１３７）
を介して、前記各フリップフロップの出力信号の１つと
、前記対応するメモリ素子の出力信号と、前記メモリク
ロック信号との組合わせ信号によってリセット可能とし
、かつ前記対応するメモリ素子が前記位相検出回路（３
３）の前記合成出力信号（１３１、１３３における）を
供給するようにしたことを特徴とする特許請求の範囲第
１項に記載のテレビジョン信号メモリ書込回路。