JPH09139733A

JPH09139733A - クロック選択回路

Info

Publication number: JPH09139733A
Application number: JP7319683A
Authority: JP
Inventors: Kenichi Nonoguchi; 健一野々口
Original assignee: Toyo Communication Equipment Co Ltd
Current assignee: Toyo Communication Equipment Co Ltd
Priority date: 1995-11-14
Filing date: 1995-11-14
Publication date: 1997-05-27

Abstract

(57)【要約】【課題】誤ったクロック信号の選択を防止するクロッ
ク選択回路を提供すること。【解決手段】互いに位相の異なる複数Ｍ系列のクロッ
クパルス列の中から、受信バースト信号の立ち上がりま
たは立ち下がりの変化点の検出タイミングに基づいて受
信バースト信号に位相同期するパルス列を選択してクロ
ック選択回路であって、受信バースト信号の立ち上がり
または立ち下がりの変化点の検出タイミングを示す信号
をＭ系列分保持するＭ個の信号保持部１１〜１４と、各
信号保持部１１〜１４からの正転出力信号を一方入力端
に入力するとともに、一方入力端に出力を行う信号保持
部の次相（但し、Ｍ相の次は１相）の信号保持部１１〜
１４からの反転出力信号を他方入力端に入力するＭ個の
アンドゲート１５〜１８とを備え、アンドゲート１５〜
１８からの出力信号を相選択信号として次段に出力して
なるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多相選択法を用い
たクロック抽出回路の分野に関する。

【０００２】

【従来の技術】従来、通信システムにおいて、受信信号
を復調するためには、その受信信号の位相に同期したク
ロック信号を抽出する必要がある。このようなクロック
信号の抽出方法としては、ＰＬＬ（Phase Locked Loop
）法，多点サンプリング法，多相選択法が一般に知ら
れており、受信信号がバースト的である場合には、以下
に述べる理由から多相選択法を用いたものが有効である
ということが従来より一般的となっている。

【０００３】すなわち、ＰＬＬ法では、位相同期確立に
時間がかかるため、受信信号がバースト的である場合に
は、相引き込み時間の制限から除外されることになる。
また、多点サンプリング法では、伝送速度の数倍のクロ
ック信号を必要とし、実際には、入力信号の数倍〜数十
倍の高速クロックが要求されるため、回路を構成する場
合に高速素子が必要となって経済性，発熱等の問題があ
る。

【０００４】図２６は、従来の多相選択法によるクロッ
ク抽出回路の一例を示すブロック図である。図２６に示
す用にクロック抽出回路５１は、多相クロック発生回路
５２、変化点検出回路５３、クロック選択回路５４、ク
ロック決定回路５５、決定結果保持回路５６、セレクタ
５７から構成されている。

【０００５】多相クロック発生回路５２は、互いに位相
の異なる複数Ｍ系列のクロックパルス列を生成するもの
であり、この複数Ｍ系列のクロックパルス列から受信バ
ースト信号に位相同期するパルス列を、変化点検出回路
５５〜セレクタ５７によって構成される選択出力手段に
よって選択して出力する。変化点検出回路５３は、受信
バースト信号の立ち上がりまたは立ち下がりの変化点を
検出するものである。

【０００６】クロック選択回路５４は、変化点検出回路
５３の変化点検出タイミングと実質的に同じタイミング
のパルスを含むパルス列をＭ系列のクロックパルス列か
ら選択するものであり、クロック決定回路５５は、クロ
ック選択回路５４の選択結果に基づいて実際に選択すべ
きパルス列を決定するものである。決定結果保持回路５
６は、クロック決定回路５５の出力を新たな出力がある
まで保持するものであり、セレクタ５７は、決定結果保
持回路５６の出力にしたがってＭ系列のクロックパルス
列の一つを選択して出力するものである。

【０００７】以上の構成において、多相クロックパルス
列から受信バーストの変化点の位相と同期するものを選
択して、そのまま使用するのではなく、一旦選択した後
に、そのクロックパルス列が正しく選択されているか否
かを判定し、実際に使用するパル列を決定する。一度決
定されたクロックパルス列については、新たな決定が行
われるまで保持する。これによって、雑音等により誤っ
たクロックパルス列が選択されたときでも、そのまま実
際の選択を行うのではないため、データの識別誤りの発
生を防止している。

【０００８】

【発明が解決しようとする課題】多相選択法は、マスタ
クロック信号を遅延回路で多相化し、これらのうちの入
力信号の位相に最も近いものを選択する方法であり、入
力信号よりも高速のクロック信号は不要であり、また、
選択のための処理時間が必要となるものの比較的短いプ
リアンブル長でクロックを抽出できること等の優れた長
所を有する。

【０００９】しかしながら、多相選択法にあっても、受
信データのジッタ、あるいは、使用デバイスの特性によ
って不適当なクロック信号を抽出する可能性があるとい
う問題点があった。また、多相選択法を採用したクロッ
ク抽出回路において、図２７に示すように、変化点クロ
ックが２つの相にまたがった点となった場合、選択回路
によって相の選択ができなかったり、２つの相を同時に
選択してしまう場合があるという問題点があった。

【００１０】本発明の課題は、上記問題点を解消し、誤
ったクロック信号の選択を防止するクロック選択回路を
提供することにある。

【００１１】

【課題を解決するための手段】請求項１記載のクロック
選択回路は、互いに位相の異なる複数Ｍ系列のクロック
パルス列の中から、受信バースト信号の立ち上がりまた
は立ち下がりの変化点の検出タイミングに基づいて受信
バースト信号に位相同期するパルス列を選択するクロッ
ク選択回路であって、受信バースト信号の立ち上がりま
たは立ち下がりの変化点の検出タイミングを示す信号を
Ｍ系列分保持するＭ個の信号保持部と、前記各信号保持
部からの正転出力信号を一方入力端に入力するととも
に、一方入力端に出力を行う信号保持部の次相（但し、
Ｍ相の次は１相）の信号保持部からの反転出力信号を他
方入力端に入力するＭ個のアンドゲートと、を備え、前
記アンドゲートからの出力信号を相選択信号として次段
に出力してなるように構成している。

【００１２】この場合、請求項２に記載するように、前
記信号保持部によってＭ系列のデューティー５０％のク
ロックパルス列を受信バースト信号の変化点で各々保持
するとともに、前記アンドゲートによって各信号保持部
によって保持された位相をそれぞれ比較してパルス列を
選択することが好ましく、また、請求項３に記載するよ
うに、Ｍ系列のクロックパルス列を奇数とし、選択した
相に対して相反する相の反転出力に基づいて相選択信号
を出力することが有効である。

【００１３】

【発明の実施の形態】以下、本願発明の一実施形態を図
１〜図９に基づいて説明する。図１は、本実施形態にお
ける位相同期クロック抽出回路の概略構成を示すブロッ
ク図であり、図２は、図１における各ノードの波形図を
示す。なお、図１において、図２０に示す従来例と同一
要素部分には同一符号を付している。

【００１４】図１に示すように、位相同期クロック抽出
回路１は、大別して、それぞれ位相の異なる複数のＭ系
列クロックパルス列を生成する多相クロック発生回路２
と、この複数のＭ系列クロックパルス列から、受信バー
スト信号に位相同期するパルス列を選択して出力する選
択手段３とからなり、さらに、この選択手段３は、変化
点検出回路４、クロック選択回路５、クロック決定回路
６、決定結果保持回路７、セレクタ回路８、Ｄラッチ回
路９から構成されている。

【００１５】多相クロック発生回路２は、基準となるク
ロック信号（以下、基準クロック信号）を所定時間シフ
トしていくことにより、多相クロック信号を生成するも
のであり、本例では、基準クロック信号Ｃ１を含めてＭ
相分のクロック信号Ｃ１，…，ＣＭを生成している。変
化点検出回路４は、受信バースト信号Ａの変化点（クロ
ック立ち上がり点及びクロック立ち下がり点）を検出す
るものであり、クロック選択回路５は、変化点検出回路
４から出力される変化点検出タイミング信号Ｂに基づい
て、受信バースト信号Ａを取り込むべきクロックパルス
信号をラッチし、Ｍ系列クロックパルス列の変化点があ
る相を選択するものである。

【００１６】クロック決定回路６は、クロック選択回路
５による選択結果に基づいて、実際に選択すべきクロッ
クパルス列を決定するものであり、決定結果保持回路７
は、クロック決定回路６からの出力を新たな出力がある
まで保持するものである。セレクタ回路８は、決定結果
保持回路７の出力に基づいて、Ｍ系列クロックパルス列
のいずれか一つを選択して出力するものであり、この抽
出された抽出クロック信号Ｆは、外部に出力されるとと
もに、Ｄラッチ回路９のクロック端子ＣＫに入力され
る。

【００１７】図２では、受信バースト信号Ａのタイミン
グで入力されたものが結果的に抽出クロック信号Ｆのク
ロックパルス位相が抽出されたことになっている。実際
には、抽出された抽出クロック信号Ｆをクロックパルス
信号として、受信バースト信号ＡをＥＳ（Erastic Stor
e ）あるいはＦＩＦＯ（First In First Out）メモリに
取り込み、受信バースト信号Ａを装置内クロック位相に
乗せ換えることに使用される。Ｍ系列のクロックパルス
列の中から適切なパルス列を決定するためには、クロッ
ク選択回路５及びクロック決定回路６をいかなる回路に
するかが重要なポイントとなる。

【００１８】すなわち、位相同期クロック抽出方式で
は、データ伝送速度が速い場合には、受信データのジッ
タ、受信データの劣化によるデューティーの偏差、ま
た、本回路のデバイスの特性による各Ｍ系列のクロック
パルス列間の遅延量及び偏差、さらには、それによる各
Ｍ系列のクロックパルス列のデューティーの偏差等によ
って誤ったクロック信号を選択しないように考慮しなく
てはならない。この問題を解決するのが、クロック選択
回路５の役割となる。また、前述の理由にて、誤って選
択されたクロックパルス信号を実際には決定しないよう
に考慮するのがクロック決定回路６の役割となる。

【００１９】以下に示す実施形態では、クロック選択回
路５に着目したものであり、図３は、本実施形態におけ
るクロック選択回路の回路図であり、本例では、４系列
の場合を例に採り説明する。なお、以下の説明におい
て、各クロックパルス相間において理想的な遅延量を１
／（Ｆ・Ｍ）（すなわち、受信バーストデータ長１／Ｆ
をＭ分割した時間）とした場合を基準として遅延量の大
・小を表し、５０％のデューティー比を基準としてデュ
ーティーの大・小を表している。

【００２０】図３において、本例でのクロック選択回路
５は、相１〜相４のクロック信号を処理するため、Ｄフ
リップフロップ回路１１〜１４、アンドゲート１５〜１
８から構成されている。各Ｄフリップフロップ回路１１
〜１４の入力端には、多相クロック発生回路２により発
生された各相（４相）分のクロックパルス信号が入力さ
れ、このクロックパルス信号を、変化点検出回路４から
の変化点検出パルスによってラッチする。そして、これ
らの各Ｄフリップフロップ回路１１〜１４の出力端を隣
り合うアンドゲート１５〜１８の一方入力端にそれぞれ
接続する。これによって、隣り合う出力が“Ｌ”，
“Ｈ”となることを次段のアンドゲート１５〜１８で検
出し、ここで検出された信号のクロックパルス信号が選
択される。

【００２１】次に上述実施形態の作用について、図４〜
図９を参照して説明する。図４は、図３におけるクロッ
ク選択回路５によって相１を選択する場合の波形図を示
す。まず、系列数となるＭの値の決定方法について述べ
る。本発明の最終的な目的は、クロック抽出回路１によ
り抽出されたクロックパルスによって受信バースト信号
Ａを誤りなく取り込むことであるが、Ｍの値を決定する
には、受信バースト信号の伝送速度Ｆと、信号を取り込
むべきフリップフロップ等のセットアップタイムＴst、
ホールドタイムＴhdとの関係から決定すべきである。

【００２２】図５は、相１が選択される場合の例を示し
たものである。相１が選択される場合には、受信バース
ト信号Ａの変化点が変化点１〜変化点２の範囲内にある
ときに選択されることになる。したがって、伝送速度を
Ｆ、ホールドタイムをＴhdとすると、｛（１／２）−（１／Ｍ）｝・１／Ｆ＞Ｔhd となるようなＭの値を決めるべきであり、また、受信バ
ースト信号Ａのジッタによるデータのデューティの偏差
を±ｄ％とすると、｛（１／２）−（１／Ｍ）｝・（１−ｄ／１００）・１
／Ｆ＞Ｔhd となるようなＭの値を決めればよい。

【００２３】そして、セットアップタイムＴstについ
て、本例では、（１／２）×（１／Ｆ）のホールドタイ
ムＴhdより充分な余裕があることが明らかであるため、
考慮せずともよいことがわかる。さらに、実際の設計に
あたっては、多相クロック発生回路２の各相の遅延量が
必ずしも理論値通りに設定できず、変動が生じること、
また、各相のクロックパルス信号のデューティーが必ず
しも５０％でなく、変動が生じること等を考慮にいれる
必要がある。

【００２４】図６は、各相のクロックパルス信号の遅延
量が大の場合の例、図７は、各相のクロックパルス信号
の遅延量が小の場合の例を示す波形図であり、図８は、
各相のクロックパルス信号のデューティーが大の場合の
例、図９は、各相のクロックパルス信号のデューティー
が小の場合の例を示す波形図である。図６〜図９に示す
ように、ホールドタイムＴhdの余裕がさらになくなる場
合がある。

【００２５】このように本例では、クロックパルス信号
の遅延量及びデューティーが大きくなるように設計すべ
きであることがわかる。また、逆に、クロックパルス信
号の遅延量が小さく、または、デューティーが小さくな
る場合については、Ｍの値もそれ相当の配慮し、決定す
べきであることがわかる。すなわち、クロック選択回路
５を上記したように構成することで、クロックパルス信
号を変化点毎に必ず１つ選択することができ、確実に受
信バースト信号を取り込んで誤選択を回避することがで
きる。

【００２６】ここで、クロックパルス信号の遅延量の大
・小についてどちらがよいかという理由を説明する。図
６では、相１が選択される相の範囲が他の相が選択され
る範囲と比較して極端に狭く、図７では、相１が選択さ
れる相の範囲が他の相が選択される範囲と比較して極端
に広いことがわかる。すなわち、図７において、相１が
選択される場合、クロックパルス（相１）とデータとの
間隔が狭くなり、ホールドタイムＴhdのマージンが少な
くなって誤動作を引き起こす可能性がある。図６では、
Ｍ＝４であるにもかかわらず、Ｍ＝３と同様の動作が得
られる。このように、クロックパルス信号の遅延量は大
きい方がよいということがわかる。

【００２７】次に、クロックパルス信号のデューティの
大・小についてどちらがよいかという理由を説明する。
図８及び図９において、最悪の場合に選択されたクロッ
クパルス信号をみると、図８に示す方がクロックパルス
信号に対するデータのホールドタイムＴhdのマージンが
大きくとれていることがわかる。このように、クロック
パルス信号のデューティも大きい方がよいということが
わかる。

【００２８】ところで、クロックパルス信号の遅延量が
小さい場合、また、デューティが小さい場合には、Ｍの
値を増やすことにより、ホールドタイムＴhdを満足させ
ることができる。しかし、Ｍの値を大きくするというこ
とは、回路規模も大きくなって価格，消費電力，故障率
の面で不利となる。したがって、適切なＭの値を決定す
ることは重要なファクターとなる。

【００２９】以下、本願発明の他の実施形態を図１０，
図１１に基づいて説明する。図１０は、本実施形態にお
けるクロック選択回路の回路図であり、図１１は、図１
０におけるクロック選択回路５’によって相４を選択す
る場合の波形図を示す。なお、図１０において、図３に
示す実施形態と同一要素部分には同一符号を付してい
る。

【００３０】前実施形態におけるクロック選択回路５で
は相１を選択していたが、本実施形態におけるクロック
選択回路５’では相４を選択するように構成されてい
る。具体的には、本実施形態におけるクロック選択回路
５’もクロック選択回路５と同様の構成となっている
が、図３において、相１〜相４に対応するアンドゲート
１５〜１８の出力順が、図１０では、アンドゲート１
６’〜１８’，１５’となって１相ずつずれている。

【００３１】また、前実施形態の場合、ホールドタイム
Ｔhdについて考慮する必要があったが、本実施形態で
は、セットアップタイムＴstについて同様な考慮が必要
となっている。すなわち、前実施形態では、ホールドタ
イムＴhdにのみ考慮すればよく、本実施形態では、セッ
トアップタイムＴstにのみ考慮すればよいことになる。
これは、換言すると、前実施形態では、ホールドタイム
Ｔhdの余裕が少なく、本実施形態では、セットアップタ
イムＴstの余裕が少ないということになる。

【００３２】次に、セットアップタイムＴst，ホールド
タイムＴhd共に余裕を配分する方法を説明する。以下、
本願発明のさらに他の実施形態を図１２〜図１４に基づ
いて説明する。図１２は、本実施形態における位相同期
クロック抽出回路の概略構成を示すブロック図であり、
図１３は、本実施形態におけるクロック選択回路の回路
図である。なお、図１２〜図１４において、図１及び図
３に示す実施形態と同一要素部分には同一符号を付して
いる。

【００３３】図１２に示す位相同期クロック抽出回路
１’おいて、図１に示す位相同期クロック抽出回路１と
の差異は、セレクタ回路８の出力が反転出力となってい
る点にある。また、図３の実施形態におけるクロック選
択回路５では相１を選択していたが、本実施形態におけ
るクロック選択回路５”では相３を選択するように構成
されている。具体的には、本実施形態におけるクロック
選択回路５”もクロック選択回路５と同様の構成となっ
ているが、図３において、相１〜相４に対応するアンド
ゲート１５〜１８の出力順が、図１３では、アンドゲー
ト１７”，１８”，１６”，１５”となっている。

【００３４】図１４は、図１３におけるクロック選択回
路によって相３を選択する場合の波形図である。まず、
図１４に示すようなタイミングで受信バースト信号Ａが
入力された場合、相３のクロックパルス信号を選択し、
実際は、相３の立ち下がり（この場合、反転信号の立ち
上がり）で受信バースト信号Ａを取り込む。ここでは、
図３に示す実施形態との差異はみられないが、各相のク
ロックパルス信号の遅延量が理論値と異なったときや、
各相のクロックパルス信号のデューティー比が５０％で
ないときに差異が現れてくる。

【００３５】図１５は、図１３におけるクロック選択回
路による相３の選択範囲を示す波形図、図１６は、各相
のクロックパルス信号の遅延量が大の場合の例、図１７
は、各相のクロックパルス信号の遅延量が小の場合の例
を示す波形図であり、図１８は、各相のクロックパルス
信号のデューティーが大の場合の例、図１９は、各相の
クロックパルス信号のデューティーが小の場合の例を示
す波形図である。

【００３６】第三実施形態と第一実施形態とを対比させ
ると、論理値に関しては、第一実施形態も第三実施形態
もデータとクロックとの関係は同じである。そして、図
５〜図９と図１５〜図１９とをそれぞれ比較すると、図
１６，図１７，図１９では、ホールドタイムＴhdのマー
ジンが大きくとることができ、また、図１８では、マー
ジンが少なくなるものの、問題のない程度であると考え
られる。したがって、第一実施形態と比較して第三実施
形態の方が設計負担が軽減され、余裕度も大きくとれる
ことがわかる。

【００３７】以上までの説明は、４系列のクロックパル
ス列の場合について述べたが、Ｍが５、つまり、５系列
のクロックパルス列の場合については、図２０に示すよ
うなタイミングとなる。すなわち、本実施形態では、相
３を選択する受信バースト信号Ａの位相の範囲を考える
と、セットアップタイムＴst，ホールドタイムＴhd共に
十分な余裕が分配されていることがわかる。

【００３８】また、図２１〜図２４は、５系列のクロッ
クパルス列の場合の各波形例を示し、図２１は、各相の
クロックパルス信号の遅延量が大の場合の例、図２２
は、各相のクロックパルス信号の遅延量が小の場合の例
を示す波形図であり、図２３は、各相のクロックパルス
信号のデューティーが大の場合の例、図２４は、各相の
クロックパルス信号のデューティーが小の場合の例を示
す波形図である。

【００３９】図２５は、前述の第一実施形態〜第三実施
形態におけるセットアップタイムＴst及びホールドタイ
ムＴhdのマージンをまとめたものである。

【００４０】このように、各相のクロックパルスの遅延
量が理論値より異なった場合については、セットアップ
タイムＴst，ホールドタイムＴhd共に余裕を分散するこ
とができ、各相のクロックパルス信号のデューティーが
５０％ではない場合については、５０％のときと全く差
異がないことがわかる。つまり、本実施形態の場合に
は、クロックデューティーには全く依存しないことにな
る。

【００４１】以上説明したように、本発明では、クロッ
ク選択選択回路５によって、所望のクロック信号選択で
きない場合や、複数選択することを防止し、適切なクロ
ックパルス列を抽出することができる。また、クロック
パルス列を奇数列設けることによる不適当なクロックパ
ルス信号の抽出を回避することができる。

【００４２】

【発明の効果】本発明では、変化点クロックが２つの相
にまたがるといったことがなく、確実に一つの相で選択
されるため、相の選択ができなかったり、複数の相を同
時に選択してしまうといった、誤ったクロック信号の選
択を防止することができる。

【図面の簡単な説明】

【図１】本実施形態における位相同期クロック抽出回路
の概略構成を示すブロック図。

【図２】図１における各ノードの波形図。

【図３】第一実施形態におけるクロック選択回路の回路
図。

【図４】図３におけるクロック選択回路によって相１を
選択する場合の波形図。

【図５】図３におけるクロック選択回路による相１の選
択範囲を示す波形図。

【図６】各相のクロックパルス信号の遅延量が大の場合
の例を示す波形図。

【図７】各相のクロックパルス信号の遅延量が小の場合
の例を示す波形図。

【図８】各相のクロックパルス信号のデューティーが大
の場合の例を示す波形図。

【図９】各相のクロックパルス信号のデューティーが小
の場合の例を示す波形図。

【図１０】第二実施形態におけるクロック選択回路の回
路図。

【図１１】図１０におけるクロック選択回路によって相
４を選択する場合の波形図。

【図１２】本実施形態における位相同期クロック抽出回
路の概略構成を示すブロック図。

【図１３】第三実施形態におけるクロック選択回路の回
路図。

【図１４】図１３におけるクロック選択回路によって相
３を選択する場合の波形図。

【図１５】図１３におけるクロック選択回路による相３
の選択範囲を示す波形図。

【図１６】各相のクロックパルス信号の遅延量が大の場
合の例を示す波形図。

【図１７】各相のクロックパルス信号の遅延量が小の場
合の例を示す波形図。

【図１８】各相のクロックパルス信号のデューティーが
大の場合の例を示す波形図。

【図１９】各相のクロックパルス信号のデューティーが
小の場合の例を示す波形図。

【図２０】５系列のクロックパルス列を用いる場合の波
形図。

【図２１】各相のクロックパルス信号の遅延量が大の場
合の例を示す波形図。

【図２２】各相のクロックパルス信号の遅延量が小の場
合の例を示す波形図。

【図２３】各相のクロックパルス信号のデューティーが
大の場合の例を示す波形図。

【図２４】各相のクロックパルス信号のデューティーが
小の場合の例を示す波形図。

【図２５】各実施形態におけるマージンの程度を示す
図。

【図２６】従来の多相選択法によるクロック抽出回路の
一例を示すブロック図。

【図２７】従来の多相選択法の問題点を説明するための
波形図。

【符号の説明】

１位相同期クロック抽出回路２多相クロック発生回路３選択手段４変化点検出回路５クロック選択回路６クロック決定回路７決定結果保持回路８セレクタ回路９Ｄラッチ回路１１〜１４Ｄフリップフロップ回路１５〜１８アンドゲート

Claims

【特許請求の範囲】

【請求項１】互いに位相の異なる複数Ｍ系列のクロック
パルス列の中から、受信バースト信号の立ち上がりまた
は立ち下がりの変化点の検出タイミングに基づいて受信
バースト信号に位相同期するパルス列を選択するクロッ
ク選択回路であって、受信バースト信号の立ち上がりまたは立ち下がりの変化
点の検出タイミングを示す信号をＭ系列分保持するＭ個
の信号保持部と、前記各信号保持部からの正転出力信号を一方入力端に入
力するとともに、一方入力端に出力を行う信号保持部の
次相（但し、Ｍ相の次は１相）の信号保持部からの反転
出力信号を他方入力端に入力するＭ個のアンドゲート
と、を備え、前記アンドゲートからの出力信号を相選択信号として次
段に出力してなることを特徴とするクロック選択回路。
【請求項２】前記信号保持部によってＭ系列のデューテ
ィー５０％のクロックパルス列を受信バースト信号の変
化点で各々保持するとともに、前記アンドゲートによっ
て各信号保持部によって保持された位相をそれぞれ比較
してパルス列を選択することを特徴とする請求項１記載
のクロック選択回路。
【請求項３】Ｍ系列のクロックパルス列を奇数とし、選
択した相に対して相反する相の反転出力に基づいて相選
択信号を出力することを特徴とする請求項１または２記
載のクロック選択回路。