JPS60227541A - ディジタルｐｌｌ回路 - Google Patents

ディジタルｐｌｌ回路

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JPS60227541A
JPS60227541A JP59236569A JP23656984A JPS60227541A JP S60227541 A JPS60227541 A JP S60227541A JP 59236569 A JP59236569 A JP 59236569A JP 23656984 A JP23656984 A JP 23656984A JP S60227541 A JPS60227541 A JP S60227541A
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ヒー・ウオン
ラマナサ・ブイ・バラクリシユナン
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
    • H—ELECTRICITY
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、直列ディジタル・データの受取りおよび復号
に関し、特にマンチェスタ符号化データをＮＲＺデータ
およびクロック信号へ復号する高解像力、高速ディジタ
ル位相ロック・ループ回路に関する。
多（の種類の情報が２進数で符号化され表わすことがで
きる。２進数は予め定めた長さ即ち桁数、例えば８桁数
を有し、各桁は２つの可能な値の内１つを有する。２進
数は、例えば第１（ａ）図に示される如き非零復帰（Ｎ
ＲＺ）ビット信号として知られる高低電圧信号を用いて
電子的に表わすこともできる。これらの信号は、トラン
スミッタからレシーバへ通信することができる。このよ
うな通信を単一回線または相当の経路を介して行なうこ
とが一般に望ましい。これは、１つの２進数（バイト）
のビットを遂次送出し、その後人のバイトのビットが続
（、等のようにして行なわれる。
連続的なエラーのない通信のためには、レシーバは個々
のピッートを識別することができなげればならない。例
えば、２つの連続する低電圧の信号は１つのロー信号と
間違えてはならない。一般に、直列トランスミッタは指
定速度でデータ・′ビットを送出するため正確なりロッ
クを使用し、レシーバは受取ったデータ・ビットの境界
を探す場所を予測するため整合されたクロックを使用す
る。しかし、送信が進行するに伴い、レシーバはトラン
スミッタのクロックのタイミングに対して不可避的Ｋ「
ｌ−ゝリフト」を生じて、レシーバの位相ジッタリング
の公差および受取った信号におけるノイズを減じる。
トゝリフトの問題に対する従来技術の解決法は、２つの
クロックが再び同期できるようにレシーバに対してトラ
ンスミッタのクロック信号を与えることである。これを
行なうための１つの従来の手法は、データ・ビットの「
マンチェスタ」符号化として知られる。この手法によれ
ば、トランスミッタは排他的ＯＲ（ＸＯＲ）ゲートを用
いて通信されるべきＮＲＺデータ・ビット信号（第１ａ
図）を、データ・ビットの送信周波数の２倍で振動する
トランスミッタのクロック信号（第１ｂ図〕と組合せる
。この方法で、各ビットの最初の半分が元のＮＲＺデー
タ・ビットの値の逆数値となりまた最後の半分がＮＲＺ
データ・ビットと同じ値となるマンチェスタ符号化デー
タ・ビット・ストリーム（第１ｃ図）を生じる。元のＮ
ＲＺデータ・ビットの境界におけるどんなステップも排
除される。しかし、更に重要なことは、各マンチェスタ
・データ・ビットの境界間の中間には、トランスミッタ
のクロック信号と対応するステップが存在する。ビット
の境界におけるステップなしにマンチェスタ符号化され
た交互のＮＲＺｌと００「プリアンプル」慄１０図）は
、レシーバがトランスミッタのクロック信号と同期して
これにロックすることを許容するため送出される。レシ
ーバは、このように、個々に受取ったデータ・ビットを
識別すること、および個々に送出されるクロック信号の
必要のないトランスミッタの内部処理にその内部処理を
同期させることができる。
レシーバはマンチェスタ・データを復号して、いくつか
の点において受取られた各データ・ビットをサンプルす
ることによりＮＲＺデータを回復する。このレシーバ・
クロックは送出されるクロックの縁部の％ビット内にト
ラ／スミツタ・クロックに対するサンプルに対してトラ
ンスミッタ・クロックの２５％以内に整合されなければ
ならず、さもなければサンプルは中間ビット・ステップ
の不適正な側即ちビットの境界の外側において行なわれ
ることになる。一般にＥｔｈｅｒｎｅｔ■構内回路網に
おいて使用される如きｉＱＭＨｚのクロック信号の場合
には、ビットはそれぞれ持続周期において１００ナノ秒
（ｎｓｅｃ）であり、そのため組合されたトランスミッ
タとレシーバの公差は正確な復号を確保するため±２５
ナノ秒（１００ナノ秒の２５％）とならなければならな
い。２２ナノ秒のビット境界の偏差は異常ではないため
、レシーバはトランスミッタ・クロックが士６ナノ秒以
内、望ましくは古２ナノ秒以内に予測しなければならな
い。
従来の位相ロック・ループ（ＰＬＬ　）レシーバ回路は
、そのクロックを受取ったクロック縁部に比較してこれ
を調整することによりその同期状態を維持する。高速の
ＰＬＬレシーバは、通常アナログ回路を使用する。アナ
ログＰＬＬにおいては、受取ったレシーバ・クロック信
号は、クロック信号の位相差の持続期間において一定の
電圧出力パルスを生じるコンパレータに対して与えられ
る。この出カッξルスは積分されて１つの電圧を生じ、
この電圧は電圧制御発振器（ＶＣＯ）に対して与えられ
て位相ロックされたレシーバのクロック信号を生じる。
アナログＰＬＬは無限解像力に対する電位を有するが、
外部の精度の高い抵抗およびコンデンサを必要とする。
更に、アナログ回路は信号ノイズを受け易く、このため
実際の構成においてはその解像力の制約となる。
ディジタルＰＬＬ回路は、外部の精度の高い素子を必要
としない。しかし、ディジタルＰＬＬ回路の解像力はそ
の「有効」サンプリング間隔、即ちサンプルを取出すこ
とができる最短の間隔に制約される。ＰＬＬ回路におい
ては、高速のクロック信号がカウンタを予め選定した数
に増進させ、このカウンタはサンプル・クロック信号を
受取るクロック信号との比較のためコンパレータに対し
て与える。従来は、もしサンプル・クロック信号が進む
・と、カウンタの入力ターミナルに対して与えられる・
ξルス・ストリームから・ξルスを落してカウンタを遅
れさせる。もしサンプルクロック信号が遅れると、余分
のパルスがカウンタ入力ストリームに挿入される。
この操作方法は、パルスが加除されなければならない速
度の故に望ましいものではない。例えば、ｉｏＭＨｚで
データを受取るため必要な２ナノ秒のエラー・マージン
内で従来の方法によりディジタルＰＬＬが作動するため
には、サンプルは２ナノ秒に少なくとも１回の割合即ち
５００ＭＥ（ｚの速度で取出されなければならない。余
分の・ξルスをカウンタの入力ストリームに挿入するた
めには、駆動クロックはサンプリング速度の２倍、即ち
１ナノ秒のパルス周期であるＩＧＨｚで作動しなければ
ならない。このパルスは、例えば立上りおよび立下り時
間がそれぞれ０．０５ナノ秒として、０．４ナノ秒の周
期の半分よりも短（なければならない。今日の技術によ
り生成することができる最も早い満足し得るクロック信
号は約２５０ＭＨｚであるため、従来の手法による１０
ＭＨｚのディジタルＰＬＬの復号は必要とされる解像力
を以て達成され得ない。従って、駆動クロック周期より
も短い有効なサンプリング間隔を提供するディジタルＰ
ＬＬ技術に対する需要が存在する。
本発明は、異なる位相の一連のクロック信号を提供する
駆動クロック・ゼネレータと、駆動クロックとは異なる
位相クロック信号間の時間差と等しい有効な位相ロック
による解像力を得るクロック信号の位相セレクタを使用
する。この駆動クロックは多重段を有し、隣接する位相
間の時間差は段数により除した駆動クロック周期となる
。駆動クロック信号の選択された位相がシステムのクロ
ック・ゼネレータにおけるカウンタを増進させて、受取
るビット速度の４倍でサンプル・クロック信号を生じ、
またビット速度においてデータ・クロック信号を生じる
。
このサンプル・クロックは、回路がロックされる時、シ
フト・レジスタをしてビットの％の点において受取られ
た信号をサンプルさせる。サンプル・・ξターンは、サ
ンプル・クロックが前進するか後退することをどちらを
必要とするかを表示する。もし中間のビット・クロック
縁部において得たサンプルが最初の％のサンプルと一致
するならば、駆動クロック信号は進み、駆動クロック・
ゼネレータからの遅れ位相信号へ切換えることにより遅
れさせることを必要とする。反対に、もし中間のビット
のθサンプルが６番目の％サンプルと一致するならば、
駆動クロック信号は遅れを生じて進む位相に進ませるこ
とを必要とする。位相セレクタ即ちコミュテータは、駆
動クロック信号としてその時使用された位相を置換する
ため多重位相のクロック・ゼネレータの進みまたは遅れ
の出力信号を選択することにより駆動クロックのタイミ
ングに対する訂正を行なう。位相ロックされたデータ・
クロック信号は、出力信号として与えられる受取られた
データ・ビットを再びロックするために使用される。こ
のデータ・クロック信号もまた別の出力信号として与え
られる。
第４図においては、本発明のディジタル位相ロック・ル
ープ１００が入力ターミナル１０１においてマンチェス
タ符号化直列データを受取り、またそれぞれ出力ターミ
ナル２００，２０１において位相ロックされたデータ・
クロック信号および復号されたＮＲＺデータ・ストリー
ムを生じる。
駆動クロック・ゼネレータ１２０は、これから予め定め
た（等間隔の９位相関係を有するＮ個のクロック信号が
Ｎ個の各出力ターミナルにおいてφ１、φ２、φろ（１
１、φＮ）として与えられる。これらのクロック信号は
第６図に示される。ある時点において、異なる位相のク
ロック信号のある選択されたものが回線１６０上で駆動
クロック信号として用いられ、これがシステムのクロッ
ク・ゼネレータ１４０に与えられる。このゼネレータ１
４０は、受取ったデータ・ビットの速度の４倍のサンプ
ル・クロック信号１４４およびデータ・ビット速度にお
けるデータ・クロック信号１４５を生じる。サンプルク
ロック信号１４４は、データ・ビット・サンプルをシフ
ト・レジスタ１１０ヘクロツクする。各ビットの最初の
（境界の）サンプルは用いられない。データ・ビットの
％、％および％の点がその時データ・クロック１４５に
よって位相検出器１５０に対してクロックされる。
本文にお見・では「有効」・ξターンと呼ばれるある縁
部の両端で得られるデータ・ビット・ラーンプルのパタ
ーンにおいては、第１と第６のサンプルは逆の値を有す
る。第２図を参照されたい。中間のサンプルはこれが得
られたクロック縁部の側におけるサンゾルと一致し、こ
れによりサンプル・クロック１４４のタイミングの進み
および遅れのどちらを必要とするかを表示する。従って
、位相デコーダ１５０は、信号ＵＰ／ＤＯＷＮをコミュ
テータ１６０に対する回線１５８に与え、これが駆動ク
ロック信号回線１６０をそのクロック位相φからその時
の進みまたは遅れの位相へ適当に切換えるのである。
前記コミュテータは、回路は実質的に同期させられる間
、ロック解像力よりも更に正確なロックを試みるため連
続するビットに対する１枢動クロック位相間で前後に飛
越しは行なわない。同様に。
コミュテータはジッタリング（振動）するデータ・クロ
ック信号において個々のビットを追跡しようとはしない
。このような活動状態を減衰させるため、先行ビットに
対する逆の訂正を要求するＵＰ／ＤＯＷＮ信号が与えら
れる時、位相デコーダ１５０もまたＦ（ＯＬＤ信号を回
線１５９に対して与える。
正規の位相訂正は意図的な微細なロック解像力と同程度
に逼ぎないため、長い調整のためには多くのビットを要
することになる。最初に受取ったデータ・クロックにつ
いて収束するため、本発明は小さな訂正を繰返す代りに
高速のロック回路１８０を使用することが望ましい。位
相検出器１５０が逆の値の第１と第６のビットにより有
効なサンプル・・ξターンを認識しない時は常に回線１
５４に対して「キャリアなし」即ち「無効コード」信号
を与えて、システムのクロック・ゼネレータ１４０の周
波数をしてサンプル・クロック１４４の周波数を望まし
くは２倍増加させ、これによりサンプル間隔を半分にす
る。この回路がロック・モートゝにありかつキャリアが
検出される間、クロック・ゼネレータ１４０はデータ・
ビット速度の４倍でサンプル・クロック１４４を生じる
ことになる。しかし、回線１５４上の「キャリアなし」
信号は高速ロック回路１８０をして回線１８１に対して
ハイの信号を与えさせ、システムのクロック・ゼネレー
タ１４０がサンプル・クロックを生じて・ξルスをビッ
ト当り８回ランチする時、このゼネレータを早いロック
・モートゝに置く。第２図においては、サンプルＣを得
る時最初の有効コード（Ａ、　Ｂ、　Ｃ）が中間のビッ
トのクロックの縁部の後１ビツトのおそらくは％以内に
認識されることになり、早いロック回路１８０は回線１
８１．１８２に対してローの信号を与えてシステムのク
ロック・ゼネレータ１４０をこの点に強制する。
ビットの境界ｒＤＪを通過する時、システムのクロック
・ゼネレータ１４０はその正規のビット当り４倍の速度
でサンプルすることになる。
位相のロック解像力は駆動クロック段の遅れに依存する
が、多重膜の位相差の補正は、各ビットを更に頻繁に、
例えば６乃至８回サンプリングすることにより行なって
、クロックの偏りの方向のみでなく大きさをも表示する
サンプル・・ξターンを得ることができる。反転循環発
振器は通常ループにおいて奇数段を有するが、ループの
外側に余分の偶数段を付設することができ、もし全ての
段が１つの集積回路の一部であったならば、その遅れは
略々同じとなる。コミュテータ１６０における更に複雑
なロジックおよびゼネレータ１２０における充分な発振
段は任意の段数の遅れを早めたり遅らせる方向に切換え
ることもできる。これにより、早いロック回路１８０の
必要を相殺することになる。
本発明は、第５図に示された如きＴＴＬ構造を用いて構
成することもできる。ピン番号は示唆される構成素子に
ついて示されている。駆動クロック・ゼネレータ１２０
は、７４Ｃ１４型の如きインバータ１２２および７４Ｇ
９０６の如き増巾器１２６からなっている。発振器の周
期は、アナログ位相のロック・ループ１２５により調整
される回線１２４上の制御電圧の関数である。アナログ
ＰＬＬは、安定した水晶発振器（図示せず）からの基準
周波数１２６に対してロックするだけでよく、厳密な構
成ではない。フィルタの構成素子は、本発明の性能に大
きな影響を及ぼすことなく変更することができる。発振
器の出力位相の１つ、例えばφ１はアナログＰＬＬ　１
２５に対してフィードバックされ、ＣＤ　４０２４型の
如きカウンタ１２７により除算される。このカウンタ１
２７の出力は、ＣＤ　４０４６型でよいコンパレータ１
２８により基準周波数１２６と比較される。コン・ξレ
ータ１２８は、位相差に比例する幅のパルスを生じる。
パルスの幅がコンデンサ１２８を充電し、望ましくはＰ
Ｏ４型トランジスタ１６１０ベースにおける電圧を維持
する。このトランジスタを流れる電流が発振器１２１段
に対して与えられる制御電圧１２４を調整する。
また第６図においては、インバータ１２２からのθ１の
立下り部四が、１段の遅れの後（インバータ＋増巾器）
、θ２の立上り部［」を生じ、次いで次の遅れの後、θ
６の立下り部ｒＪＪが、また別の遅れの後θ１の立上り
部■」を生じることになる。このように、θ１（θ２お
よびθ６についても同様）の周期は６段の遅れとなる。
発振器１２１またはフリップ７０ツブ１３６．１６７．
１６８の出力ターミナルにおいて、どの段でも、例えば
Ｒ′も膜堰により別の位相におけるある周期の後の三分
の−だけ平行となり、残りの位相において段Ｐ゛により
ある周期の三分の−だけ平行となる。
パルス列θ１、θ２およびθ６は望ましくは７４Ｃ９０
６である増巾器１６５によってバッファされる。
この・ξルス列は、ＣＤ４０４４型が使用できるセット
／リセット型フリツゾフロツプ１３６．１３７．１６８
によって再整形される。各発振器段の出力回線θからの
立下りはフリップ７０ツブをセットし、４段後に同じフ
リップフロップをリセットして第６図に示される如きφ
波形を生じる。このように、φ信号は４段の遅れがハイ
であり２段の遅れがローである周期を有する。
最初に回路１００に対して電力が与えられる時、コミュ
テータ１６０は誤って任意にφ２を選択する。もし全て
の６つの選択回線５ＥＬ−１、ＳＥＬ　−２、ＳＥＬ　
−３がハイであれば、ＡＮＤゲート１６１がフリップフ
ロップ１６２．１６４をリセットしてφ２がフリップフ
ロップ１６６をハイにセットしてそのＱ出力がターミナ
ル１６５をローにセットすることを許容する。もし全て
の６つの選択回線がローであれば、ＮＯＲゲート１６６
がフリップフロップ１６６をセットする。コミュテータ
・フリップフロップはＣＤ４０１３型でよい。
位相デコーダ１５０が有効サンプル・パターンを検出す
るまで、これはハイの信号を回線１５４に与えて、早い
ロック回路１８０をしてハイの信号を回線１８１に対し
て与えさせ、カウンタ１４１を７の値にさせる。次の駆
動クロック１６０のパルスと同時に、カウンタ１４１が
８に増進すると、各カウンタの出力ピンが値を変更し、
ラッチ・クロック１４６０回線に対して与えられ早いロ
ック回路１８０を循環するものの１つが、次の駆動クロ
ック１６０の・ξルスと同時に、カウンタ１４１を再び
７にリセットして通常の速度の８倍でラッチ・クロック
１４６のパルスを生じる。
回路が受取ったデータ・クロックに対してφ２を用いて
ロックされる時、ラッチ１６７の出力回線ＳＥＬ　−２
はハイとなり、回＠５ＥＬ−１およびＳＥＬ　−３はロ
ーとなる。ラッチ１６７は７４０１７３型であることが
望ましも・。各選択回線は入力ｒＤＪに対して加えられ
、対応する駆動クロック位相出力φが各フリップフロッ
プ１６２．１６ろマタは１６４のクロック入力側に対し
て加えられる。選択されないフリップフロップ１６２お
よび１６４はハイＱ信号を各ＮＯＲゲート１６８．１７
０　に対して加え、ＮＯＲゲートの出力をローに保持し
、φ１およびφろ信号を阻止する。選択されたフリップ
フロップ１６６はローのｑ信号をＮＯＲゲート１６９に
対する回線１６５に対して与えて、φ２２倍が反転され
たゲート１６９および再び反転されたＮＯＲゲート１７
１を通過することを許容する。ＮＯＲゲート１７１の出
力は回線１６０上のシステムの駆動クロックであり、こ
れがコミュテータ自体およびシステムのクロック・ゼネ
レータ１４０を駆動し、その結果人力シフト・レジスタ
１１０および位相デコーダ１５０を駆動する。
回、’＃１５８上の位相デコーダの信号ＵＰ／ＤＯＷＮ
に応答して、コミュテータ１６０は各位相間で切換わり
、システムのクロック・始ネレータ１４０によりカウン
トされる駆動クロック・パルスを進めあるいは遅らせる
。７４０１７４　型ラッチ１５１におけるデータ・ビッ
トのサンプル・・ξターン（０，１，１）または（１，
０，０）（第２図参照）は、７４８２８８型デコーダの
ＲＯＭ１５２の出力ＵＰ／ＤＯＷＮ回線１５８をローに
させて、サンプル・クロック１４４が進められるべきこ
とを表示する。ゲート１７２．１７３およびＭＵＸ１７
４、またはＲＯＭにおけるコミュテータ・ロジックは、
その時の位相φ２の場合には進む位相がφ６であること
を判定する。
ＭＵＸ　１７４はピン９をハイに保持し、ピン７をロー
に保持する。これらはランチ１６７に対して入力される
。１データ・ビットの６番目の％サンプルと構造のデー
タ・ビットの最初の％サンプルの取得間の半分のデータ
・ビット内では、ＲＯＭのデコーダ１４２が信号を「φ
変更可能」回線１４６に与えて位相スイッチに対するラ
ッチ１６７を使用可能にする。次の１駆動クロツク１３
０の縁部、例えばＬ′においては、ＳＥＬ　−２はＯ−
ドア’、ｃす５ＥＬ−６はハイとなる。φ６における次
の立上りはＰ’であり、これはフリップフロップ１６４
に対して加えられて、ＮＯＲゲート１７０に対してロー
のＱを生じて、φ６クロツクをコミュテータの出力ＮＯ
Ｒゲート１７１に対して送る。同様に、この時ＳＥＬ　
−２回線がローであれば、次のφ２の立上りＲ′がフリ
ップフロップ１６３に対して加えられてハイの菟信号を
生じ、これがφ２がＮＯＲゲート１６９を通ることを阻
止する。駆動クロック１６０はその時進む位相に切換え
られている。駆動クロック信号に現われる最初の変化は
立下りＳ′である。
カウンタ１４１によりカウントされる新たな立上り■２
はこれが置換する縁部即ちＸ′よりも％周期早くなる。
遅れる位相への切換えのためのシーケンスもまた同様で
ある。位相φ２からφ１に切換わる時、ＳＥＬ　−’２
はローとな快、ＳＥＬ　−１は例えばＬ′においてハイ
となる。フリップフロップ１６２のＱ出力は縁部Ｎ′に
よりローでクロックされて、φ１がＮＯＲゲート１６８
を通過することを許容する。φ２はフリップフロップ１
６６のＱ出力を縁部Ｒ′においてハイにクロックし、φ
１の縁部Ｑ′は立上りＲ′の代りにＮＯＲゲート１７１
からローの出力を生じる。新たな立上りＴ′は１段遅れ
る。
駆動クロック・パルスは７４Ｃ１６６型であることが望
ましいカウンタ１４１によってカウントされ、これがこ
のカウンタの第２の最下位ビットが４番目の駆動クロッ
ク・・ξルス毎に１にセットされる時、立上りをサンプ
ル・クロック回線１４４に与える。カウンタ１４１は、
４番目の最下位ビットが６番目の駆動クロック・・ξル
ス毎に１にセットされる時、回線１４６に対してデコー
ダ・ラッチ／クロックの立上りを与える。カウンタ１４
１はまた、望ましくは７４８．２８８である残りのＲＯ
Ｍ１４２に対して信号を加え、これが信号「φの変更可
能」１４６を生じ、これから再調時ラッチ１５５に対す
るデータ再調時・ξルス１４５を生じる。ラッチ１５５
は、駆動クロック１３０を用いてデータ・クロック１４
５の・ξルスをクロック・アウトする。このデータ・ク
ロック・・？ルスは回線２００上に出力され、６つの％
ビット・サンプルをＣＤ４０１３であることが望ましい
データ・ラッチ１５６およびＮＲＺデータ出力回線２０
１に対してクロックするため用いられる。
前に述べたＴＴＬ構造を用い、また２Ｋ［（ｚの基準周
波数を用いて構成される如き本発明は、１６　ＫＨｚの
範囲内で駆動クロック周波数を有することになり、また
ＩＫＨｚで受取るマンチェスタ・データを復号すること
になる。当業者は、第６図に示される如きＥＧＬ素子に
おける、あるいはまた単一の集積回路における発明思想
を構成してマンチェスタ符号化データを１０Ｍ［（ｚで
復号することがでよう。
第６図における照合番号は、第５図において１００だけ
少ない番号により示された相当素子と対応する素子を示
す。ｉ６０ＭＨｚの駆動クロックを用いて、１駆動クロ
ツクの位相φは２ナノ秒だけ離れており、位相のロック
の解像力は２ナノ秒となる。このため、対比し得る解像
力の従来技術の回路において必要となるであろうＩ　Ｇ
Ｈｚのクロックが不必要となる。更に、１０ＭＨｚの実
施態様における最も短いパルスは２ナノ秒であり、従来
技術において必要とされる長さの％のパルスの生成が現
在できないことが回避される。
本発明を望ましい実施態様において例示するため細部を
開示したが、本発明の主旨および範囲内でその応用およ
び変更については当業者には明らかであろう。例えば、
本発明はデータ・ビットを飛越しながら開始／終了ビッ
トにおけるクロック縁部についてサンプリングを行なう
ことによりＮＲＺデータ送信に対してロックするように
することもできる。本発明の範囲は頭書の特許請求の範
囲によってのみ限定されるものである。
【図面の簡単な説明】
第１図はマンチェスタ符号化データ・ス）　ＩＪ−ムを
形成するためＮＲＺデータ・ビットがトランスミッタの
クロックと組合せが可能な方法を示す図。 第２図はサンプル・クロックがデータ・ビットを進める
か遅らせる時本発明によりマンチェスタ符号化データ・
ビットがサンプルされる方法を示す図、第６図は嘔動り
ロック発振段の出力信号がフリップフロップにより再び
整形される方法および与えられた駆動クロック位相信号
が他の駆動クロック信号の位相により有効な位相ロック
間隔における先行または後続する状態を示す図、第４図
は本発明によるデコーダを示すブロック図、第５図は第
４図のデコーダのＴＴＬ構造を示す概略図、および第６
図はデコーダのＥＣＬ構造を示す概略図である。 １００・・・ディジタル位相ロック・ループ、１０１・
・・久カターミナル、１１０・・・シフト・レジスタ、
１２０・・・駆動クロック・ゼネレータ、１２１・・・
発振器、１２２・・・インバータ、１２６・・・増巾器
、１２４・・・回線、１２５・・・アナログ位相のロッ
ク・ループ、１２６・・・基準周波数、１２７・・・カ
ウンタ、１２８・・・コンパレータ、１６ｏ・・・ＤＯ
ｌＬｌ、！ｉ１・・・トランジスタ、１６５・・・増巾
器、１６６〜１６８・・・フリップフロップ、１４０・
・・システムのクロック・ゼネレータ、１４１・・・カ
ウンタ、１４２・・・ＲＯＭのデｉ−ダ、１４３・・・
「φ変更可能」回線、１４４・・・サンプル・クロック
回線、１４５・・・データ・クロック信号、１４６・・
・ラッチ・クロック、１５０・・・位相検出器、１５７
・・・ラッチ、１５２・・・ＲＯＭ、１５４・・・回線
、１５５・・・再調時ラッチ、１５６・・・データ・ラ
ッチ、１５８．１５９・・・回線、１６［１・・・コミ
ュテータ、１６１・・・ＡＮＤゲート、１６２〜１６４
・・・フリップ７０ツゾ、１６５・・・ターミナル、１
６６〜１７１　・・ＮＯＲゲート、　１７２．１７ろ・
・ゲート、１７４・・マルチプレクサ（ＭＵＸ）、１８
０・・・高速ロック回路、１８１．１８２・・・回、腺
、２００．２０１・・・出力ターミナル。 図面の２γ−１１：（山谷に変更なし）Ｎ　つ　−〜　
ｎ Φ　Φ　Φ　斃　資　奄 第１頁の続き ■Ｉｎｔ、Ｃ１，４識別記号　庁内整理１０発　明　者
　ハーブ・オー・シュナ　アメリカイダー　ラ、グラ 号 合衆国カリフォルニヤ州９５０５１．サンタ・クラナダ
・アベニュー　３４８０ 手続補正書（方式） ３．補正をする者 事件との関係　出　願　人 住所 ’ｌｙ　Ｓｒ１．　ｆ＞、Ｉｆｌレセ：：＋＞り”）９
　＝Ｄ−＝１．−’Ｌ−’−；’１７４、代理人 ６、補正の対象 図　面 Ｚ補正の内容

Claims (1)

  1. 【特許請求の範囲】 （１）受取ったデータ信号を供給するための短いデータ
    入力回線と、 相互に予め定めた位相関係を有するクロック信号をゼネ
    レータが生じる多重出力ターミナルを有する駆動クロッ
    ク・ゼネレータと、ターミナルのいずれか１つに対し交
    互に接続可能な駆動クロック回線と、 前記駆動クロック回線上の信号に応答して前記データ入
    力回線上で受取ったデータ・ビット信号のサンプルを取
    得し、サンプルのパターンを検出し、該パターンを表わ
    すＵＰ／ＤＯＷＮ信号を生じる入力サンプリング装置と
    、 前記各クロック・ゼネレータ・ターミナルに対する各回
    線により接続され、ＵＰ／ＤＯＷＮ信号に応答して前記
    駆動クロック回線を前記ターミナルの決められた１つに
    接続するコミュテータ装置とを設けることを特徴とする
    ディジタル位相ロック・ループ回路。 （２）前記駆動クロック・ゼネレータがＮ個のターミナ
    ルを有し、各ターミナルにおいて同じ周波数および相互
    に６６０γＮだけ位相のずれたクロック信号を生じるこ
    とを特徴とする特許請求の範囲第１項記載の回路。 （３）前記クロック・ゼネレータが少なくとも３つの反
    転段を有する反転用信号器発振器を含み、各段は各ゼネ
    レータ出力ターミナルに対して接続された１段の出力タ
    ーミナルを有することを特徴とする特許請求の範囲第２
    項記載の回路。 （４）基準周波数ソースと、 発振段の１つに対し接続された入力ターミナルと、入力
    信号の予め定めたカウントにおいて信号を生成するカウ
    ンタ出力ターミナルとを有するカウンタを含むアナログ
    位相ロック・ループ回路と、 カウンタの出力ターミナルに対し接続された第１の入力
    ターミナルと、前記基準周波数ソースに対し接続された
    第２の入力ターミナルと、コンパレータの入力信号の位
    相間の時間差に比例する持続期間の一定の電圧パルスを
    生じるコンパレ−タ出力ターミナルを有スルコンパレー
    タと、 前記コンパレータ出力ターミナルにおいて生じた電荷を
    蓄えるよう接続されたコンデンサと、そのコレクタを電
    圧ソースに接続し、そのエミッタを発振段に対する電源
    に接続し、そのベースを前記コン・ξレータ出力ターミ
    ナルに接続して前記コンデンサに蓄えられた電荷が前記
    エミッタに流れる電流を調整し、これにより発振段の信
    号伝播の遅れを調整するバイポーラ・トランジスタとを
    更に設けることを特徴とする特許請求の範囲第６項記載
    の回路。 （５）各々が各発振段の出力ターミナルに対して接続さ
    れたセット入力ターミナルと、連続する発振段の出力タ
    ーミナルに対し接続されたリセット入力ターミナルとを
    有し、かつクロック・ゼネレータ出力ターミナルに対し
    て接続されたＱ出力ターミナルを有するＮ個のフリップ
    フロップを更に設けることを特徴とする特許請求の範囲
    第６項記載の回路。 （６）前記入力サンプリング装置が前記データ入力回線
    上で受取った各トランスミッタのクロック信号の縁部毎
    に６回サンプリングを行なうことにより前記駆動クロッ
    ク回線上の信号に応答し、前記入力サンプリング装置は
    、前記第１と第２のサンプルが一致するならばＤＯＷＮ
    信号を、あるいはもし第２と第６のサンプルが一致する
    ならばＵＰ信号を生じることにより、前記サンプルのパ
    ターンに応答し、 前記コミュテータ装置は、前に接続されたクロックを遅
    らせるクロック位相においてはＤＯＷＮ信号に応答して
    駆動クロック回線を前記ゼネレータのクロック・ターミ
    ナルに対して接続し、あるいは前に接続されたクロック
    を遅らせるクロック位相においてＵＰ信号に応答して駆
    動クロック回線をゼネレータ・クロック・ターミナルに
    対して接続することを特徴とする特許請求の範囲第２項
    記載の回路。 （力　前記入力サンプリング装置はまた。もしＵＰ／Ｄ
    ＯＷＮ回線におけるその時の値が直前のサンプル・パタ
    ーンに対して生成された信号ＵＰ／ＤＯＷＮの値と反対
    であれば、信号ＨＯＬＤが試みられるＨＯＬＤ出力信号
    回線を有することを特徴とする特許請求の範囲第６項記
    載の回路。 （８）増分入力ターミナルを駆動クロック回線に対して
    接続され、前記カウンタが接近された多数の、駆動クロ
    ック信号サンプル・クロックおよびラッチ・クロック信
    号を生じる出力ターミナルを有するカウンタを含むシス
    テムのクロック・ゼネレータを更に設け、前記入力サン
    プリング装置が各サンプリング装置に応答して１つのサ
    ンプルをとり、各ラッチクロック信号に応答してＵＰま
    たはＤＯＷＮ信号を出力することを特徴とする特許請求
    の範囲第６項記載の回路。 （９）前記カウンタの出力を修正しかつデータ・′クロ
    ック信号を生成するための再調時用ＲＯＭを更に設ける
    ことを特徴とする特許請求の範囲第８項記載の回路。 α０）前記入力サンプリング装置はまた、あるパターン
    における第１と第６のサンプルが類似する時エラー信号
    を与えるコート９・エラー出力ターミナルを有し、前記
    カウンタはリセット入力ターミナルを有し、更に 入力サンプリング・コード・エラー出力ターミナルに対
    し接続されたコード・エラー人カターミナルと、 前記ラッチ・クロックに対し接続されたクロック入力タ
    ーミナルと、 カウンタ・リセット・ターミナルに対し接続されたロッ
    ク表示出力ターミナルとからなる高速ロック回路を更に
    設け、 該高速ロック回路は、エラーおよびラッチ・クロック信
    号に応答して、ラッチ・クロック入力信号に応答して、
    ラッチ・クロック入力信号の予め定めたカウントと同時
    に、前記ロック表示出力ターミナルにおいてロック／ア
    ンロック表示信号を生じることを特徴とする特許請求の
    範囲第８項記載の回路。 ＩＩＩ）　前記システムのクロック・ゼネレータのクロ
    ックは、アンロック表示信号に応答して前記サンプル・
    クロックを２倍に増加し、前記ラッチ・クロックを８倍
    に増加し、その周波数はロック表示信号に応答すること
    を特徴とする特許請求の範囲第１０項記載の回路。 （１２）　Ｎ個の出力ターミナルを有し、各ターミナル
    において６６０°／Ｎだげ相互に位相がずれたＮ個のク
    ロック信号を提供することを特徴とする駆動クロック・
    ゼネレータ。 α３）前記クロック・ゼネレータが少なくとも３段を有
    する反転用信号発振器を含み、各段がクロック信号を各
    ターミナルに対して与えることを特徴とする特許請求の
    範囲第１２項記載の回路。 ０４）基準周波数ソースと、 発振段の１つに接続された入力ターミナルと、入力信号
    の予め定めたカウントにおいて信号を生成するカウンタ
    出力ターミナルとを有するカウンタと、 カウンタ出力ターミナルと接続された第１の入力ターミ
    ナルと、前記基準周波数ソースと接続された第２の入力
    ターミナルと、コン・ξレータの入力信号の位相間の時
    間差に比例する持続期間の一定の電圧パルスを生じるコ
    ン・ξレータ出力ターミナルを有スるコンパレータと、
    前記コンパレータ出力ターミナルにおいて生じた電荷を
    蓄えるよう接続されたコンデンサと、そのコレクタを電
    圧ソースに接続し、そのエミッタを発振段に対する電源
    に接続し、そのベースを前記コンパレータ出力ターミナ
    ルに接続して前記コンデンサに蓄えられた電荷が前記エ
    ミッタに流れる電流を調整し、これにより発振段の信号
    伝播の遅れを調整するバイポーラ・トランジスタとを更
    に設けることを特徴とする特許請求の範囲第１６項記載
    の回路。 （１５）　各々が各発振段の出力ターミナルに対して接
    続されたセット入力ターミナルと、連続する発振段の出
    力ターミナルに対し接続されたりセット入力ターミナル
    とを有し、かつクロック・ゼネレータ出力ターミナルに
    対して接続されたＱ出力ターミナルを有するＮ個の７リ
    ツプフロツゾを更に設けることを特徴とする特許請求の
    範囲第１４項記載の回路。 （１６）　コート８・エラー人カターミナルと、ラッチ
    ・クロック入力ターミナルと、 ロック表示信号出力ターミナルとがらなり、エラーおよ
    びラッチ・クロック信号に応答して、ラッチ・クロック
    入力信号の繰返しの予め定めたカウントと同時に、前記
    出力ターミナルにおいてロック／アンロック表示信号を
    生じることを特徴とする高速ロック回路。 （１７）各ターミナルにおいて相互に３６　ｏｙＮだけ
    位相がずれたＮ個のクロック信号を生じる多重位、相の
    駆動クロック・ゼネレータを提供し、Ｎ個のターミナル
    のいずれか１つに対して接続可能な駆動クロック回線と
    、受取った信号サンプル・パターンに応答して、Ｎ個の
    ターミナルノ他のモＱ−の代りにＮ個のターミナルの１
    っに駆動クロック回線を接続するコミュテータ装置を提
    供し、 駆動クロック信号に応答して受取ったクロック信号の縁
    部毎に６回サンプリングを行ない、前記コミュテータに
    対してサンプル・パターンを表示する信号を加え、 もし第１と第２のサンプルがノミターンにおいて一致す
    るならば、前記コミュテータを用いて遅れた位相クロッ
    ク信号毎に駆動クロック回線を１つのターミナルに接続
    し、あるいはもし第２と第６のサンプルが一致するなら
    ば、進む位相クロック信号毎に１つのターミナルに接続
    する工程からなることを特徴とするクロック信号のビッ
    ト縁部を検出するための位相ロック・ループにおける方
    法。 （国　第１と第６のサンプルが／ξターンにおいて一致
    する時、駆動クロック信号の周波数に対するサンプリン
    グ周波数の比率を増加させる工程を更に含むことを特徴
    とする特許請求の範囲第１７項記載の方法。 ０９　もし６つのサンプルの直前のパターンに対する遅
    れるかあるいは進む位相クロック信号への切換えがそれ
    ぞれ行なわれたならば、前記コミュテータが前記駆動ク
    ロックを前記クロック・ゼネレータからの進むかあるい
    は遅れる位相クロック信号へ切換えることを阻止する工
    程を更に含むことを特徴とする特許請求の範囲第１８項
    記載の方法。
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