SE511852C2 - Klockfasjusterare för återvinning av datapulser - Google Patents

Description

(H in; U l f\) UI 30 511 852 PLL beträffande chipsyta och effektförbrukning, och även dä man försöker att minska antalet stift hos varje chipspaket.

SAMMANFATTNING AV UPPFINNINGEN Ett ändamål med denna uppfinning är därför att àstadkomma en kostnadseffektiv klockfasjusterare som klarar av att arbeta vid höga frekvenser, med làg effektförbrukning och som gör det möjligt att använda en làgfrekvensklockingàng trots en hög dataövergàngs- hastighet, vilket gör det möjligt att reducera antalet chips~ paketstift.

Enligt uppfinningen àstadkommes detta genom att förse den spänningsreglerade oscillatorn med ett flertal VCO-steg, där vardera steget är utfört som en differentialförstärkare och förstärkarlasten bildas av tvà korskopplade grindanordningar och av tvà grindanordningar som är anslutna som dioder, och varvid differentialingàngen är pàlagd ett källkopplat ingàngspar liksom tvà ”pull~down” grindanordningar.

Enligt ett annat utföringsexempel av> uppfinningen. är en grind- anordning anordnad att åstadkomma en utgàngsförspänning som en funktion av den styrande spänningen Vw.

En minskad grindspänning hos en grindanordning M1 ökar lämpligen utgàngsspänningen vilket i sin tur ökar oscillationsfrekvensen.

Lämpligen är varje VCO-steg försett med tvà nivàväxlare för konvertering av differentialoscillator-signalerna till enkeländade klockutsignaler, varvid differentialingàngarna som gär till jord appliceras pà tvà NMOS-anordningar. lO l5 20 25 30 511 852 Varje nivàvàxlare är lämpligen försedd med tvà PMOS-anordningar som kan bilda en strömspegel och åstadkomma ”pull-up” till utgången Q.

Lämpligen ingàr den spänningsreglerade oscillatorn i en klockfas- justerare för ett digitalt kommunikationssystem, omfattande en faslàst slingkrets med en fas- och frekvensdetektor och en dataövergàngs~fasdetektor som samverkar med en tillstàndsmaskin för bearbetning av data.

BESKRIVNING AV RITNINGARNA Uppfinningen kommer nedan att beskrivas pà ett icke begränsande sätt med hänvisning till utföringsexempel som visas pä de bifogade ritningarna, pà vilka Pig. 1 är ett kopplingsschema som visar klockfasjusterings- blocket som omfattar en spänningsreglerad oscillator enligt uppfinningen, Pig. 2 är ett kopplingsschema som visar den faslàsta slingan hos fasjusteringsblocket enligt Pig. 1, Pig. 3 är ett kopplingsschema som visar den i Pig. 2 visade PLL-ens VCO, Pig. 4 är ett kopplingsschema som visar VCO-steget hos den i Pig. 3 visade VCO'n, Pig. 5 är ett kopplingsschema som visar nivàväxlaren hos det i Pig. 4 visade VCO-steget, Pig. 6 är ett kopplingsschema som visar den i Pig. 2 visade PLL-ens frekvensdelare, och Pig. 7 är ett kopplingsschema som visar det i Pig. l visade klockfasjusterarblockets klockgenerator. lO 25 30 511 852 BESKRIVNING AV UTFÖRINGSEXEMPEL Kopplingsschemat i Fig. 1 visar utformningen av ett klockfas- justerarblock, som används inuti en första krets för dess kommunikation med en andra krets. Klockfasjusterarblocket omfattar en faslàst slingkrets (PLL) 10, en klockgenerator 11, en dataövergàngs-fasdetektor 12, en tillstàndsmaskin 13 och en kristalloscillator 14.

De specifika block som utför klockfasjusteringsoperationen är datafasdetektorn 12 och tillstàndsmaskinen 13 vilka arbetar interaktivt. Klockan genereras medelst kristalloscillatorn 14 och den, faslàsta slingan 10 sonx tillhandahåller àtta 2OOMHz klock- signaler med lika inbördes fasavstànd.

PLL-en samverkar ej under fasjusteringsoperationen_ Indata till klockfasjusterarblocket är kompletterande data- inmatningar RXD och RXDN vilka tillhandahàlles fràn indatabuffern LVDS. En internt alstrad LÅS-signal kommer att vara låg under det att övningssekvensen sänds/mottas till/fràn den andra kretsen. När signalen LÅST är làg behandlar klockfasjusteraren bara de stigande dataövergàngarna. När LÄST är hög, alternerar KlockFasJusteraren mellan stigande och fallande flanker. Alternerande mellan stigande och fallande flanker har den fördelen, att systematiska fasfel hos RX data, t.ex. beroende pà distorsion är beräknat medeltalet av oberoende av datamönstret. Emellertid måste denna operation hàllas tillbaka under följning av klockfasjusteraren eftersom det finns en möjlighet till att fastna, i det metastabila fastillstàndet.

Utmatningen fràn KlockFasJusteraren är TXCL, sändningsriktnings- klockan; RXDATA som är det tidsjusterade datainflödet och RXCL som är den fasjusterade klockan. lO 15 20 k) (D 30 511 852 Sásom visas i figur 2 omfattar PLL-kretsen en Spänningsreglerad Oscillator (VCO) 15, en fas och frekvensdetektor 16, en upp- laddingspump 17, en spänningsreferenskrets 18, en frekvensdelare 19 och ett slingfilter 20.

VCO'n 15 är utformad som en differentiell 4-stegs ringoscillator. klock- VCO'n tillhandahåller Oberoende av det valda alternativet för utmatningens frekvens, arbetar VCO'n alltid vid 2OOMHz. àtta flerfas klockutgàngar Ql-Q8, vilka skiljer sig genom deras relativa fas. Beroende pä kretssymmetrin är de àtta klockutgàngar likformigt fasskilda med 45 grader vilket motsvarar tidstillägg av 625ps. Dessa klockor tillhandahàlles av klockfasjusteraren som väljer en av de àtta klockorna (eller delade klockan) för strobning av den inkommande datan.

Varje VCO-steg 21 är utfört som en differentialförstärkare.

Förstärkarlasten är bildad av de korskopplade anordningarna M5 och M6 och av de tvä anordningarna M8 och M9 vilka är anslutna som dioder. Dfferentialingàngen är ansluten till det källkopplade ingängsparet M2 och M3 liksom till tvä ”pull-down” anordningar M4 och M7.

Differentialoscillator-signalerna konverteras till de enkeländade klockutgängarna av nivàväxlaren 22 (se Fig. 5). Differential- ingängarna som jämförs med jord, appliceras pä de tvà NMOS anordningarna M4 och M5. De tvà PMOS anordningarna M2 och M3 bildar en spänningsspegel och åstadkommer ”pull-up" för utdata Q.

Anordning M1 åstadkommer en påverkad utgàngsström som en funktion av reglerspänningen 'Vm, När grindspänningen hos anordningen Ml minskas, ökar utgángsspänningen vilket i sin tur ökar oscilleringsfrekvensen.

J (Ü in; UI I\) ('1 30 511 852 En sekventiell fas och frekvensdetektor 16 används för att jämföra den uppdelade oscillatorklockan med referensfrekvensen. Begreppet att använda denna fasdetektor är väl känt inom teknikomrädet.

Fasdetektor ger utsignalerna UP och DO och deras komplement som styr uppladdningspumpen 17.

Frekvensdelaren delar oscillationsfrekvensen 200MHz med en fixerad divisor 10 till referensfrekvensen 2OMHz. Delaren mäste dessutom arbeta korrekt över hela oscillatorfrekvensomrädet_ Detta krav är i synnerhet av betydelse vid den största nójliga oscillations- frekvensen, eftersom PLL 15 annars skulle fastna i. ett bakläst tillstànd. Det är emellertid inte ett krav att oscillatorn förhindras fràn att stoppa oscilleringen vid den lägre frekvens- gränsen. Vid den nedre frekvensgränsen kan frekvensdelaren misslyckas med att fungera under förutsättning att delaren inte tillhandahåller överskott av klockor, t.ex. genom att övergä i ett själv-oscillerande tillstànd.

Frekvensdelaren visas schematiskt i figur 6, DFF DD är ansluten som en vippa och delar klockfrekvensen med två. DFF-ens DA, DB och DC är i en synkron kontrakonfiguration och delar dess klock DDN med fem. Genom kretssimulering har det konstaterats att delaren arbetar tillförlitligt vid VCO'ns 15 övre frekvensgräns.

Slingfiltret 20 bestämmer de dynamiska parametrarna för PLL. För nominella förhållanden har den naturliga frekvensen och den dàmpande koefficienten har satts till: fN = fm?/40 = O.5MHz c, = 1.41 10 15 20 25 30 511 852 7 Klockfasjusterarblockets klockgenerator ll visas i Fig. 7 och tillhandahåller separata klockor för sändningsriktningen (TXCL) och nwttagningsriktningen (RXCL). Klockfasen för nwttagarklockan CLRX regleras av den asynkrona fasjusterarlogiken som väljer den lämpliga klockfasen för oscillatorn medelst en multiplexor 23.

Vidare innehåller denna modul två tre-stegs asynkronråknare för att åstadkomma den interna klockfrekvensen som antingen är 2OOMHz, eller lOOMH2, eller 5OMHz, eller 25MHz, i enlighet med det valda alternativet. En ytterligare frekvensdelning med två erfordras för att skapa den andra kretsens sändarklocka som har ställts på halva baudhastigheten.

Klockmultiplexerns väljaringångar S(l 8) är l/n kodade; för att välja en klockfas måste den motsvarande valda ingången ställas HÖG medan alla andra valda ingångar måste ställas LÅG. Det antas att klockväljaren antingen ökas eller minskas i steg av ett. För att motverka att eller för att klockan kapas, i sin varaktighet, undvika att klockan hakar upp sig, krävs det att de valda ingångarna måste ändras medan den valda klockfasen samt dess närliggande klockor är LÅG.

Den verkliga klockutgàngen och dess komplement är bildade av två separata med den fördelen att de motsvarande klockflankerna bibehålles i multiplexorer exakt tidsfas, oberoende av puls- distortionen. Vidare föreslås användning av symmetriska NAND grindar vilket ger lika utbredningsfördröjning till varje ingång. krävs för att En specialutformning av multiplexormodulen 23 utjämna förbindelsekapacitansen.

Den buffrade utsignalen reglerar frekvensdelaren med IO-krets som är en del av PLL. Den valda klockfasen erhålles från utsignalen Q. l 0 F* UI 511 852 Klockmultiplexorns 23 utsignal Q8 styr sändarklockans 3-stegs asynkronräknare och vidare returneras till PLL för att klocka frekvensdelaren med IO-kretsen. Grindar styrs av funktions- ingàngarna och väljer den lämpliga klockfrekvensen.

Den mottagna klockan alstras medelst en dedicerad asynkronräknare och dess tillhörande funktion väljer grindar GRl-GR7. Denna modul klockas av den multiplexade klockutsignalen Q hos klockmulti- plexorn 23. Således kan dess fas justeras i ökningssteg av 625ps medelst de valda ingàngarna S(l 8). Följaktligen är de relativa fasstegen beroende av den valda frekvensfunktionen; de när ett maximum av 45 grader för fmofi mt = 2OOMHz vilket reduceras till 5.6 grader för den minimala klockfrekvensen fxkmkim = 25MHz.

Uppfinningen är ej begränsad till de ovan beskrivna utföringsexemplen, utan flera modifieringar kan ske inom ramen för uppfinningen.

Claims (6)

15 20 25 30 511 852 PATENTKRAV

1. Spänningsreglerad oscillator (VCO) (15) (10) för användning i en faslàst slingkrets för klockmultiplicering, till exempel vid återvinning av datapulser fràn en indataström omfattande digital data med okänd fas, k ä n n e t e c k n a d av ett flertal VCO-steg (21), där vardera steget (21) är utfört som en differentialförstärkare, att förstärkarlasten bildas av två korskopplade grindanordningar (M5 och M6) och av tvà grindanordningar (M8 och M9) som är anslutna som dioder, och att differentialingàngen är pälagd ett källkopplat ingàngspar (M2 och M3) liksom tvà ”pull~down” grindanordningar (M4 och M7).

2. Spänningsreglerad oscillator enligt kravet 1, varvid en grindanordning (M1) är anordnad att ästadkomma en ut än sförs ännin som en funktion av den st rande s änninoen VM. 9 9 P _ Y P 5 M

3. Spänningsreglerad oscillator enligt kravet 2, varvid en minskad grindspànning hos en grindanordning (M1) ökar utgàngsspänningen vilket i sin tur ökar oscillationsfrekvensen.

4. Spänningsreglerad oscillator enligt nagot av kraven 1. till 3, varvid varje VCO-steg (21) är försett med två nivàväxlare (22) för konvertering av differentialoscillator-signalerna till enkelàndade klockutsignaler, varvid differentialingángarna som gär till jord appliceras pà tvâ NMOS-anordningar (M4 och M5).

5. Spànningsreglerad oscillator enligt kravet 4, varvid varje nivàväxlare är försedd med två PMOS anordningar (M2 och M3) som bildar en strömspegel och àstadkommer "pull-up” till utgången Q. (J) 511 852 lO

6. Spànningsreglerad oscillator enligt nàgot av kraven 1-5, vilken ingår i en klockfasjusterare för ett digitalt kommunika- tionssystem, omfattande en faslàst slingkrets (10) med en fas- cc, frekvensdetektor (16) och. en dataövergàngs-fasdetektor (12) som samverkar med en tillstàndsmaskin (13) för bearbetning av data.