JPH07273643A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 現用系／予備系の識別機能を持ち、予備系の
回路のみ位相調整をすることにより現用系／予備系のク
ロック位相差を小さくできる位相同期回路を得る。 【構成】 ＰＬＬ回路のループの外部でＶＣＸＯ出力ク
ロックを分周した高速クロックでＰＬＬ入力部の２クロ
ックの位相比較を行うことでＰＬＬ回路で発生する入出
力位相差を小さくし、同時に現用系／予備系間の位相差
を小さくする構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力クロックに同期し
たクロック出力を得る位相同期回路に関するものであ
る。

【０００２】

【従来の技術】例えば、従来の装置構成を図１０に示
す。この図１０は、公開特許公報 平４−４６４２９
「位相同期発信装置」に示された位相同期発信装置の構
成図であり、１０１，１０２は位相同期発信回路、１０
３は入力クロックを分周する分周回路、１１１，１２１
は分周回路３出力の遅延を与える遅延回路、１１２，１
２２は位相比較回路、１１３，１２３はローパスフィル
タ、１１４，１２４は電圧制御発信回路、１１５，１２
５は電圧制御発信回路の出力を分周する分周回路であ
る。

【０００３】まず、最初に言葉の定義を行う。最近のシ
ステムでは同じ回路を２回路持たせ、片方の回路を使用
し、もう一方の回路は使用している回路が故障した場合
に予備として持っておき、故障時に予備の回路に切り替
えることを行っており、この使用しているほうの回路を
現用系、予備に搭載しているほうの回路を予備系と定義
する。この従来例は、図１０に示すように、到来する信
号から抽出し他クロック信号に位相同期した信号を生成
する位相同期発信回路を現用及び予備系としてそれぞれ
１個づつ備え、さらに上記クロック信号を分周して基準
タイミング信号を生成する分周回路３と上記位相同期発
振回路内の位相比較回路１１１及び１１２のそれぞれと
の間の経路に挿入され、上記基準タイミング信号に調整
可能な遅延量を与える遅延回路１１１及び１２１とを備
える。ここで、位相同期発信回路１０１（１０２）は位
相比較回路１１２（１２２）と、ローパスフィルタ１１
３（１２３）と、電圧制御発信回路１１４（１２４）と
分周回路１１５（１２５）を備える。

【０００４】次に、この従来例の動作を説明する。伝送
路を経由した回線から抽出したクロック信号ａは分周回
路３で分周され、この分周回路３から出力される基準信
号ｂは位相同期発信装置１０１及び１０２へ入力され
る。基準信号ｂはまず遅延回路１１１及び１２１に入力
され、それぞれの規定時間だけ遅延されて位相比較回路
１１２及び１２２に位相比較の基準信号として入力され
る。位相比較回路１１２（１２２）と、ローパスフィル
タ１１３（１２３）と、電圧制御発信回路１１４（１２
４）と、分周回路１１５（１２５）とは位相同期発信装
置１０１（１０２）の中で位相同期発信回路を構成し、
信号ｃ，ｄ（ｅ，ｆ）を出力する。ここで位相比較回路
１１２及び１２２とローパスフィルタ１１３及び１２３
との部分に位相差が僅少な場合は引き込み速度が速く、
位相差が大きい場合は引き込み速度が遅い特性を持たせ
てあるが、引き込み語に僅少であるが定常的な位相誤差
が残る短所がある。そこで遅延回路１１１及び１２１の
遅延時間を調整して位相同期発信装置１０１及び１０２
の出力信号ｄ及びｆが基準信号ｂからの遅延に対して所
定時間になるようにすると、位相同期発信装置１０１の
出力信号ｃ及びｄと位相同期発信装置１０２の出力信号
ｅ及びｆの位相差をほとんどなくすことができる。

【０００５】

【発明が解決しようとする課題】従来の位相同期回路は
以上のように構成されているので、以下のような課題が
存在する。 （１）位相同期回路単体で用いた場合、位相同期回路の
入出力信号間に回路の特性によって決まる位相差が発生
する。 （２）遅延量の調整に誤差があるため、２回路の出力信
号間に最大遅延量の規定できない位相差が発生する。 （３）現用系／予備系の２重化構成で動作する場合、両
系ともに遅延量の調整の必要がある。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ＰＬＬ回路単体で動作させた場
合、入出力間に発生する位相差を小さくする（最大値が
規定できる）こと、ＰＬＬ回路特性によって決まる現用
系／予備系クロック間の位相差を小さくする（位相差の
最大値が規定できる）こと、２重化構成で動作する場合
予備系で動作する回路のみ位相の制御を行い、現用系で
動作する回路は位相制御を行わない構成、の位相同期回
路を得ることを目的とする。

【０００７】

【課題を解決するための手段】請求項１に係る本発明
は、外部入力クロックに周波数及び位相同期したクロッ
クを生成する回路において、上記入力クロックと１／ｎ
（ｎは自然数）分周回路出力を入力し位相比較情報を出
力する位相比較回路と、位相比較回路の出力信号を入力
し制御電圧を発生するループフィルタと、ループフィル
タの制御電圧を入力し特定の周波数の出力信号を発生す
る電圧制御発信器と、電圧制御発信器の出力を１／ｎ分
周する１／ｎ分周回路とで構成されるＰＬＬ回路と、電
圧制御発信器の出力を１／ｍ（ｍは自然数、ｍ＜ｎ）分
周した高速クロック出力を発生する１／ｍ分周回路と、
外部入力クロックと１／ｎ分周回路出力と１／ｍ分周回
路出力高速クロックを入力して外部入力クロックに対す
る１／ｎ分周回路出力の位相差検出信号を生成する位相
比較制御回路と、上記位相比較制御回路の出力をもとに
上記１／ｎ分周回路の出力クロックの遅延設定を行い遅
延クロックである位相同期クロックを発生する遅延回路
とを備える。

【０００８】請求項２に係る本発明は、外部入力クロッ
クに周波数及び位相同期したクロックを生成する現用系
／現用系故障の場合の予備系の２重化構成において、上
記入力クロックと１／ｎ分周回路出力を入力し位相比較
情報を出力する位相比較回路と、位相比較回路の出力信
号を入力し制御電圧を発生するループフィルタと、ルー
プフィルタの制御電圧を入力し特定の周波数の出力信号
を発生する電圧制御発信器と、電圧制御発信器の出力を
１／ｎ（ｎは自然数）分周する１／ｎ分周回路とで構成
されるＰＬＬ回路と、電圧制御発信器の出力を１／ｍ
（ｍは自然数、ｍ＜ｎ）分周した高速クロック出力を発
生する１／ｍ分周回路と、外部入力クロックと１／ｎ分
周回路出力と１／ｍ分周回路出力高速クロックを入力し
て外部入力クロックに対する１／ｎ分周回路出力の位相
差検出信号を生成する位相比較制御回路と、上記位相比
較制御回路の出力をもとに１／ｎ分周回路の出力クロッ
クの遅延設定を行い遅延クロックである位相同期クロッ
クを発生する遅延回路とを上記現用系回路・予備系回路
のそれぞれに備える。

【０００９】請求項３に係る本発明は、外部入力クロッ
クに周波数及び位相同期したクロックを生成する現用系
／現用系故障の場合の予備系の２重化構成において、上
記入力クロックと１／ｎ（ｎは自然数）分周回路出力を
入力し位相比較情報を出力する位相比較回路と、位相比
較回路の出力信号を入力し制御電圧を発生するループフ
ィルタと、ループフィルタの制御電圧を入力し特定の周
波数の出力信号を発生する電圧制御発信器と、電圧制御
発信器の出力を１／ｎ（ｎは自然数）分周する１／ｎ分
周回路とで構成されるＰＬＬ回路と、電圧制御発信器出
力を１／ｍ（ｍは自然数、ｍ＜ｎ）分周した高速クロッ
ク出力を発生する１／ｍ分周回路と、上記現用系／予備
系のいずれか自回路及び他回路のそれぞれの１／ｎ分周
回路の出力を入力し、上記他回路の１／ｎ分周回路出力
と上記自回路の１／ｎ分周回路出力間の位相差検出信号
を生成する位相比較制御回路と、自回路が現用系／予備
系のいずれで動作しているかを状態信号入力により検出
し、予備系のときのみ遅延回路へ制御信号を発生する現
用系／予備系識別回路と、上記位相比較制御回路出力を
受信して現用系／予備系識別回路出力により予備系の場
合には遅延量変更を実行し遅延した１／ｎ分周回路出力
クロックを出力し、現用系の場合には遅延量変更を行わ
ずに１／ｎ分周回路の出力クロックを出力する遅延回路
とを現用系回路・予備系回路のそれぞれに備える。

【００１０】請求項４に係る本発明は、外部入力クロッ
クに周波数同期したクロックを生成する現用系／現用系
故障の場合の予備系の２重化構成において、上記入力ク
ロックと１／ｎ（ｎは自然数）分周回路出力を入力し位
相比較情報を出力する位相比較回路と、位相比較回路の
出力信号を入力し制御電圧を発生するループフィルタ
と、ループフィルタの制御電圧を入力し特定の周波数の
出力信号を発生する電圧制御発信器と、電圧制御発信器
の出力を１／ｎ（ｎは自然数）分周する１／ｎ分周回路
とで構成されるＰＬＬ回路と、上記現用系／予備系のい
ずれか一方を自回路としたとき自回路が現用系／予備系
のいずれで動作しているかを状態信号入力により検出
し、予備系のときのみ制御信号を制御回路へ発生する現
用系／予備系識別回路と、現用系／予備系識別回路から
出力された識別信号と他系１／ｎ分周回路から出力され
たリセットパルスを入力して、予備系の場合は他系１／
ｎ分周回路から入力されたリセットパルスを自系１／ｎ
分周回路のリセット信号として出力し、現用系の場合は
他系１／ｎ分周回路から入力されたリセットパルスを自
系１／ｎ分周回路には出力しない制御信号を出力する制
御回路と、上記電圧制御発信器の出力クロックと上記制
御回路からの上記制御信号を入力し、上記電圧制御発信
器の出力クロックを分周したクロックを生成するととも
に、分周動作時に生成したロードパルスを他系制御回路
にリセットパルスとして出力する１／ｎ分種回路とを現
用系回路・予備系回路のそれぞれに備える。

【００１１】

【作用】ＰＬＬ回路のループの外に位相比較制御回路を
設けてＰＬＬ位相比較器入力２クロックの位相比較をよ
り高速クロックにて行うことで、位相差を小さくする。

【００１２】ＰＬＬ回路のループの外に位相比較制御回
路を設けてＰＬＬ位相比較器入力２クロックの位相比較
をより高速クロックにて行うことで、位相差を小さくす
る。また、現用系／予備系の識別回路を設けることで予
備系回路のみ出力クロック位相制御を行う構成が可能と
なる。

【００１３】両系のＰＬＬ回路のループのお互いの出力
クロックの位相比較を高速クロックにて行うことによ
り、両系出力クロック間の位相差を小さくする。また、
現用系／予備系の識別回路を設けることで予備系回路の
み出力クロック位相制御を行う構成が可能となる。

【００１４】両系のＰＬＬ回路のループ外部に分周回路
を持たせ現用系動作の回路の高速信号１ビット幅のロー
ドパルスを予備系動作の回路のリセットパルスとして使
うことにより両系出力クロック間の位相差を小さくす
る。また、現用系／予備系の識別回路を設けることで予
備系回路のみ出力クロック位相制御を行う構成が可能と
なる。

【００１５】

【実施例】以下、この発明の一実施例を図１について説
明する。ここで、ＰＬＬ回路としては１例として位相比
較回路、ループフィルタ、ＶＣＸＯ、分周回路から構成
される場合について説明する。図１において、（１）、
（２）、（３）、（４）はＰＬＬ回路を構成し、（１）
は外部入力クロックと後述する１／ｎ分周回路（４）出
力クロックの２クロックを入力して位相比較した結果を
出力する位相比較回路１、（２）は位相比較回路１
（１）の出力信号を入力し電圧制御発信器１の制御信号
を出力するループフィルタ１、（３）はループフィルタ
１（２）の出力制御信号を入力して入力信号に同期した
出力信号を発生する電圧制御発信器１、（４）は電圧制
御発信器１（３）の出力を１／ｎ（ｎは自然数）分周す
る１／ｎ分周回路１、（７）は電圧制御発信器（３）出
力を１／ｍ（ｍは自然数、ｍ＜ｎ）分周する１／ｍ分周
回路１、（５）は位相比較回路１（１）と同じ外部入力
クロックと１／ｎ分周回路（４）出力を入力し１／ｍ分
周回路１（７）出力高速クロックにて位相比較制御を行
い、外部入力クロックと１／ｎ分周回路出力の位相差を
検出し、それをもとに位相差検出信号を生成する位相比
較制御回路１、（６）は位相比較制御回路（５）の出力
信号を入力し、それをもとに１／ｎ分周回路出力クロッ
クの遅延を行う遅延回路１、である。

【００１６】次に動作について説明する。本構成は、外
部入力クロックを位相比較回路１（１）に入力し、
（２）のループフィルタ１、（３）の電圧制御発信器
１、（４）の１／ｎ分周回路１とともにＰＬＬ回路を構
成する。しかしながら、ＰＬＬ回路には入出力信号間に
ＰＬＬ回路特性及び、ＰＬＬ回路の個体差による位相差
のばらつきが発生する。そこで、ＰＬＬ回路の外部にＰ
ＬＬ回路内部の位相比較回路１（１）とは別に位相比較
回路１（１）と同じ入力信号（外部入力クロックと１／
ｎ分周回路（４）出力クロック）の位相比較制御回路１
（５）を設けて、この回路の入力クロックとしては電圧
制御発信器１（３）の出力クロックを１／ｍ分周回路１
（ｍは自然数、ｍ＜ｎ）（７）で分周した高速クロック
を入力して位相比較することにより位相制御信号を生成
し、これを遅延回路１（６）に入力して位相差の調整を
行うことにより、ＰＬＬ回路で発生する入出力クロック
の位相差を高速クロック１ビット幅以内に小さくするこ
とができる。

【００１７】以下、この回路構成の実施例を具体例につ
いて図２で説明する。ここでは本回路部の特徴的な部分
である位相比較制御回路について主に説明する。回路部
１では位相比較回路１（１）と同じ入力信号が位相比較
制御回路１（５）に入力され、さらに１／ｍ分周回路１
（７）出力高速クロックも入力する。例として、ｎ＝
８，ｍ＝１の場合で説明する。図２に位相比較制御回
路、及び遅延回路の構成例を示す。動作タイミングチャ
ートを図３に示す。１／ｎ分周回路１出力クロックを１
／Ｎ（ここではＮ＝１００とする）分周回路（１７）に
入力し、分周パルス（１／ｎ分周回路１出力クロック１
ビット幅）を生成する。この分周パルスを外部入力クロ
ックで動作するフリップフロップ（１８）に入力し、そ
の出力に反転バッファ（１９）を介した反転パルスと、
１／Ｎ分周回路（１７）出力をＡＮＤゲート（２０）に
入力し、２入力クロックの位相差分のパルス幅（今回は
高速クロック３ビット）を持つ位相差信号（図３参照、
ここでは３ビット幅の場合を考える）を生成する。この
位相差信号を１／ｍ分周回路１出力高速クロック（ここ
では、ｍ＝１であるから電圧制御発信器１（３）出力そ
のものである）で動作するカウンタ回路（２１）（８ビ
ットカウンタ回路である）にイネーブル信号として入力
し、１／Ｎ分周回路（１７）出力パルスをＰＧ回路（２
２）（後述するロードパルス１、ＣＡを生成するために
１／ｎ分周回路１出力クロックで動作するラッチ回路で
構成される遅延回路である）に入力し生成した（ここで
は１／ｎ分周回路１出力である分周パルス２を４クロッ
ク遅延させたパルスである）ロードパルス１（位相関係
はタイミングチャート図３参照）もロードパルスとして
入力して１から８まで数えた８ビット（＝ｎ／ｍ）の出
力信号（Ｑ１〜Ｑ８）を発生させる。この８ビットの出
力信号をＰＧ回路で生成した図３のタイミングで発生す
るクロックＣＡ（ここではカウンタ回路出力値３をラッ
チできるタイミングにある１／ｎ分周回路１出力である
分周パルス２を２クロック遅延させたパルス）で動作す
るラッチ回路（２３）に入力する。この出力は位相差ビ
ット数に等しい１ラインのみ（この場合は位相差３ビッ
トであるため、３ビットのカウント出力に対応するＱ
３）ハイレベルとなる（他の７本はローレベル）。１／
ｎ分周回路１の出力クロックをクロック遅延回路（２
４）で高速クロック１ビット分づつ遅延したｎ＝８本の
クロック信号（Ｄ１〜Ｄ８）とともに、この１本（Ｑ
３）のみハイレベルである８本の出力信号を、ＡＮＤ・
ＯＲゲート回路（２５）に入力する。そして、両信号の
ＡＮＤ及びＯＲをとって、外部入力クロックと位相同期
の取れた、選択された１本のクロック信号（１／ｎ分周
回路１出力クロックを３ビット遅延させたクロックＤ３
とＱ３のＡＮＤをとった信号：Ｄ３・Ｑ３＝Ｄ３）を出
力する。このクロックは外部入力クロックと位相が高速
クロック１ビット幅以内に制限されている。

【００１８】以下、この発明のもう一つの一実施例を図
について説明する。ここで、ＰＬＬ回路としては１例と
して位相比較回路、ループフィルタ、ＶＣＸＯ、分周回
路から構成される場合について説明する。図４におい
て、（１）、（２）、（３）、（４）及び（８）、
（９）、（１０）、（１１）はそれぞれＰＬＬ回路を構
成し、回路部１として、（１）は外部入力クロックと後
述する１／ｎ分周回路（４）出力クロックの２クロック
を入力して位相比較した結果を出力する位相比較回路
１、（２）は位相比較回路１（１）の出力信号を入力し
電圧制御発信器１の制御信号を出力するループフィルタ
１、（３）はループフィルタ１（２）の出力制御信号を
入力して入力信号に同期した出力信号を発生する電圧制
御発信器１、（４）は電圧制御発信器１（３）の出力を
１／ｎ（ｎは自然数）分周する１／ｎ分周回路１、
（７）は電圧制御発信器（３）出力を１／ｍ（ｍは自然
数、ｍ＜ｎ）分周する１／ｍ分周回路１、（５）は位相
比較回路１（１）と同じ外部入力クロックと１／ｎ分周
回路（４）出力を入力し１／ｍ分周回路１（７）出力高
速クロックにて位相比較制御を行い、外部入力クロック
と１／ｎ分周回路出力の位相差を検出し、それをもとに
位相差検出信号を生成する位相比較制御回路１、（６）
は位相比較制御回路（５）の出力信号を入力し、それを
もとに１／ｎ分周回路出力クロックの遅延を行う遅延回
路１、である。

【００１９】次に回路部２として、（８）は（１）と共
通の外部入力クロックと後述する１／ｎ分周回路出力ク
ロックの２クロックを入力して位相比較した結果を出力
する位相比較回路２、（９）は位相比較回路２（８）の
出力信号を入力し電圧制御発信器２の制御信号を出力す
るループフィルタ２、（１０）はループフィルタ２
（９）の出力制御信号を入力して入力信号に同期した出
力信号を発生する電圧制御発信器２、（１１）は電圧制
御発信器２（１０）の出力を１／ｎ（ｎは自然数）分周
する１／ｎ分周回路２、（１４）は電圧制御発信器２
（１０）出力を１／ｍ（ｍは自然数、ｍ＜ｎ）分周する
１／ｍ分周回路２、（１２）は位相比較回路２（８）と
同じ外部入力クロックと１／ｎ分周回路（４）出力クロ
ックを入力し１／ｍ分周回路２（１４）出力高速クロッ
クにて位相比較制御を行い、外部入力クロックと１／ｎ
分周回路出力の位相差を検出し、それをもとに位相差検
出信号を生成する位相比較制御回路２、（１３）は位相
比較制御回路２（１２）の出力信号を入力し、それをも
とに１／ｎ分周回路２出力クロックの遅延を行う遅延回
路２、である。（２９）は回路部１と回路部２の出力信
号を入力し選択を行う選択回路である。

【００２０】次に、上記図４に示すこの発明の１実施例
である位相同期回路の動作について説明する。本構成は
回路部１と回路部２の２回路から構成され、この２回路
により現用系／予備系を構成する。まず、外部入力クロ
ックを位相比較回路１（１）に入力し、（２）のループ
フィルタ１、（３）の電圧制御発信器１、（４）の１／
ｎ分周回路１とともにＰＬＬ回路を構成する。しかしな
がら、ＰＬＬ回路には入出力信号間にＰＬＬ回路特性及
び、ＰＬＬ回路の個体差による位相差のばらつきが発生
する。そこで、ＰＬＬ回路の外部にＰＬＬ回路内部の位
相比較回路１（１）とは別に位相比較回路１（１）と同
じ入力信号（外部入力クロックと１／ｎ分周回路（４）
出力クロック）の位相比較制御回路１（５）を設けて、
この回路の入力クロックとしては電圧制御発信器１
（３）の出力クロックを１／ｍ分周回路１（ｍは自然
数、ｍ＜ｎ）（７）で分周した高速クロックを入力して
位相比較することにより位相制御信号を生成し、これを
遅延回路１（６）に入力して位相差の調整を行うことに
より、ＰＬＬ回路で発生する入出力クロックの位相差を
高速クロック１ビット幅以内に小さくすることができ
る。

【００２１】同様に、外部入力クロックをもう一つの系
の位相比較回路２（８）に入力し、（９）のループフィ
ルタ２、（１０）の電圧制御発信器２、（１１）の１／
ｎ分周回路２とともにＰＬＬ回路を構成する。また、Ｐ
ＬＬ回路の外部にＰＬＬ回路内部の位相比較回路２
（８）とは別に位相比較回路２（８）と同じ入力信号
（外部入力クロックと１／ｎ分周回路出力クロック）の
位相比較制御回路２（１２）を設けて、この回路の入力
クロックとしては電圧制御発信器２（１０）の出力クロ
ックを１／ｍ分周回路２（ｍは自然数、ｍ＜ｎ）（１
１）で分周した高速クロックを入力して位相比較するこ
とにより位相制御信号を生成し、これを遅延回路２（１
３）に入力して位相差の調整を行うことにより、ＰＬＬ
回路で発生する入出力クロックの位相差を高速クロック
１ビット幅以内に小さくする。

【００２２】この構成により、回路部１、回路部２それ
ぞれの出力クロックは、外部入力基準クロックに対して
周波数同期がとれ、位相同期として高速クロック１ビッ
ト幅以内に位相差を制限でき、回路部１、回路部２のそ
れぞれの出力クロック間の位相差も高速クロック１ビッ
ト幅以内に制限できる。従って、例えば回路部１、回路
部２のそれぞれの出力クロックを選択回路（２９）に入
力する構成とした場合、切り替え時には選択回路（２
９）の出力信号への影響を小さくできる。

【００２３】以下、この回路構成の実施例を具体例につ
いて図２で説明する。ここでは本回路部の特徴的な部分
である位相比較制御回路について説明する。回路部１で
は位相比較回路１（１）と同じ入力信号が位相比較制御
回路１（５）に入力され、さらに１／ｍ分周回路１
（７）出力高速クロックも入力する。例として、ｎ＝
８，ｍ＝１の場合で説明する。図２に位相比較制御回
路、及び遅延回路の構成例を示す。動作タイミングチャ
ートを図３に示す。１／ｎ分周回路１出力クロックを１
／Ｎ（ここではＮ＝１００とする）分周回路（１７）に
入力し、分周パルス（１／ｎ分周回路１出力クロック１
ビット幅）を生成する。この分周パルスを外部入力クロ
ックで動作するフリップフロップ（１８）に入力し、そ
の出力に反転バッファ（１９）を介した反転パルスと、
１／Ｎ分周回路（１７）出力をＡＮＤゲート（２０）に
入力し、２入力クロックの位相差分のパルス幅（今回は
高速クロック３ビット）を持つ位相差信号（図３参照、
ここでは３ビット幅の場合を考える）を生成する。この
位相差信号を１／ｍ分周回路１出力高速クロック（ここ
では、ｍ＝１であるから電圧制御発信器１（３）出力そ
のものである）で動作するカウンタ回路（２１）（８ビ
ットカウンタ回路である）にイネーブル信号として入力
し、１／Ｎ分周回路（１７）出力パルスをＰＧ回路（２
２）（後述するロードパルス１、ＣＡを生成するために
１／ｎ分周回路１出力クロックで動作するラッチ回路で
構成される遅延回路である）に入力し生成した（ここで
は１／ｎ分周回路１出力である分周パルス２を４クロッ
ク遅延させたパルス）ロードパルス１（位相関係はタイ
ミングチャート図３参照）もロードパルスとして入力し
て１から８まで数えた８ビット（＝ｎ／ｍ）の出力信号
（Ｑ１〜Ｑ８）を発生させる。この８ビットの出力信号
をＰＧ回路で生成した図３のタイミングで発生するクロ
ックＣＡ（ここではカウンタ回路出力値３をラッチでき
るタイミングにある１／ｎ分周回路１出力である分周パ
ルス２を２クロック遅延させたパルス）で動作するラッ
チ回路（２３）に入力する。この出力は位相差ビット数
に等しい１ラインのみ（この場合は位相差３ビットであ
るため、３ビットのカウント出力に対応するＱ３）ハイ
レベルとなる（他の７本はローレベル）。１／ｎ分周回
路１の出力クロックをクロック遅延回路（２４）で高速
クロック１ビット分づつ遅延したｎ＝８本のクロック信
号（Ｄ１〜Ｄ８）とともに、この１本（Ｑ３）のみハイ
レベルである８本の出力信号を、ＡＮＤ・ＯＲゲート回
路（２５）に入力する。そして、両信号のＡＮＤ及びＯ
Ｒをとって、外部入力クロックと位相同期の取れた、選
択された１本のクロック信号（１／ｎ分周回路１出力ク
ロックを３ビット遅延させたクロックＤ３とＱ３のＡＮ
Ｄをとった信号：Ｄ３・Ｑ３＝Ｄ３）を出力する。この
クロックは外部入力クロックと位相が高速クロック１ビ
ット幅以内に制限されている。回路部２についても同様
の動作をする。

【００２４】以下、この発明のもう一つの一実施例を図
について説明する。ここで、ＰＬＬ回路としては１例と
して位相比較回路、ループフィルタ、ＶＣＸＯ、分周回
路から構成される場合について説明する。図５におい
て、回路部１と回路部２の２回路から構成され、この２
回路により現用系／予備系を構成する。まず、回路部１
が現用系、回路部２が予備系で動作している場合につい
て説明する。回路部１において、外部入力クロックを位
相比較回路１（１）に入力し、同様に回路部２の位相比
較回路２（８）に回路部１と同じ外部入力クロックを入
力する。回路部１の位相比較回路１（１）出力クロック
をループフィルタ１（２）に入力し、ループフィルタ１
（２）出力を電圧制御発信器１（３）に入力する。電圧
制御発信器１（３）出力を１／ｎ（ｎは自然数）分周回
路１（４）、１／ｍ（ｍは自然数、ｎ＞ｍ）分周回路１
（７）に入力し、それぞれ１／ｎ，１／ｍ分周した出力
を発生する。回路部２でも同様に、位相比較回路２
（８）出力クロックをループフィルタ２（９）に入力
し、ループフィルタ２（９）出力を電圧制御発信器２
（１０）に入力する。電圧制御発信器２（１０）出力を
１／ｎ（ｎは自然数）分周回路２（１１）、１／ｍ（ｍ
は自然数、ｎ＞ｍ）分周回路２（１４）に入力し、それ
ぞれ１／ｎ，１／ｍ分周した出力を発生する。回路部１
の位相比較制御回路１（５）に回路部１（現用系）の１
／ｎ分周回路１（４）及び回路部２（予備系）の１／ｎ
分周回路２（１１）の出力クロックを入力し、さらに１
／ｍ分周回路１（７）で生成された高速クロック出力を
入力することにより、より精密な現用系／予備系のクロ
ック位相比較（高速クロック１ビット間隔）を行い、そ
の結果を位相比較制御信号として遅延回路１（１６）に
出力する。外部より入力した現用系／予備系識別信号
（例えば、現用系の場合”Ｈ”、予備系の場合”Ｌ”な
ど）は現用／予備系識別回路１（１５）に入力し、自ら
が現用系であるか、予備系であるかを識別しその結果を
遅延回路１（６）に出力する。回路部１は現用系である
ので、遅延回路１（６）は遅延設定制御せずに入力クロ
ックを出力する。回路部２では、位相比較制御回路２
（１２）に回路部２（予備系）の１／ｎ分周回路２（１
１）及び回路部１（現用系）の１／ｎ分周回路１（１
４）の出力クロックを入力し、さらに１／ｍ分周回路２
（１４）で生成した高速クロック出力を入力することに
より、より精密な現用系／予備系のクロックの位相比較
（高速クロック１ビット間隔）を行い、その結果を位相
比較制御信号として遅延回路２（１３）に出力する。外
部入力の現用系／予備系識別信号（例えば、現用系の場
合”Ｈ”、予備系の場合”Ｌ”など）は現用／予備系識
別回路２（１６）に入力し、自らが現用系であるか、予
備系であるかを識別しその結果を遅延回路２（１３）に
出力する。回路部２は予備系であるため、遅延回路２
（１３）は遅延設定制御を行い、位相比較制御回路２の
出力に基づき入力クロックの適当な遅延を行い、外部入
力クロックと周波数同期がとれ、回路部１（現用系）と
位相の揃った（位相同期、高速クロック１ビット幅以
内）クロックを出力する。そのため、例えば回路部１と
回路部２の出力を選択回路（２９）に入力した場合、現
用系／予備系切替え時の選択回路（２９）出力クロック
への影響が小さくできる。回路部１が予備系、回路部２
が現用系の場合には回路部１と回路部２が上記と逆の動
作をする。

【００２５】以下、この回路構成の実施例を具体例につ
いて説明する。ここでは本回路部の特徴的な部分である
位相比較制御回路について主に説明する。回路部１では
１／ｎ分周回路１（４）と他系回路部２の１／ｎ分周回
路２（１１）の出力クロックが位相比較制御回路１
（５）に入力され、さらに１／ｍ分周回路１（７）出力
高速クロックも入力する。例として、ｎ＝８，ｍ＝１の
場合で説明する。図６に位相比較制御回路、及び遅延回
路の構成例を示す。動作タイミングチャートを図７に示
す。まず、予備系回路の場合について説明する。１／ｎ
分周回路１出力クロックを１／Ｎ（ここではＮ＝１００
とする）分周回路（１７）に入力し、分周パルス（１／
ｎ分周回路１出力クロック１ビット幅）を生成する。こ
の分周パルスを他系１／ｎ分周回路２出力クロックで動
作するフリップフロップ（１８）に入力し、その出力に
反転バッファ（１９）を介した反転パルスと、１／Ｎ分
周回路（１７）をＡＮＤゲート（２０）に入力し、２入
力クロックの位相差分のパルス幅（今回は高速クロック
３ビット）を持つ位相差信号（図７参照、ここでは３ビ
ット幅）を生成する。この位相差信号を１／ｍ分周回路
１出力高速クロック（ここでは、ｍ＝１であるから電圧
制御発信器１（３）出力そのものである）で動作するカ
ウンタ回路（２１）（８ビットカウンタ回路である）に
イネーブル信号として入力し、１／Ｎ分周回路（１７）
出力パルスをＰＧ回路（２２）（後述するロードパルス
１、ＣＡを生成するために１／ｎ分周回路１出力クロッ
クで動作するラッチ回路で構成される遅延回路である）
に入力し生成した（ここでは１／ｎ分周回路１出力であ
る分周パルス２を４クロック遅延させたパルス）ロード
パルス１（位相関係はタイミングチャート図７参照）を
ロードパルスとして入力して１から８まで数えた８ビッ
ト（＝ｎ／ｍ）の出力信号（Ｑ１〜Ｑ８）を発生させ
る。この８ビットの出力信号をＰＧ回路で生成した図７
のタイミングで発生するクロックＣＡ（ここではカウン
タ回路出力値３をラッチできるタイミングにある１／ｎ
分周回路１出力である分周パルス２を２クロック遅延さ
せたパルス）で動作するラッチ回路（２３）に入力す
る。この出力は位相差のビット数に等しい１ラインのみ
（この場合は位相差３ビットであるため、３ビットのカ
ウント出力に対応するＱ３）ハイレベルとなる（他の７
本はローレベル）。１／ｎ分周回路１の出力クロックを
クロック遅延回路（２４）で高速クロック１ビット分づ
つ遅延したｎ＝８本のクロック信号（Ｄ１〜Ｄ８）とと
もに、この１本（Ｑ３）のみハイレベルである８本の出
力信号を、ＡＮＤ・ＯＲゲート回路（２５）に入力す
る。そして、両信号のＡＮＤ及びＯＲをとって、外部入
力クロックと位相同期の取れた、選択された１本のクロ
ック信号（１／ｎ分周回路１出力クロックを３ビット遅
延させたクロックＤ３とＱ３のＡＮＤをとった信号：Ｄ
３・Ｑ３＝Ｄ３）を出力する。このクロックは１／ｎ分
周回路１出力クロックとともにセレクタ回路（２６）に
入力される。セレクタ回路を制御する信号は外部入力の
現用系／予備系識別信号であり、本回路は予備系である
から、遅延回路を介して３ビット遅延したクロックが選
択される。このクロックは１／ｎ分周回路２出力クロッ
クと位相が高速クロック１ビット幅以内に制限されてい
る。現用系で動作する場合は、外部入力の現用系／予備
系識別信号をもとにセレクタ回路（２６）で１／ｎ分周
回路１出力クロックが選択され、遅延制御が行われずに
クロックが出力される。

【００２６】回路部２は回路部１が現用系の場合は上記
予備系の動作をし、回路部１が予備系の場合は上記現用
系の動作をする。

【００２７】以下、この発明のもう一つの実施例を図に
ついて説明する。図８において、回路部１と回路部２の
２回路から構成され、この２回路により現用系／予備系
を構成する。ここで、ＰＬＬ回路としては１例として位
相比較回路、ループフィルタ、ＶＣＸＯ、分周回路から
構成される場合について説明する。まず、回路部１が現
用系、回路部２が予備系で動作している場合について説
明する。回路部１において、外部入力クロックを位相比
較回路１（１）に入力し、同様に回路部２の位相比較回
路２（８）に回路部１と同じ外部入力クロックを入力す
る。回路部１の位相比較回路１（１）出力クロックをル
ープフィルタ１（２）に入力し、ループフィルタ１
（２）出力を電圧制御発信器１（３）に入力する。電圧
制御発信器１（３）出力を１／ｎ（ｎは自然数）分周回
路１（４）に入力し、１／ｎ分周した出力を発生する。
１／ｎ分周回路１（４）出力はＰＬＬ回路の帰還クロッ
クとして位相比較回路１（１）に入力する。回路部２で
も同様に、位相比較回路２（８）出力クロックをループ
フィルタ２（９）に入力し、ループフィルタ２（９）出
力を電圧制御発信器２（１０）に入力する。電圧制御発
信器２（１０）出力を１／ｎ（ｎは自然数）分周回路２
（１１）に入力し、１／ｎ分周した出力を発生する。１
／ｎ分周回路２（１１）出力はＰＬＬ回路の帰還クロッ
クとして位相比較回路２（８）に入力する。現用系／予
備系どちらで動作するかを決定する外部から入力した現
用系／予備系識別信号（例えば、現用系の場合”Ｈ”、
予備系の場合”Ｌ”）は現用系／予備系それぞれに入力
し、回路部１では現用系であるため、現用系／予備系識
別回路１（１５）に入力して現用系動作であることを検
出し、情報を制御回路１（２７）に出力する。そして、
１／ｎ分周回路３（７）は、電圧制御発信器１（３）の
出力高速クロックで動作させ、他系１／ｎ分周回路４
（１４）で生成されたカウンタ回路のロードパルスをリ
セットパルスとして入力し、現用系であるため、このリ
セットパルスが制御回路１（２７）により禁止され、１
／ｎ分周回路３（７）に入力されず、自走して（１／ｎ
分周回路３（７）で生成したロードパルスにてカウンタ
回路を動作させる）１／ｎ分周を行う。回路部２では予
備系であるため、現用系／予備系識別回路２（１６）に
現用系／予備系情報を入力して予備系動作であることを
検出させ、情報を制御回路２（２８）に出力する。そし
て、１／ｎ分周回路４（１４）は電圧制御発信器２（１
０）の出力高速クロックで動作させ、他系１／ｎ分周回
路３（７）で生成されたカウンタ回路のロードパルスを
リセットパルスとして入力し、予備系であるため、この
リセットパルスが制御回路２（２８）により選択され、
１／ｎ分周回路４（１４）に入力し、強制的にダイレク
トリセットをかける構成で１／ｎ分周を行い出力クロッ
クを生成する。このような構成により、外部入力クロッ
クとは周波数同期がとれ、現用系／予備系間出力クロッ
ク間位相差を高速クロック１ビット幅以内に抑えること
ができる。ただし、外部入力クロックの位相には同期し
ない。回路部１が予備系、回路部２が現用系である場合
は、上記回路部１と回路部２の動作を入れ替えれば良
い。従って、例えば回路部１、回路部２のそれぞれの出
力クロックを選択回路（２９）に入力する構成とした場
合、切り替え時には選択回路（２９）の出力信号への影
響を小さくできる。

【００２８】以下、この回路構成の実施例を具体例につ
いて説明する。ここでは本回路部の特徴的な部分であ
る、１／ｎ分周回路２，４について主に説明する。ここ
では、ｎ＝８とする。説明の為のタイミングチャートを
図９に示す。回路部１が予備系である場合について説明
する。図９のように、現用系、予備系間で出力クロック
に位相差があるとする。回路部２は現用系であるから１
／ｎ分周回路４（１４）は電圧制御発信器（１０）出力
クロックで動作し、１／８分周を行い回路は自走（自分
で生成したロードパルスにて分周カウンタにロードを掛
ける構成）で動作する。そして、生成したロードパルス
を回路部１の制御回路１（２７）に他系分周カウンタ回
路のリセットパルスとして送出する。また、現用系／予
備系識別回路１（１５）出力も制御回路１（２７）に入
力し、予備系であるのでリセットパルスが有効となり、
１／ｎ分周回路３（７）にカウンタ回路のダイレクトリ
セットパルスとして入力される。回路部２では、１／ｎ
分周回路３（７）で生成したロードパルスはリセットパ
ルスとして制御回路２（２８）に現用系／予備系識別回
路１（１６）出力とともに入力され、現用系であるので
リセットパルスは禁止され、１／ｎ分周回路４（１４）
には入力せず、１／ｎ分周回路４（１４）は自走（自分
で生成したロードパルスで動作する）する。この構成に
より、１／ｎ分周回路３（７）に強制的にリセットをか
け、回路部２の１／ｎ分周回路４（１４）出力クロック
と高速クロック（電圧制御発信器出力クロック）１ビッ
ト以内に位相差を制限できる。回路部１が現用系である
場合は、上記回路部１，２の動作を逆に考えると良い。

【００２９】

【発明の効果】請求項１に係るこの発明によれば、ＰＬ
Ｌ入出力クロック間位相をＰＬＬ回路特性に影響されず
に揃えることが可能である。

【００３０】請求項２に係るこの発明によれば、現用系
／予備系の識別回路を付けたので、予備系の回路のみ位
相調整すれば良く、現用系回路の動作には影響を及ぼさ
ない。また、ＰＬＬ回路のループ外部に位相比較回路を
付加し高速クロックにて位相比較を行ったので、現用系
／予備系のクロック位相をＰＬＬ回路特性に影響されず
に揃えることが可能である。

【００３１】請求項３に係るこの発明によれば、現用系
／予備系の識別回路を付けたので、予備系の回路のみ位
相調整すれば良く、現用系回路の動作には影響を及ぼさ
ない。また、ＰＬＬ回路のループ外部に位相比較回路を
付加し高速クロックにて位相比較を行ったので、現用系
／予備系のクロック位相をＰＬＬ回路特性に影響されず
に揃えることが可能である。

【００３２】請求項４に係るこの発明によれば、現用系
／予備系の識別回路を付けたので、予備系の回路のみ位
相調整すれば良く、現用系回路の動作には影響を及ぼさ
ない。また、予備系の分周回路を現用系の分周回路のロ
ードパルスでダイレクトリセットする構成としたことに
より、現用系／予備系のクロック位相をＰＬＬ回路特性
に影響されずに揃えることが可能である。

【図面の簡単な説明】

【図１】この発明による位相同期回路構成の一実施例の
全体構成図である。

【図２】この発明による位相同期回路構成の一実施例の
全体構成図である。

【図３】この発明による位相同期回路構成の一実施例の
タイミングチャート図である。

【図４】この発明による位相同期回路構成の一実施例の
全体構成図である。

【図５】この発明による位相同期回路構成の一実施例の
全体構成図である。

【図６】この発明による位相同期回路構成の一実施例の
全体構成図である。

【図７】この発明による位相同期回路構成の一実施例の
タイミングチャート図である。

【図８】この発明による位相同期回路構成の一実施例の
全体構成図である。

【図９】この発明による位相同期回路構成の一実施例の
タイミングチャート図である。

【図１０】従来の位相同期回路構成の説明図である。

【符号の説明】

１ 位相比較回路１ ２ ループフィルタ１ ３ 電圧制御発信器１ ４ １／ｎ分周回路１ ５ 位相比較制御回路１ ６ 遅延回路１ ７ １／ｎ分周回路１ ８ 位相比較回路２ ９ ループフィルタ２ １０ 電圧制御発信器２ １１ １／ｎ分周回路２ １２ 位相比較制御回路２ １３ 遅延回路２ １４ １／ｍ分周回路２ １５ 現用系／予備系識別回路１ １６ 現用系／予備系識別回路２ １７ １／Ｎ分周回路 １８ フリップフロップ １９ 反転バッファ ２０ ＡＮＤゲート ２１ 計数カウンタ回路 ２２ ＰＧ回路 ２３ ラッチ回路 ２４ クロック遅延回路 ２５ ＡＮＤ・ＯＲ回路 ２６ セレクタ回路 ２７ 制御回路１ ２８ 制御回路２ ２９ 選択回路 １０１ 位相同期発信装置１ １０２ 位相同期発信装置２ １１１ 遅延回路 １１２ 位相比較回路 １１３ ローパスフィルタ １１４ 電圧制御発信器 １１５ 分周回路 １２１ 遅延回路 １２３ ローパスフィルタ １２４ 電圧制御発信器 １２５ 分周回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部入力クロックに周波数及び位相同期
   したクロックを生成する回路において、上記入力クロッ
   クと１／ｎ（ｎは自然数）分周回路出力を入力し位相比
   較情報を出力する位相比較回路と、位相比較回路の出力
   信号を入力し制御電圧を発生するループフィルタと、ル
   ープフィルタの制御電圧を入力し特定の周波数の出力信
   号を発生する電圧制御発信器と、電圧制御発信器の出力
   を１／ｎ分周する１／ｎ分周回路とで構成されるＰＬＬ
   回路と、電圧制御発信器の出力を１／ｍ（ｍは自然数、
   ｍ＜ｎ）分周した高速クロック出力を発生する１／ｍ分
   周回路と、外部入力クロックと１／ｎ分周回路出力と１
   ／ｍ分周回路出力高速クロックを入力して外部入力クロ
   ックに対する１／ｎ分周回路出力の位相差検出信号を生
   成する位相比較制御回路と、上記位相比較制御回路の出
   力をもとに上記１／ｎ分周回路の出力クロックの遅延設
   定を行い遅延クロックである位相同期クロックを発生す
   る遅延回路とを備えたことを特徴とする、位相同期回
   路。
2. 【請求項２】 外部入力クロックに周波数及び位相同期
   したクロックを生成する現用系／現用系故障の場合の予
   備系の２重化構成において、上記入力クロックと１／ｎ
   分周回路出力を入力し位相比較情報を出力する位相比較
   回路と、位相比較回路の出力信号を入力し制御電圧を発
   生するループフィルタと、ループフィルタの制御電圧を
   入力し特定の周波数の出力信号を発生する電圧制御発信
   器と、電圧制御発信器の出力を１／ｎ（ｎは自然数）分
   周する１／ｎ分周回路とで構成されるＰＬＬ回路と、電
   圧制御発信器の出力を１／ｍ（ｍは自然数、ｍ＜ｎ）分
   周した高速クロック出力を発生する１／ｍ分周回路と、
   外部入力クロックと１／ｎ分周回路出力と１／ｍ分周回
   路出力高速クロックを入力して外部入力クロックに対す
   る１／ｎ分周回路出力の位相差検出信号を生成する位相
   比較制御回路と、上記位相比較制御回路の出力をもとに
   １／ｎ分周回路の出力クロックの遅延設定を行い遅延ク
   ロックである位相同期クロックを発生する遅延回路とを
   上記現用系回路・予備系回路のそれぞれに備えたことを
   特徴とする、２重化された位相同期回路。
3. 【請求項３】 外部入力クロックに周波数及び位相同期
   したクロックを生成する現用系／現用系故障の場合の予
   備系の２重化構成において、上記入力クロックと１／ｎ
   （ｎは自然数）分周回路出力を入力し位相比較情報を出
   力する位相比較回路と、位相比較回路の出力信号を入力
   し制御電圧を発生するループフィルタと、ループフィル
   タの制御電圧を入力し特定の周波数の出力信号を発生す
   る電圧制御発信器と、電圧制御発信器の出力を１／ｎ
   （ｎは自然数）分周する１／ｎ分周回路とで構成される
   ＰＬＬ回路と、電圧制御発信器出力を１／ｍ（ｍは自然
   数、ｍ＜ｎ）分周した高速クロック出力を発生する１／
   ｍ分周回路と、上記現用系／予備系のいずれか自回路及
   び他回路のそれぞれの１／ｎ分周回路の出力を入力し、
   上記他回路の１／ｎ分周回路出力と上記自回路の１／ｎ
   分周回路出力間の位相差検出信号を生成する位相比較制
   御回路と、自回路が現用系／予備系のいずれで動作して
   いるかを状態信号入力により検出し、予備系のときのみ
   遅延回路へ制御信号を発生する現用系／予備系識別回路
   と、上記位相比較制御回路出力を受信して現用系／予備
   系識別回路出力により予備系の場合には遅延量変更を実
   行し遅延した１／ｎ分周回路出力クロックを出力し、現
   用系の場合には遅延量変更を行わずに１／ｎ分周回路出
   力クロックを出力する遅延回路とを現用系回路・予備系
   回路のそれぞれに備えたことを特徴とする、２重化され
   た位相同期回路。
4. 【請求項４】 外部入力クロックに周波数同期したクロ
   ックを生成する現用系／現用系故障の場合の予備系の２
   重化構成において、上記入力クロックと１／ｎ（ｎは自
   然数）分周回路出力を入力し位相比較情報を出力する位
   相比較回路と、位相比較回路の出力信号を入力し制御電
   圧を発生するループフィルタと、ループフィルタの制御
   電圧を入力し特定の周波数の出力信号を発生する電圧制
   御発信器と、電圧制御発信器の出力を１／ｎ（ｎは自然
   数）分周する１／ｎ分周回路とで構成されるＰＬＬ回路
   と、上記現用系／予備系のいずれか一方を自回路とした
   とき自回路が現用系／予備系のいずれで動作しているか
   を状態信号入力により検出し、予備系のときのみ制御信
   号を制御回路へ発生する現用系／予備系識別回路と、現
   用系／予備系識別回路から出力された識別信号と他系１
   ／ｎ分周回路から出力されたリセットパルスを入力し
   て、予備系の場合は他系１／ｎ分周回路から入力された
   リセットパルスを自系１／ｎ分周回路のリセット信号と
   して出力し、現用系の場合は他系１／ｎ分周回路から入
   力されたリセットパルスを自系１／ｎ分周回路には出力
   しない制御信号を出力する制御回路と、上記電圧制御発
   信器の出力クロックと上記制御回路からの上記制御信号
   を入力し、上記電圧制御発信器の出力クロックを分周し
   たクロックを生成するとともに、分周動作時に生成した
   ロードパルスを他系制御回路にリセットパルスとして出
   力する１／ｎ分周回路とを現用系回路・予備系回路のそ
   れぞれに備えたことを特徴とする、２重化された位相同
   期回路。