JPH0856154A - 伝送装置 - Google Patents

伝送装置

Info

Publication number
JPH0856154A
JPH0856154A JP7180309A JP18030995A JPH0856154A JP H0856154 A JPH0856154 A JP H0856154A JP 7180309 A JP7180309 A JP 7180309A JP 18030995 A JP18030995 A JP 18030995A JP H0856154 A JPH0856154 A JP H0856154A
Authority
JP
Japan
Prior art keywords
signal
delay
elements
flip
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7180309A
Other languages
English (en)
Inventor
Hans-Joachim Goetz
ゲッツ ハンス−ヨアヒム
Markus Brachmann
ブラッハマン マルクス
Georg Dr Frank
フランク ゲオルク
Thomas Eckart
エッカルト トーマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JPH0856154A publication Critical patent/JPH0856154A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
    • H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【課題】 位相ロック制御ループを伝送装置の他の素子
と同じ技術で実現する。 【解決手段】 位相ロック制御ループ（１２）を有する
伝送装置であって、発振器信号を基準信号と比較し、比
較信号を発生する位相比較器（１５）と、前記比較信号
から導出された制御信号を受信するために設けられた発
振器とを有する伝送装置において、発振器はリング発振
器（１４）として構成されており、閉回路に含まれる少
なくとも１つの遅延素子（２７〜３１）を有し、少なく
とも１つの遅延素子（２７〜３０）は少なくとも２つの
異なる調整可能な遅延時間を有し、制御装置（１９）
が、少なくとも１つの遅延素子（２７〜３０）の遅延時
間を比較信号に依存して設定するために設けられてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相ロック制御ル
ープを有する伝送装置であって、発振器信号を基準信号
と比較し、比較信号を発生する位相比較器と、前記比較
信号から導出された制御信号を受信するために設けられ
た発振器とを有する伝送装置に関する。
【０００２】
【従来の技術】到来信号のデータがバッファメモリに書
き込まれるこのよう伝送装置は、欧州公開特許第０４０
４２６８号明細書から公知である。バッファメモリから
のデータは送出信号を形成する。書き込みアドレス発生
器（例えばカウンタ）がデータをバッファメモリに書き
込むための書き込みアドレスを発生する。この目的のた
めに、書き込みアドレス発生器には書き込みクロック信
号が供給され、このクロック信号は到来信号から導出さ
れる。読み出し動作は読み出しアドレス発生器（例えば
カウンタ）により制御され、この読み出しアドレス発生
器は読み出しクロック信号を受信する。到来信号に発生
する調整データおよび制御データは送出信号には伝送装
置によってそれ以上伝送されない。書き込みアドレスと
読み出しアドレスの差が形成され、この差が位相ロック
制御ループの基準信号となる。位相ロック制御ループは
位相比較器と発振器を有する。発振器は読み出しクロッ
ク信号を、基準信号と発振器信号との比較に基づいて位
相比較器で形成する。この比較信号から読み出しクロッ
ク信号が形成される。
【０００３】伝送装置で使用される位相ロック制御ルー
プは、伝送装置の他の素子で実現されている技術では集
積するのが不可能な素子を含んでいる。位相ロック制御
ループはＥＣＬ技術の素子およびさらにデスクレート素
子を有し、一方伝送装置の他の素子はＣＭＯＳ技術で少
なくとも１つの集積回路に集積されている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に述べた形式の伝送装置を次のように構成することであ
る。すなわち、位相ロック制御ループを伝送装置の他の
素子と同じ技術で実現することである。
【０００５】
【課題を解決するための手段】上記課題は本発明によ
り、発振器はリング発振器として構成されており、閉回
路に含まれる少なくとも１つの遅延素子を有し、少なく
とも１つの遅延素子は少なくとも２つの異なる調整可能
な遅延時間を有し、制御装置が、少なくとも１つの遅延
素子の遅延時間を比較信号に依存して設定するために設
けられている構成によって解決される。
【０００６】本発明の伝送装置は、リング発振器を備え
た位相ロック制御ロープを有し、このリング発振器はリ
ングに接続された遅延素子を有する。このリング発振器
は少なくとも１つの調整可能な遅延素子を有していなけ
ればならず、この遅延素子の入力側と出力側は接続され
ている。リング発振器により形成される発振器信号の周
波数と位相はリング発振器の種々異なる遅延時間を変化
することによって調整可能である。このような遅延素子
は２つ以上の異なる遅延時間を有することができる。リ
ング発振器の制御を簡単に実行するために、２つの異な
る、それぞれほぼ同じ遅延時間を備えた複数の遅延素子
を合成接続すべきである。その際、すべての遅延素子が
調整可能である必要はない。制御装置は信号を受信し、
この信号は位相比較器により形成された比較信号から導
出される。さらに制御装置は制御信号を、調整可能な遅
延素子の遅延時間を調整するために形成する。位相ロッ
ク制御ループ素子はＣＭＯＳ技術で実現することができ
る。これにより伝送装置の製造プロセスが簡単になる。
【０００７】リング発振器にある遅延素子の遅延時間を
調整するための制御装置の簡単な実施例では、シフト素
子を備えたシフトレジスタが使用される。シフト素子の
数は調整可能な遅延素子の数に相応する。シフト素子は
所属の遅延素子の遅延時間を調整するためのそれぞれ設
けられている。比較信号に依存して、第１の遅延時間を
調整するための第１のシフト素子群、および／または少
なくとも第２の遅延時間を調整するための第２のシフト
素子群が設けられている。遅延素子がそれぞれ調整可能
な遅延時間を２つしか有しないならば、２つの遅延素子
群がある。比較信号が変化する際に、第１の群と第２の
群の遅延素子の数の比も変化する。比が極端な場合は、
すべての遅延素子を１つの群に割り当てることもでき
る。
【０００８】シフト素子は第１のフリップフロップと、
第１のフリップフロップの入力側に前置接続され、比較
信号に依存して制御される第１の切換器を有する。切換
器は第１および第２の入力側を備えている。シフト素子
の第１の切換器の第１および第２の入力側はシフト素子
の第１および第２の出力側であり、シフト素子の第１の
フリップフロップの出力側はシフト素子の出力側であ
る。シフト素子の調整は、シフトレジスタにおける論理
“１”（第１の状態）と論理“０”（第２の状態）のシ
フトによって行われる。第１のシフト素子はその第１の
入力側に第１の状態を有し、最後のシフト素子はその第
２の入力側に第２の状態を有する。第１のシフト素子と
最後のシフト素子との間に配置された他方のシフト素子
の出力側はそれぞれ、隣接するシフト素子の第１の入力
側と、および隣接する他方のシフト素子の第２の入力側
と接続されている。
【０００９】リング発振器の調整可能な遅延素子は第２
の切換器を有し、第２の切換器は制御装置により制御さ
れ、遅延素子の入力側をその出力側と少なくとも２つの
異なる伝搬時間経路を介して接続するために設けられて
いる。比較的小さな遅延時間を有する第１の伝搬時間経
路には例えば別の構成素子は設けられていない。比較的
大きな遅延時間を有する伝搬時間経路は例えば直列に接
続された２つのインバータを有することができる。
【００１０】伝搬時間経路はまた少なくとも１つのイン
バータを有することができ、このインバータの伝搬時間
は出力負荷を介して調整される。出力負荷は１つまたは
複数の付加的ゲートを、伝搬時間経路にあるインバータ
の出力側に接続することによって実現される。出力負荷
は１つまたは複数のインバータ、コンデンサ、付加的線
路等によって実現することができる。２つの異なる伝搬
時間経路が異なる出力負荷を備えた２つのインバータを
有していれば、遅延時間をさらに細かなステップで調整
することができる。なぜなら、出力負荷によって生じた
遅延時間はゲートの遅延時間の端数だけ高まるからであ
る。
【００１１】第２の切換器が、調整可能な遅延素子およ
びリング発振器を通過する信号のエッジ変化の際に切り
替わることを阻止するために、同期回路が設けられてい
る。ここでは調整可能な遅延素子の第２の切換器が、遅
延素子の同期回路を介して供給される切り替え信号を所
属のシフト素子の第１の切換器から受信するために設け
られている。したがって同期回路は切り替え信号を遅延
素子の出力信号と同期するために設けられている。この
手段によって、切り替え時の障害パルスが回避される。
【００１２】位相比較器の簡単に実現される実施例で
は、位相比較器が計数装置と結合回路を有する。計数装
置は、発振器信号のクロック周期を基準クロック信号の
クロック周期の間、計数するために設けられており、結
合回路は、比較信号を計数結果と目標位相値との結合に
よって形成するために設けられている。計数結果として
発振器信号のクロック周期の間の基準信号のクロック数
を使用することもできる。この場合は、基準クロック信
号の周波数は発振器信号の周波数よりも大きくなければ
ならない。
【００１３】伝送装置の位相ロック制御ループは出力信
号のジッターを低減するために用いる。さらにジッター
低減するために、位相比較器はフリップフロップ装置と
評価回路を有する。各遅延素子にそれぞれ配属されたフ
リップフロップ装置は、それぞれの遅延素子の出力状態
を、基準クロック信号により定められた基準時点で記憶
するために設けられている。評価回路は、基準時点の位
相値を、遅延素子の記憶された出力状態および遅延素子
の調整された遅延時間に基づいて検出するために設けら
れている。結合回路はさらに位相値を目標位相値および
計数結果と結合するために設けられている。
【００１４】結合回路は、ＥＸＯＲゲート、フリップフ
ロップおよび検知回路からなることができる。２つの順
次連続する遅延素子の出力状態はそれぞれ１つのＥＸＯ
Ｒゲートで結合され、ＥＸＯＲゲートの出力状態はフリ
ップフロップに記憶される。検知回路はフリップフロッ
プ素子に低値状態が記憶されているか、または高値状態
が記憶されているかを検知するために用いる。フリップ
フロップ装置の別の実施例では、高値出力状態を記憶す
るための第２のフリップフロップ素子と、所属の遅延素
子の低値出力状態を記憶するための第３のフリップフロ
ップ素子が設けられている。
【００１５】リング発生器の有する調整可能な遅延素子
の数が偶数であれば、さらに１つのインバータが固定遅
延素子として設けられる。
【００１６】位相値の計算は、評価回路で次式に従って
行われる。
【００１７】位相値Φは：高値出力状態を記憶するフリ
ップフロップ装置の数ｘが、第１の遅延時間（第１の遅
延時間は第２の遅延時間よりも短い）に調整された遅延
素子の数ｎより小さいかまたは同じとき、
【００１８】
【数３】
【００１９】である。また低値出力状態を記憶するフリ
ップフロップ装置の数ｘが第１の遅延時間に調整された
遅延素子の数ｎより小さいかまたは同じとき、 Φ＝ΦP1+Π である。また高値出力状態を記憶するフリップフロップ
装置の数ｘが第１の遅延時間に調整された遅延素子の数
ｎより大きいとき、
【００２０】
【数４】
【００２１】である。そして、低値出力状態を記憶する
フリップフロップ装置の数ｘが第１の遅延時間に調整さ
れた遅延素子の数ｎより大きいとき、 Φ＝ΦP2+Π である。ここでＮは遅延素子の総数、Ｔvは第１の遅延
時間Ｔv+ΔＴは第２の遅延時間、そしてＴiはインバー
タとして構成された遅延素子の遅延時間である。
【００２２】位相比較器と制御装置の間には、出力信号
を形成するためのシグマーデルタ変調器が配置されてお
り、この出力信号は３つの異なる状態を有することがで
きる。３つの状態が意味するものは、シグマ−デルタ変
調器の出力信号から導出された信号が高値状態であると
き、第１の状態にあるフリップフロップ素子が第２の状
態へ変化し、信号が低値状態であるとき、第２の状態に
ある第１のフリップフロップ素子が第１の状態へ変化
し、信号が中位状態であるとき、第１のフリップフロッ
プ素子はその状態を変化しないということである。シフ
トレジスタでは低値状態および高値状態のときそれぞれ
シフトレジスタ素子のフリップフロップ素子の出力状態
が変化する。その他の場合は、シフトレジスタの状態は
変化しない。
【００２３】伝送装置は例えば、調整データおよび制御
データを信号から取り出すために用いる。この場合、バ
ッファメモリが第１のビットレートの第１の信号のデー
タをバッファ記憶し、第２のビットレートの第２の信号
を形成するために設けられ、書き込みアドレス発生器が
第１の信号から導出された書き込みクロック信号を受信
し、書き込みアドレスを送出するために設けられ、読み
出しアドレス発生器が位相制御回路の発振器信号から導
出された読み出しクロック信号を受信し、読み出しアド
レスを送出するために設けられ、減算器が読み出しアド
レス発生器および書き込みアドレス発生器により形成さ
れた読み出しアドレスおよび書き込みアドレスの減算を
行い、差信号を送出するための設けられており、位相ロ
ック制御ループが差信号から導出された目標位相値を受
信するために設けられている。
【００２４】本発明はまた、位相比較器と発振器を有す
る位相ロック制御ループに関する。この位相比較器は発
振器信号を基準信号と比較し、比較信号を形成する。ま
た発振器は比較信号から導出された制御信号を受信する
ために設けられている。リング発振器として構成された
発振器は、リングに接続された少なくとも１つの遅延素
子を有する。少なくとも１つの遅延素子は、調整可能な
異なる少なくとも２つの遅延時間を有する。制御装置
が、比較信号に依存して、少なくとも１つの遅延素子の
遅延時間を調整するために設けられている。
【００２５】
【発明の実施の形態】本発明の実施例を以下図面に基づ
き詳細に説明する。
【００２６】図１に示された伝送装置の実施例は、第１
の到来信号から調整データおよび制御データを取りだ
し、第２の送出信号を形成する。第１の信号は例えば同
期デジタル階層のＳＴＭ−１−信号であり、１５５．５
２Ｍｂｉｔ／ｓのビットレートを有する。第２の信号は
１３９．２６４Ｍｂｉｔ／ｓのビットレートのプレシオ
クロナス信号である。
【００２７】直−並列変換器１では、シリアル第１信号
が８ビットのデータブロックを有するパラレル信号に変
換される。直−並列変換器１はそれぞれ第１のクロック
信号と第２のクロック信号を受信する。第１のクロック
信号はクロック再生回路２によって形成された信号であ
り、第２のクロック信号は、ディーティ比１：８の分周
器３によって第１のクロック信号から形成されたもので
ある。第１の信号のデータブロックは選択マトリクス４
に供給される。このマトリクスは欧州公開特許第０４０
４２６９号明細書に詳しく記載されており、調整データ
および制御データを第１の信号から取り出す。選択マト
リクスは制御装置５により制御され、この制御装置は前
もって第１の信号から取り出した情報を有している。こ
の取り出し過程についてはここでは詳細に述べない。
【００２８】選択マトリクス４から送出されたデータブ
ロックはバッファメモリ６にクロック適合のために書き
込まれる。書き込み過程のためにカウンタとして構成さ
れた書き込みアドレス発生器７から書き込みアドレスが
送出される。この書き込みアドレスは書き込みクロック
信号を含む。書き込みクロック信号は第２のクロック信
号であり、分周器３により形成される。バッファメモリ
６から読み出されたデータブロックは並−直列変換器８
により、シリアル第２信号として出力される。読み出し
アドレス発生器９は読み出し過程のための読み出しアド
レスを送出する。この読み出しアドレス発生器も同様に
カウンタとして構成されている。
【００２９】第２送出信号のジッターを低レベルに保持
するため、主制御回路には減算器１０、ローパスフィル
タ１１、位相ロック制御ループ１２、分周器１３および
読み出しアドレス発生器９が設けられている。減算器１
０では読み出しアドレスと書き込みアドレスとの差が形
成され差信号としてローパスフィルタ１１に送出され
る。位相ロック制御ループはローパスフィルタ１１から
目標位相値を受け取り、発振器信号を形成する。発振器
信号はディーティ比１：８の分周器１３と並−直列変換
器８に供給される。分周器１３は読み出しクロック信号
を形成し、読み出しクロック信号は並−直列変換器８と
読み出しアドレス発生器９に導通される。
【００３０】位相ロック制御ループ１２に対する実施例
が図２にブロック回路図として示されている。位相ロッ
ク制御ループ１２はリング発振器１４、位相比較器１
５、ローパスフィルタ１６、シグマ−デルタ変調器１
７、微分器１８および制御装置１９を有する。リング発
振器１４は発振器信号を形成し、この信号は分周器１３
と位相比較器１５に供給される。
【００３１】位相比較器１５は計数装置２０、フリップ
フロップ装置２１、評価回路２２、結合回路２３および
レジスタ２４を有する。計数装置２０はリング発振器１
４の発振器信号を受信し、クロックを基準クロック信号
のクロック周期の間、周波数ｆrefで計数する。基準ク
ロック信号の周波数ｆrefは発振器信号の周波数ｆoszよ
り小さい。基準クロック信号のクロック周期中に計数装
置２０で計数された発振器信号のクロックは計数結果と
して結合回路２３の第１の加算器２５に供給される。さ
らに加算器２５は位相値を評価回路２２から受信する。
評価回路２２は制御装置１９の出力側およびフリップフ
ロップ装置２１の出力側と接続されている。フリップフ
ロップ装置２１はそれぞれ、リング発振器１４に含まれ
る遅延素子と接続されている。ジッター要求が高くなけ
れば、フリップフロップ装置２１と評価回路２２は必要
でない。制御装置１９、リング発振器１４、フリップフ
ロップ装置２１および評価回路２２に対する実施例は図
３に示されており、後で詳細に説明する。
【００３２】結合回路２３はさらに別の加算器２６を有
し、この加算器２６は位相値と加算器２５の計数結果の
加算結果を受信する。加算器２６はさらにレジスタ２４
に記憶された目標位相値を受信する。この目標位相値は
それぞれ例えば基準クロック信号の上昇縁によりローパ
スフィルタ１１から転送される。加算器２６ないし結合
回路２３から送出される順次連続する値は比較信号を形
成する。この比較信号はローパスフィルタ１６、シグマ
−デルタ変調器１７および微分器１８を介して制御装置
１９に供給される。シグマ−デルタ変調器１７は出力信
号を送出し、この出力信号は高値状態、中位状態および
低値状態を有する。例えばこれは値“１”、“０”およ
び“−１”により表される。微分器１７は評価回路２２
の積分特性を補償するために使用される。制御装置１９
の出力側は、上に述べたように、評価回路２２およびリ
ング発振器１４との接続部を有している。
【００３３】図３には、５つの遅延素子２７〜３１を有
するリング発振器１４が示されている。遅延素子２７〜
３１は直列に接続されており、最後の遅延素子３１の出
力側は第１の遅延素子２７の入力側と接続されている。
最後の遅延素子３１は周波数ｆoszの発振器信号も送出
する。リング発振器１４の周波数を調整するために遅延
素子２７〜３０の遅延時間を制御装置１９を介して調整
することができる。制御装置１９は４つのシフト素子３
２〜３５を有するシフトレジスタを備えている。調整可
能な遅延素子２７〜３０の各々にはシフト素子３２〜３
５が配属されている。例えばシフト素子３３は遅延素子
２８を制御する。
【００３４】シフト素子３２〜３５に対する実施例が図
４に示されている。シフト素子３２〜３５は第１の切換
器４７と第１のＤフリップフロップ４８を有する。切換
器４７はその入力側ＡまたはＢをその出力側と接続し、
この出力側はフリップフロップ素子４８のＤ入力側と接
続されている。切換器４７の制御入力側Ｓは、微分器１
８の出力信号から形成された信号を受信する。Ｄフリッ
プフロップ素子４８のクロック入力側はシフトクロック
信号を受信する。このシフトクロック信号は例えば基準
クロック信号かた導出することができる。Ｄフリップフ
ロップ素子４８の出力側はシフト素子３２〜３５の出力
側Ｑとも接続されている。
【００３５】第１のシフト素子３２の入力側Ｂは高値状
態（論理“１”）を有し、シフトレジスタの最後のシフ
ト素子３５の入力側Ａは低値状態（論理“０”）を有す
る。すなわち、シフト素子３２の入力側Ｂには論理
“１”が、シフト素子３５の入力側Ａには論理“０”が
供給される。シフト素子３２、３３、３４の出力側Ｑは
それぞれシフト素子３３、３４、３５の入力側Ｂと接続
されている。さらにシフト素子３５、３４、３３の出力
側Ｑはそれぞれシフト素子３４、３３、３２の入力側Ａ
と接続されている。シフト素子３２〜３５の制御入力側
およびクロック入力側にはそれぞれ、デコーダ３６から
制御信号とクロック信号が供給される。デコーダ３６は
微分器１８からの出力信号と基準クロック信号を受信す
る。デコーダ３６は、微分器１８の出力信号が高値状態
（論理“１”）である時に制御信号を送出し、このとき
各シフト素子３２〜３５の第１の切換器４７は入力側Ａ
をその出力側に接続する。各シフト素子３２〜３５の第
１の切換器４７は、微分器１８の出力信号が低値状態
（論理“−１”）である時にその出力側を入力側Ｂと接
続する。中位状態（論理“０”）では、デコーダ３６か
ら基準クロック信号がさらに導通されない。これによ
り、シフト素子３２〜３５の第１のフリップフロップ素
子３２〜３５の第１のフリップフロップ素子４８の内容
は変化することができない。
【００３６】シフト素子３２〜３５の出力信号は遅延素
子２７〜３０に配属された遅延時間の調整に用いる。シ
フト素子３２のＤフリップフロップ素子４８では高値状
態が記憶される。したがって、所属の遅延素子２７では
短い遅延時間が調整される。遅延素子２９では、所属の
シフト素子のＤフリップフロップ素子４８に低値状態が
存在するとき長い遅延時間が調整される。このことか
ら、シフト素子３２〜３５がこの状態であるとき、シフ
ト素子の第１の群（３２と３３）は第１の短い遅延時間
を調整するために設けられており、シフト素子の第２の
群（３４と３５）は第２の長い遅延時間を調整するため
に設けられていることがわかる。したがってシグマ−デ
ルタ変調器の出力信号から導出される位相比較器１５の
比較信号に依存して、第１または第２の群に所属するシ
フト素子３２〜３５の一部が制御される。
【００３７】各遅延素子２７〜３１の出力側はフリップ
フロップ装置２１と接続されている。フリップフロップ
装置２１はそれぞれ第２のフリップフロップ素子３７〜
４１および第３のフリップフロップ素子４２〜４６を有
する。フリップフロップ素子３７〜４６はＲＳフリップ
フロップ素子とすることができる。これらフリップフロ
ップ素子は遅延素子２７〜３１を通過する発振器信号の
正エッジまたは負エッジによりセットされる。フリップ
フロップ素子３７〜４１は所属の遅延素子２７〜３１に
よりそれぞれ発振器信号の正エッジによって、フリップ
フロップ素子４２〜４６は所属の遅延素子２７〜３１に
よりそれぞれ発振器信号の負エッジによってセットされ
る。フリップフロップ素子のリセットは例えば基準信号
の正エッジにより行われる。
【００３８】評価回路２２は基準時点（例えば基準クロ
ック信号の負エッジの発生時）で、フリップフロップ素
子３７〜４６の状態を検出する。したがって、どの遅延
素子２７〜３１において基準時点で発振器信号の正また
は負のエッジが存在するかを検出することができる。評
価回路２２はさらにシフト素子３２〜３５の出力信号を
受信する。ここから次式に従って、評価回路２２から送
出される位相値Φが算出される。
【００３９】
【数５】
【００４０】ここでｘは、発振器信号の正エッジを記憶
しているフリップフロップ素子３７〜４１の数、ｎは比
較的小さな遅延時間を有する遅延素子２７〜３０の数、
Ｎは遅延素子の総数、Ｔvは比較的小さな遅延時間、Ｔv
+ΔＴは比較的大きな遅延時間、そしてＴiはインバータ
として構成された遅延素子３１の遅延時間である。
【００４１】２）ｘ≦ｎ：Φ＝ΦP1+Π ここでｘはこの場合、発振器信号の負エッジを記憶して
いるフリップフロップ素子４２〜４６の数である。
【００４２】
【数６】
【００４３】ここでｘはこの場合、発振器信号の負エッ
ジを記憶しているフリップフロップ素子４２〜４６の数
である。
【００４４】４）ｘ＞ｎ：Φ＝ΦP2+Π ここでｘはこの場合、発振器信号の負エッジを記憶して
いるフリップフロップ素子４２〜４６の数である。
【００４５】評価回路２２は例えばテーブルを有し、負
または正のエッジが記憶されているかをまず検出し、式
に基づいて位相値を計算する。
【００４６】以下、調整可能な遅延素子２７〜３０に対
する実施例を説明する。図５に示された遅延素子は第２
の切換器４９、直列接続された２つのインバータ５０と
５１、および同期回路５２を有する。遅延素子の入力側
Ｉは一方では直接、他方では直列接続されたインバータ
５０と５１を介して切換器４９と接続されている。切換
器４９の出力側はまた遅延素子の出力側である。切換器
４９を制御するための信号は同期回路５２を介して切換
器４９に送出される。同期回路５２はＤフリップフロッ
プ素子を有し、これのＤ入力側は信号をシフト素子３２
〜３５から受信する。またその反転出力側は切換器４９
の制御入力側と接続されている。Ｄフリップフロップ素
子のクロック入力側は切換器４９の反転出力信号を受信
する。同期回路５２によって障害パルスが阻止される。
切換器４９は、その制御入力側を介して受信した信号に
依存して、入力側を直接その出力側と接続するか（第１
の伝搬時間経路）、または第２のインバータ５１の出力
側をその出力側と接続する（第２の伝搬時間経路）。
【００４７】図６には遅延素子が示されている。この遅
延素子では切換器５３がその出力側を第１のインバータ
５４または第２のインバータ５５と接続する。２つのイ
ンバータ５４と５５の前にはそれぞれインバータ５６と
５７が接続されている。第２のインバータ５５の出力側
は少なくとも１つの別のインバータ５８と接続されてい
る。このインバータはインバータ５５に対する出力負荷
となる。インバータ５８の出力側はオープンである。こ
れによりインバータ５５の遅延時間または伝搬時間が変
化する。この時間はここではインバータ伝搬時間（ゲー
ト通過時間）として僅かな値だけ変化される。
【００４８】このような遅延モジュールは発振器周波数
および発振器位相の微調整を可能にし、したがって伝送
装置により形成された第２信号でのジッターがさらに低
減される。インバータ５５の出力負荷はまたさらに、破
線で示された１つ以上のインバータ５９〜６０をインバ
ータ５８に並列接続することによってさらに高めること
ができる。
【図面の簡単な説明】
【図１】位相ロック制御ループを有する伝送装置のブロ
ック回路図である。
【図２】図１の伝送装置に使用される位相ロック制御ル
ープの概略図である。
【図３】制御装置、リング発振器、フリップフロップ装
置および評価回路を有する位相ロック正著ループの一部
詳細図である。
【図４】図３の制御装置に含まれるシフト素子の回路図
である。
【図５】図３のリング発振器に含まれる調整可能な遅延
素子の第１実施例を示すブロック図である。
【図６】図３のリング発振器に含まれる調整可能な遅延
素子の第２実施例を示すブロック図である。
【符号の説明】
１ 直−並列変換器 ２ クロック再生回路 ３ 分周器 ４ 選択マトリクス ５ 制御装置 ６ バッファメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルクス ブラッハマン ドイツ連邦共和国 ニュルンベルク エレ ブシュトラーセ 10 (72)発明者 ゲオルク フランク ドイツ連邦共和国 ニュルンベルク キー ラー シュトラーセ 26アー (72)発明者 トーマス エッカルト ドイツ連邦共和国 エムスキルヒェン ベ ルトールトシュトラーセ 34

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 位相ロック制御ループ（１２）を有する
    伝送装置であって、 発振器信号を基準信号と比較し、比較信号を発生する位
    相比較器（１５）と、 前記比較信号から導出された制御信号を受信するために
    設けられた発振器とを有する伝送装置において、 発振器はリング発振器（１４）として構成されており、
    閉回路に含まれる少なくとも１つの遅延素子（２７〜３
    １）を有し、 少なくとも１つの遅延素子（２７〜３０）は少なくとも
    ２つの異なる調整可能な遅延時間を有し、 制御装置（１９）が、少なくとも１つの遅延素子（２７
    〜３０）の遅延時間を比較信号に依存して設定するため
    に設けられていることを特徴とする伝送装置。
  2. 【請求項２】 制御装置（１９）は、シフト素子（３２
    〜３５）を備えたシフトレジスタを有し、 シフト素子の数は調整可能な遅延素子（２７〜３０）の
    数に相応し、 シフト素子（３２〜３５）は、所属の遅延素子（２７〜
    ３０）の遅延時間を調整するように構成されており、 比較信号に依存して、シフト素子（３２〜３５）の第１
    の群は第１の遅延時間を調整し、および／またはシフト
    素子（３２〜３５）の少なくとも第２の群は第２の遅延
    時間を調整するように構成されている請求項１記載の伝
    送装置。
  3. 【請求項３】 シフト素子（３２〜３５）は第１のフリ
    ップフロップ（４８）と第１の切換器（４７）を有し、 該第１の切換器（４７）は第１および第２の入力側を有
    し、第１のフリップフロップ（４８）の入力側に前置接
    続されており、かつ比較信号に依存して制御され、 シフト素子（３２〜３５）の第１の切換器（４７）の第
    １および第２の入力側はシフト素子（３２〜３５）の第
    １および第２の入力側であり、 シフト素子（３２〜３５）の第１のフリップフロップ
    （４８）の出力側はシフト素子（３２〜３５）の出力側
    であり、 第１のシフト素子（３２）その第１の入力側に第１の状
    態を有し、最後のシフト素子（３５）はその第２の入力
    側に第２の状態を有し、 第１のシフト素子（３２）と最後のシフト素子（３５）
    との間に配置された別のシフト素子（３３〜３４）の出
    力側は一方の隣接するシフト素子（３２〜３５）の第１
    の入力側、および他方の隣接するシフト素子（３２〜３
    ５）の第２の入力側と接続されている請求項２記載の伝
    送装置。
  4. 【請求項４】 調整可能な遅延素子（２７〜３０）が第
    ２の切換器（４９、５３）を有し、 該第２の切換器は制御装置（１９）により制御され、遅
    延素子（２７〜３０）の入力側を少なくとも２つの異な
    る伝搬時間経路を介してその出力側に接続するよう構成
    されている請求項１から３までのいずれか１項記載の伝
    送装置。
  5. 【請求項５】 伝搬時間経路は少なくとも１つのインバ
    ータ（５５）を有し、 該インバータの遅延時間は出力負荷（５８〜６０）を介
    して調整可能である請求項４記載の伝送装置。
  6. 【請求項６】 調整可能な遅延素子（２７〜３０）の第
    ２の切換器（４９、５３）が、切換信号を所属のシフト
    レジスタから、遅延素子（２７〜３０）の同期回路（５
    ２）を介して受信するように構成されており、 同期回路（５２）は切換信号を遅延素子（２７〜３０）
    の出力信号と同期するように構成されている請求項４ま
    たは５記載の伝送装置。
  7. 【請求項７】 位相比較器（１５）は、 発振器信号のクロック周期を、基準クロック信号のクロ
    ック周期の間、計数するために使用される計数装置（２
    ０）と、 比較信号を計数結果と目標位相値との結合によって発生
    するように構成された結合回路（２３）とを有する請求
    項１から６までのいずれか１項記載の伝送装置。
  8. 【請求項８】 位相比較器（１５）は、各遅延素子（２
    ７〜３１）に配属されたフリップフロップ装置（２１）
    を有し、 該フリップフロップ装置は、各遅延素子（２７〜３１）
    の初期状態を基準クロック信号により定められた基準時
    点で記憶するためのものであり、 評価回路（２２）が基準時点での位相値を、記憶された
    遅延素子（２７〜３９）の初期状態および遅延素子（２
    ７〜３１）の設定された遅延時間に基づいて検出するた
    めに使用され、 結合回路（２３）は位相値を目標位相値および計数結果
    と結合するように構成されている請求項７記載の伝送装
    置。
  9. 【請求項９】 各フリップフロップ装置（２１）は、高
    値初期状態を記憶するための第２のフリップフロップ
    （３７〜４０）と、所属の遅延素子（２７〜３１）の低
    値初期状態を記憶するための第３のフリップフロップ
    （４２〜４５）を有する請求項８記載の伝送装置。
  10. 【請求項１０】 リング発振器（１４）は偶数個の調整
    可能な遅延素子（２７〜３０）と固定遅延素子としての
    １つのインバータ（３１）を有する請求項９記載の伝送
    装置。
  11. 【請求項１１】 評価回路（２２）は、高値初期状態を
    記憶するフリップフロップ装置（２１）の数ｘが、第１
    の遅延時間を設定する遅延素子の数ｎより小さいか、ま
    たは同じであるとき位相値Φを次式に従って計算し、た
    だし第１の遅延時間は第２の遅延時間よりも短く、 【数１】 評価回路（２２）は、低値初期状態を記憶するフリップ
    フロップ装置（２１）の数ｘが第１の遅延時間を設定す
    る遅延素子（２７〜３０）の数ｎより小さいか、または
    同じであるとき位相値Φを次式に従って計算し、 Φ＝ΦP1+Π 評価回路（２２）は、高値初期状態を記憶するフリップ
    フロップ装置（２１）の数ｘが第１の遅延時間を設定す
    る遅延素子（２７〜３０）の数より大きいとき位相値Φ
    を次式に従って計算し、 【数２】 評価回路（２２）は、低値初期状態を記憶するフリップ
    フロップ装置（２１）に数ｎが第１の遅延時間を設定す
    る遅延素子（２７〜３０）の数ｎより大きいとき位相値
    Φを次式に従って計算し、 Φ＝ΦP2+Π ここでｎは遅延素子（２７〜３１）の総数、Ｔvは第１
    の遅延時間、Ｔv+ΔＴは第２の遅延時間そしてＴiはイ
    ンバータ（３１）として構成された遅延素子の遅延時間
    である請求項１０記載の伝送装置。
  12. 【請求項１２】 シグマ−デルタ変調器（１７）が位相
    比較器（１５）と制御装置（１９）との間に挿入接続さ
    れており、 該シグマ−デルタ変調器は３つの異なる状態を有するこ
    とのできる出力信号を発生するように構成されている請
    求項１から１１までのいずれか１項記載の伝送装置。
  13. 【請求項１３】 シグマ−デルタ変調器（１７）の出力
    信号から導出された信号が高値状態であるとき、第１の
    状態にある第１のフリップフロップ（４８）が第２の状
    態に変化され、 前記信号が低値状態であるとき、第２の状態にある第１
    のフリップフロップ（４８）は第１の状態に変化され、 前記信号が中位状態にあるとき、第１のフリップフロッ
    プ（４８）は状態変化されない請求項３から１２までの
    いずれか１項記載の伝送装置。
  14. 【請求項１４】 バッファメモリ（６）が、第１のビッ
    トレートの第１の信号のデータをバッファ記憶し、第２
    のビットレートの第２の信号を形成するために設けられ
    ており、 書き込みアドレス発生器（７）が、第１の信号から導出
    された書き込みクロック信号を受信し、書き込みアドレ
    スを発生するために設けられており、 読み出しアドレス発生器（９）が、位相ロック制御ルー
    プ（１２）の発振器信号から導出された読み出しクロッ
    ク信号を受信し、読み出しアドレスを発生するために設
    けられており、 減算器（１０）が、読み出しアドレス発生器および書き
    込みアドレス発生器（７、９）により形成された読み出
    しアドレスおよび書き込みアドレスの差を形成し、差信
    号を発生するために設けられており、 位相ロック制御ループ（１２）は、差信号から導出され
    た目標位相値を受信するように構成されている請求項１
    から１３までのいずれか１項記載の伝送装置。
  15. 【請求項１５】 発振器信号を基準信号と比較し、比較
    信号を形成するための位相比較器（１５）と、 比較信号から導出された差信号を受信するように構成さ
    れている発振器とを有する位相ロック制御ループにおい
    て、 リング発振器（１４）として構成された発振器は、閉回
    路に含まれる少なくとも１つの遅延素子（２７〜３１）
    を有し、 少なくとも１つの遅延素子（２７〜３０）は少なくとも
    ２つの異なる調整可能な遅延時間を有し、 制御装置（１９）は少なくとも１つの遅延素子（２７〜
    ３０）の遅延時間を比較信号に依存して設定するように
    構成されていることを特徴とする位相ロック制御ルー
    プ。
JP7180309A 1994-07-15 1995-07-17 伝送装置 Pending JPH0856154A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4425087A DE4425087A1 (de) 1994-07-15 1994-07-15 Übertragungssystem
DE4425087.8 1994-07-15

Publications (1)

Publication Number Publication Date
JPH0856154A true JPH0856154A (ja) 1996-02-27

Family

ID=6523287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7180309A Pending JPH0856154A (ja) 1994-07-15 1995-07-17 伝送装置

Country Status (5)

Country Link
US (1) US5617454A (ja)
EP (1) EP0692878A2 (ja)
JP (1) JPH0856154A (ja)
KR (1) KR960006293A (ja)
DE (1) DE4425087A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4437136A1 (de) * 1994-10-18 1996-04-25 Philips Patentverwaltung Übertragungssystem mit einem Regelkreis
DE19534462C2 (de) * 1995-09-16 1999-08-26 Temic Semiconductor Gmbh Übertragungsverfahren
US5684421A (en) * 1995-10-13 1997-11-04 Credence Systems Corporation Compensated delay locked loop timing vernier
DE19802001C1 (de) * 1998-01-20 1999-09-02 Siemens Ag Digital gesteuerte Schaltung zur Verringerung der Phasenmodulation eines Signals
DE19834648A1 (de) * 1998-07-31 1999-12-23 Siemens Ag Schaltungsanordnung zur Signalverzögerung
US6208211B1 (en) * 1999-09-24 2001-03-27 Motorola Inc. Low jitter phase locked loop having a sigma delta modulator and a method thereof
DE19946764C2 (de) * 1999-09-29 2003-09-04 Siemens Ag Digitaler Phasenregelkreis
ITMI20040918A1 (it) * 2004-05-06 2004-08-06 St Microelectronics Srl Circuito oscillatore ad anello
JP4795785B2 (ja) * 2005-11-29 2011-10-19 富士通セミコンダクター株式会社 デジタル制御発振器
KR100801034B1 (ko) * 2006-02-07 2008-02-04 삼성전자주식회사 지연된 클럭 신호들을 이용하여 시그마-델타 변조시노이즈을 줄이는 방법과 이를 이용한 프랙셔널 분주 방식의위상고정루프
US11283430B2 (en) * 2020-06-30 2022-03-22 Fermi Research Alliance, Llc Gated ring oscillator with constant dynamic power consumption

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3920391A1 (de) 1989-06-22 1991-01-10 Philips Patentverwaltung Schaltungsanordnung zur anpassung der bitraten zweier signale
US5068628A (en) * 1990-11-13 1991-11-26 Level One Communications, Inc. Digitally controlled timing recovery loop
US5136260A (en) * 1991-03-08 1992-08-04 Western Digital Corporation PLL clock synthesizer using current controlled ring oscillator
DE69415378T2 (de) * 1993-04-05 1999-06-17 Koninkl Philips Electronics Nv Digitaler Phasenregelkreis
US5399995A (en) * 1994-04-08 1995-03-21 Raytheon Company CMOS circuit providing 90 degree phase delay

Also Published As

Publication number Publication date
EP0692878A2 (de) 1996-01-17
DE4425087A1 (de) 1996-01-18
US5617454A (en) 1997-04-01
KR960006293A (ko) 1996-02-23

Similar Documents

Publication Publication Date Title
US7684531B2 (en) Data recovery method and data recovery circuit
US5485490A (en) Method and circuitry for clock synchronization
US5107264A (en) Digital frequency multiplication and data serialization circuits
JP3974390B2 (ja) 信号発生回路
US7209525B2 (en) Clock and data recovery with extended integration cycles
JP2002217715A (ja) ヒットレス基準切替えを用いた多重入力位相同期ループ
JPH11168376A (ja) 連続的に調整可能な遅延ロック・ループ
EP0317159A2 (en) Clock recovery arrangement
US6236697B1 (en) Clock recovery for multiple frequency input data
KR0153952B1 (ko) 고속 디지털 데이터 리타이밍 장치
JPH11215110A (ja) ビット同期回路
US5920897A (en) Apparatus and method for providing multiple channel clock-data alignment
US6285219B1 (en) Dual mode phase and frequency detector
US20210111859A1 (en) Clock data recovery circuit with improved phase interpolation
WO2008001811A1 (en) Cdr circuit
JPH0856154A (ja) 伝送装置
USRE38482E1 (en) Delay stage circuitry for a ring oscillator
JP3394013B2 (ja) データ抽出回路およびデータ抽出システム
DK163397B (da) Fremgangsmaade ved regulering af en taktgenerators fase i forhold til et datasignal
EP1257059B1 (en) Method and apparatus for synchronizing slave network node to master network node
US6040743A (en) Voltage controlled oscillator for recovering data pulses from a data input stream having digital data with an unknown phase
US4628519A (en) Digital phase-locked loop circuit
JPH05252151A (ja) コーデック
US6359948B1 (en) Phase-locked loop circuit with reduced jitter
JP2702257B2 (ja) ビット位相同期回路