JP2702257B2 - ビット位相同期回路 - Google Patents

ビット位相同期回路

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JP2702257B2 JP2036146A JP3614690A JP2702257B2 JP 2702257 B2 JP2702257 B2 JP 2702257B2 JP 2036146 A JP2036146 A JP 2036146A JP 3614690 A JP3614690 A JP 3614690A JP 2702257 B2 JP2702257 B2 JP 2702257B2
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    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

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  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット位相同期回路に関し、特に交換機の
通話路装置におけるビット位相同期回路に関する。
〔従来の技術〕
従来、位相ジッタを除去する位相同期回路として、例
えば、特願昭63−154845号があり、この従来例を第9図
に示す。この方式は、占有率が50%で1/4周期ずつずれ
た4個のクロック信号CLK1,CLK2,CLK3,CLK4を用意して
おいて、このうち、互いに1/4周期ずれた2個のクロッ
ク信号CLK1,CLK2をフリップフロップ101,102にそれぞれ
入力し、入力信号Dinの立上りまたは立下りでラッチし
て、該ラッチ結果の高低レベルの組合せにより、セレク
タ103において入力された4個のクロック信号中から該
当する1個のクロック信号を選択し、選択したクロック
信号を用いてフリップフロップ104で前記入力信号をラ
ッチすることにより、入力信号を再生している。なお、
最終的に受信側クロック信号(第9図ではクロック信号
CLK1)に位相を合わせるため、セレクタ109により遅延
回路105,106,107,108から最適な遅延時間を選択し、再
びフリップフロップ110で受信側クロック信号CLK1でラ
ッチしている。
〔発明が解決しようとする課題〕
上述した従来例は、1/4周期ずつ位相がずれた4個の
クロック信号を使用するため、1/4周期遅延させる回路
が必要となり、しかも、本方式においてビット位相同期
回路の機能を正常に動作させるには、この遅延調整を厳
密にしなければならず、しかも、クロック周波数が変れ
ば再度遅延調整をしなければならないという欠点があ
る。
本発明の目的は、厳密な遅延調整を不要とし、かつ、
クロック周波数が変ってもそのまま使用できる、LSI化
に適したビット位相同期回路を提供することにある。
〔課題を解決するための手段〕
本発明のビット位相同期回路の請求項1のものは、 入力信号を入力端子に、また受信側のクロック信号を
クロック端子に入力して、該クロック信号の立上り時点
で入力信号をラッチする第1のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号を
クロック端子に入力して、該クロック信号の立下り時点
で入力信号をラッチする第2のフリップフロップと、 第1のフリップフロップの出力信号と第2のフリップ
フロップの出力信号を入力して、そのいずれか一方を別
途送られてくる制御信号により選択して出力するセレク
タと、 セレクタで選択しているフリップフロップ側のクロッ
ク信号のあるラッチ時点から次のラッチ時点までの間に
前記入力信号のレベルの変化点が2つ以上存在したら、
セレクタで選択しているフリップフロップの出力信号を
他方のフリップフロップの出力信号に変更するように制
御する制御信号を前記セレクタに送出する制御回路とを
有している。
請求項2のものは、請求項1において、第2のフリッ
プフロップの出力信号を入力端子に、また受信側クロッ
ク信号をクロック端子に入力して、出力信号をクロック
信号の立上り点でラッチし、ラッチした出力信号をセレ
クタの一方の入力として入力する第3のフリップフロッ
プを有している。
請求項3のものは、請求項1において、第1のフリッ
プフロップの出力信号を入力端子に、また受信側クロッ
ク信号をクロック端子に入力して、出力信号をクロック
信号の立下り時点でラッチし、ラッチした出力信号をセ
レクタの一方の入力として入力する第4のフリップフロ
ップを有している。
請求項4のものは、 受信側クロック信号を入力し、入力されたクロック信
号を反転したクロック信号を作成し、別途送られてくる
制御信号により入力されたクロック信号と反転したクロ
ック信号のいずれか一方を出力するクロック作成回路
と、 前記入力信号を入力端子に、前記クロック作成回路の
出力したクロック信号をクロック端子に入力し、該クロ
ック信号の立上りまたは立下り時点で入力信号をラッチ
するフリップフロップと、 前記フリップフロップにおいて、クロック信号で入力
信号をラッチしたラッチ時点から次のラッチ時点までの
間に、前記入力信号のレベルの変化点が2つ以上存在し
たら、前記クロック作成回路が出力しているクロック信
号を他方のクロック信号に変更するように制御する制御
信号をクロック作成回路に送出する制御回路とを有して
いる。
請求項5のものは、請求項4において、フリップフロ
ップの出力信号を入力し、受信側クロック信号に位相を
合わせて出力する遅延調整回路を有している。
〔作用〕
請求項1のものは、第1と第2のフリップフロップに
より入力信号を、それぞれクロック信号の立上りと立下
りでラッチし、そのいずれか一方のラッチ結果を出力信
号として出力するものである。入力信号の変化点と現在
選択しているフリップフロップ側のラッチ位置が近づい
てくると、そのあるラッチ時点から次のラッチ時点まで
のラッチ間隔の間に、2個以上の入力信号の変化点が存
在するような場合が生じる。そこで、制御回路は現在選
択しているフリップフロップ側の1つのラッチ間隔の間
に2個以上入力信号の変化点が存在した時、入力信号の
変化点が現在選択している側のクロック信号のラッチ時
点に近づいていると判断し、セレクタで他方のフリップ
フロップのラッチ結果を選択するように変更することに
より、ジッタがあっても、入力信号を安定して正確に受
信側クロック信号でラッチすることができる。
請求項2または3のものは、請求項1において第2ま
たは第1のフリップフロップの出力信号を、第3または
第4のフリップフロップにより、それぞれ再度受信側ク
ロック信号の立上り点または立下り点でラッチすること
により、セレクタで2個の入力のどちらを選択しても、
受信側クロック信号の立上り点または立下り点に同期し
たデータを得ることができる。
請求項4のものはクロック信号またはクロック作成回
路で作成したその反転したクロック信号のいずれかのク
ロック信号で入力信号をラッチする。請求項1と同様
に、制御回路により1つのラッチ間隔の間に前記入力信
号のレベルの変化点が2つ以上存在したら、他方のクロ
ック信号に変更することにより、ジッタがあっても、入
力信号を安定して正確に受信側クロック信号でラッチす
ることができる。
請求項5は請求項4において、フリップフロップの出
力信号を遅延調整することにより、受信側クロック信号
に位相を合わせている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第1図は本発明のビット位相同期回路の請求項1にし
たがう1実施例の基本構成を示す回路図である。
入力信号Dinはフリップフロップ1および2の入力端
子Dに入力され、この入力信号Dinをフリップフロップ
1はクロック信号CLKの立上り時点でラッチし、フリッ
プフロップ2はクロック信号CLKをインバータ11を通し
て反転した反転クロック信号▲▼の立上り時点で
ラッチする(これは、クロック信号CLKの立下り時点で
ラッチすることと同義である)。セレクタ4は、制御回
路5の制御により、2個のラッチされた入力のうち指定
された1個を出力信号Doutとして出力する。制御回路5
は、現在選択している側のクロック信号のラッチ時点か
ら次のラッチ時点までの間に入力信号Dinの変化点が2
個以上存在したら、入力信号Dinの変化点とセレクタ4
で選択しているクロック信号の立上り時点が同時刻付近
になり、正確にラッチできなくなったと判断して、他方
の、現在選択しているクロック信号とは逆相の反転クロ
ック信号▲▼でラッチした結果を選択しなおすこ
とにより、入力信号Dinを正確にラッチした結果を出力
することができる。
第2図は請求項2にしたがう1実施例の基本構成を示
す回路図である。
本構成は第1図のフリップフロップ2とセレクタ4の
間にフリップフロップ3を追加したもので、フリップフ
ロップ2で反転クロック信号▲▼でラッチしたデ
ータを、さらにフリップフロップ3でクロック信号CLK
でラッチすることにより、セレクタ4でどちらの入力信
号を選択してもクロック信号CLKに位相の合った出力信
号Doutを出力することができる。
次に、第2図においてフリップフロップ3をフリップ
フロップ2とセレクタ4の間ではなく、フリップフロッ
プ1とセレクタ4の間に入れ、反転クロック信号▲
▼でラッチすれば、反転クロック信号▲▼に位
相のあった出力信号Doutを出力することができる。これ
は請求項3の実施例の基本構成を示すものとなる(図示
省略)。
第3図は、第2図に示す実施例の具体的な構成を示す
回路図、第4図は第3図の実施例の動作を説明するタイ
ミングチャートである。
フリップフロップ1,2,3,セレクタ4の構成と動作は第
2図と同様であるので、制御回路5について説明する。
遅延回路10とイクスクルースシブオア13は入力信号Din
の立上りまたは立下りの変化点があればパルスを発生す
る。発生したパルスはカウンタ8および9のクロック端
子Cに入力される。カウンタ8および9はクロック端子
Cに入力されたパルス数を計数して、2進数で端子Q0,Q
1から出力する。カウンタ8,9のリセット端子Rにはそれ
ぞれクロック信号CLK,反転クロック信号▲▼が入
力され、それぞれのクロック信号の立上り時点でリセッ
トされる。通常、ある立上り時点から次の立上り時点の
間には入力信号Dinの変化点が0または1個だけしか存
在していないが、入力信号Dinの変化点とクロック信号
の立上り時点が近接してくると2個存在する場合が生じ
る。セレクタ6で現在選択している側のカウンタで計数
して計数値が2になった場合、Q0=0,Q1=1となり、出
力Q1はセレクタ6を通してフリップフロップ7のクロッ
ク端子Cに入力される。フリップフロップ7ではクロッ
ク端子Cに入力されたレベルの立上り点で出力Qのレベ
ルが反転し、セレクタ4および6を切り換える。このよ
うにすることによりクロック信号CLKの立上りに位相が
合った信号を出力信号Doutとして正確に出力することが
できる。
次に、第4図を用いて本実施例の動作を説明する。な
お、各波形ないしは第3図中の対応する位置での信
号波形を示す。また、セレクタ4および6の選択条件は
次の表1に示すようになっている。
いま、時刻t3までは、データがLとなっているの
で、表1より出力信号Doutはデータが、データは
データが、それぞれ選択されている。クロック信号CL
Kの立上り時刻t1から次の立上り時刻t4までの間に入
力信号の変化点t2とt3が2個存在すると、カウンタ8
がこれをカウントしてその出力Q1は時刻t3でLからH
となり、セレクタ6を通ってフリップフロップ7のクロ
ック端子Cに入力される。そこで、フリップフロップ7
の出力QはLからHに転じ、これにより表1にしたが
ってデータはデータが、データはデータが、そ
れぞれ選択される。すなわち、反転クロック信号▲
▼でラッチした方のデータを選択することにより、
例えば時刻t5に見られるように、フリップフロップ2は
正確に入力信号Dinをラッチし、データとして出力
することができる。時刻t6において、フリップフロップ
3でデータをクロック信号CLKでラッチしてデータ
を出力し、最終的にクロック信号CLKに位相の合った出
力信号Doutを出力することができる。
第5図は、請求項4にしたがう1実施例の基本構成を
示す回路図である。
入力信号Dinはフリップフロップ51の入力端子Dに入
力され、クロック作成回路52により出力されたクロック
信号によってラッチされて、出力信号Doutとして出力さ
れる。クロック作成回路52は、クロック信号CLKが入力
され、制御回路53の制御によりクロック信号CLKまたは
作成した反転クロック信号▲▼のいずれかを出力
する。制御回路53は現在選択されている側のクロック信
号が入力され、このクロック信号の1つのラッチ時点か
ら次のラッチ時点までのラッチ区間の間に入力信号Din
の変化点が2個以上存在すれば、現在出力しているクロ
ック信号を他方のクロック信号に変更するようにクロッ
ク作成回路52に指示する。このようにすることにより、
入力信号Dinの変化点とフリップフロップ51でラッチす
るクロック信号の立上り時点が同時刻付近になり、正確
にラッチできなくなったと判断して他方の現在選択して
いるクロック信号と逆相の反転クロック信号▲▼
を用いることにより、入力信号Dinを正確にラッチする
ことができる。
第6図は、請求項5にしたがう1実施例の基本構成を
示す回路図である。
本構成は第5図のフリップフロップ51の後に遅延調整
回路54を設けたもので、現在選択しているクロック信号
がクロック信号CLKか、反転クロック信号▲▼か
によって遅延調整を行い、クロック信号CLKに位相の合
った出力信号Doutを出力することができる。
第7図は、第6図に示す実施例の具体的な構成を示す
回路図、第8図は第7図の実施例の動作を説明するタイ
ミングチャートである。
制御回路53では、現在選択しているクロック信号がカ
ウンタ56のリセット端子Rに入力され、遅延回路59,イ
クスクルーシブオア58,カウンタ56,フリップフロップ55
の動作は第3図の制御回路5と同様である。すなわち、
現在選択されているクロック信号のある立上り時点から
次の立上り時点までの間に入力信号Dinの変化点が2個
存在すると、クロック作成回路52に他方のクロック信号
を選択するように、また遅延調整回路54に他方のクロッ
ク信号を用いた場合の遅延時間の方を選択するように、
フリップフロップ55のQ出力である制御信号のレベルを
反転する。クロック作成回路52ではセレクタ57で、制御
回路53からの制御信号によりクロック信号CLKまたは反
転クロック信号▲▼のいずれかを選択する。遅延
調整回路54では、セレクタ62で同様に制御回路53からの
制御信号により、フリップフロップ51でラッチした結果
をそのまま出力するか、フリップフロップ61で再度クロ
ック信号CLKでラッチして出力するかを選択し、クロッ
ク信号CLKに位相の合った出力信号Doutを出力する。
次に、第8図を用いて動作を説明する。なお、各波形
ないしは第7図中の対応する位置での信号波形を示
す。また、セレクタ57および62の選択条件は次の表2に
示すようになっている。
いま、時刻t3まではデータがLとなっているので、
表2よりクロックはクロック信号CLKが、出力信号D
outはデータが、それぞれ選択されている。クロッ
クの立上り時刻t1から次の立上り時刻t4までの間に入
力信号の変化点t2とt3が2個存在すると、カウンタ56
がこれをカウントして時刻t3の時点で出力Q1はLから
Hとなり、フリップフロップ55のクロック端子Cに入力
される。フリップフロップ55の出力QはLからHに転
じ、これにより、表2にしたがってセレクタ57は反転ク
ロック信号▲▼を選択してクロック信号とし
て出力し、セレクタ62はフリップフロップ61出力を選
択して出力信号Doutとして出力する。このように時刻
t3以降クロック信号として反転クロック信号▲
▼を選択することにより、例えば時刻t5に見られるよ
うに、フリップフロップ51は正確に入力信号をラッチ
することができる。次に、時刻t6において、フリップフ
ロップ61でクロック信号CLKでラッチし、最終的にク
ロック信号CLKに位相の合った出力信号Doutを出力す
ることができる。
〔発明の効果〕
以上説明したように本発明は、受信側のクロック信号
の立上り時点または立下り時点のいずれかを選択して、
選択したクロック信号の変化時点で入力信号をラッチ
し、現在選択しているクロック信号のあるラッチ時点か
ら次のラッチ時点までの1つのラッチ区間の間に、入力
信号の変化点が2個以上存在した時、入力信号と選択し
たクロック信号の位相が近づいて正確にラッチできない
ものと判断して、選択するクロック信号の変化時点を、
現在選択しているものから他方のものに変更することに
より、入力信号にジッタがあっても安定して正確にラッ
チして受信側のクロック信号に位相が合ったデータとし
て出力できるという効果があり、また、多相クロックを
用いる必要がないので、厳密な遅延調整も不必要で、ま
たいかなる周波数のデータに対しても対応できるという
効果がある。
【図面の簡単な説明】
第1図は本発明のビット位相同期回路の請求項1にした
がう実施例の基本構成を示す回路図、第2図は請求項2
にしたがう実施例の基本構成を示す回路図、第3図は第
2図に示す実施例の具体的な構成を示す回路図、第4図
は第3図の実施例の動作を説明するタイミングチャー
ト、第5図は請求項4にしたがう実施例の基本構成を示
す回路図、第6図は請求項5にしたがう実施例の基本構
成を示す回路図、第7図は第6図に示す実施例の具体的
な構成を示す回路図、第8図は第7図の実施例の動作を
説明するタイミングチャート、第9図はビット位相同期
回路の従来例を示す回路図である。 1,2,3,7,51,55,61……フリップフロップ 4,6,57,62……セレクタ 5,53……制御回路 11,12,60……インバータ 8,9,56……カウンタ 10,59……遅延回路 13,58……イクスクルースシブオア 52……クロック作成回路 54……遅延調整回路 CLK……クロック信号 ▲▼……反転クロック信号 Din……入力信号 Dout……出力信号 ,,,,,,,,,,,,
,,,……信号波形 D……入力端子 Q,,Q0,Q1……出力端子 C……クロック端子 R……リセット端子 t1,t2,t3,t4,t5,t6……時刻

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】同期式信号伝送回路の受信側で入力信号の
    ビット同期をとるビット位相同期回路であって、 入力信号を入力端子に、また受信側のクロック信号をク
    ロック端子に入力して、該クロック信号の立上り時点で
    入力信号をラッチする第1のフリップフロップと、 入力信号を入力端子に、また受信側のクロック信号をク
    ロック端子に入力して、該クロック信号の立下り時点で
    入力信号をラッチする第2のフリップフロップと、 第1のフリップフロップの出力信号と第2のフリップフ
    ロップの出力信号を入力して、そのいずれか一方を別途
    送られてくる制御信号により選択して出力するセレクタ
    と、 セレクタで選択しているフリップフロップ側のクロック
    信号のあるラッチ時点から次のラッチ時点までの間に前
    記入力信号のレベルの変化点が2つ以上存在したら、セ
    レクタで選択しているフリップフロップの出力信号を他
    方のフリップフロップの出力信号に変更するように制御
    する制御信号を前記セレクタに送出する制御回路とを有
    するビット位相同期回路。
  2. 【請求項2】第2のフリップフロップの出力信号を入力
    端子に、また受信側クロック信号をクロック端子に入力
    して出力信号をクロック信号の立上り点でラッチし、ラ
    ッチした出力信号をセレクタの一方の入力として入力す
    る第3のフリップフロップを有する請求項1記載のビッ
    ト位相同期回路。
  3. 【請求項3】第1のフリップフロップの出力信号を入力
    端子に、また受信側クロック信号をクロック端子に入力
    して、出力信号をクロック信号の立下り時点でラッチ
    し、ラッチした出力端子をセレクタの一方の入力として
    入力する第4のフリップフロップを有する請求項1記載
    のビット位相同期回路。
  4. 【請求項4】同期式信号伝送回路の受信側で入力信号の
    ビット同期をとるビット位相同期回路であって、 受信側クロック信号を入力し、入力されたクロック信号
    を反転したクロック信号を作成し、別途送られてくる制
    御信号により入力されたクロック信号と反転したクロッ
    ク信号のいずれか一方を出力するクロック作成回路と、 前記入力信号を入力端子に、前記クロック作成回路の出
    力したクロック信号をクロック端子に入力し、該クロッ
    ク信号の立上りまたは立下り時点で入力信号をラッチす
    るフリップフロップと、 前記フリップフロップにおいて、クロック信号で入力信
    号をラッチしたラッチ時点から次のラッチ時点までの間
    に、前記入力信号のレベルの変化点が2つ以上存在した
    ら、前記クロック作成回路が出力しているクロック信号
    を他方のクロック信号に変更するように制御する制御信
    号をクロック作成回路に送出する制御回路とを有するビ
    ット位相同期回路。
  5. 【請求項5】フリップフロップの出力信号を入力し、受
    信側クロック信号に位相を合わせて出力する遅延調整回
    路を有する請求項4記載のビット位相同期回路。
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