JP2963821B2 - ビットバッファ回路 - Google Patents
ビットバッファ回路Info
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- JP2963821B2 JP2963821B2 JP4189583A JP18958392A JP2963821B2 JP 2963821 B2 JP2963821 B2 JP 2963821B2 JP 4189583 A JP4189583 A JP 4189583A JP 18958392 A JP18958392 A JP 18958392A JP 2963821 B2 JP2963821 B2 JP 2963821B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はビットバッファ回路に関
し、同期端局装置で使用するビットバッファ回路に関す
る。
し、同期端局装置で使用するビットバッファ回路に関す
る。
【０００２】一般に伝送路を伝送されたデータから抽出
されたクロックはジッタやワンダを含み、同期端局装置
内のクロックとは同期がとれていない。このため、伝送
データを装置内のクロックに同期させるためビットバッ
ファ回路が用いられるが、伝送データのクロックと装置
内のクロックとの位相差によりスリップが生じてデータ
の欠落又は重複が生じることがある。
されたクロックはジッタやワンダを含み、同期端局装置
内のクロックとは同期がとれていない。このため、伝送
データを装置内のクロックに同期させるためビットバッ
ファ回路が用いられるが、伝送データのクロックと装置
内のクロックとの位相差によりスリップが生じてデータ
の欠落又は重複が生じることがある。
【０００３】このため、データを伝送する際には、デー
タの有効部分で欠落又は重複が生じることがなく、デー
タの無効部分で欠落又は重複が生じるように制御する必
要がある。なお、電話等の音声を伝送するとき有効部分
は音声そのもののデータであり、無効部分はパリティデ
ータ等の装置制御用データである。
タの有効部分で欠落又は重複が生じることがなく、デー
タの無効部分で欠落又は重複が生じるように制御する必
要がある。なお、電話等の音声を伝送するとき有効部分
は音声そのもののデータであり、無効部分はパリティデ
ータ等の装置制御用データである。
【０００４】
【従来の技術】図４は従来のデータバッファ回路の一例
のブロック図を示す。同図中、端子１０には伝送された
データつまり乗換前データの各ビット及び乗換前データ
の有効部分をＨレベルで指示するイネーブル信号が入来
し、端子１１には乗換前データから抽出した書き込みク
ロックが入来し、端子１２には上記イネーブル信号が入
来する。端子１０よりのデータ及びイネーブル信号は書
き込みクロックに同期してフリップフロップ１３にラッ
チされて選択部１４に供給される。
のブロック図を示す。同図中、端子１０には伝送された
データつまり乗換前データの各ビット及び乗換前データ
の有効部分をＨレベルで指示するイネーブル信号が入来
し、端子１１には乗換前データから抽出した書き込みク
ロックが入来し、端子１２には上記イネーブル信号が入
来する。端子１０よりのデータ及びイネーブル信号は書
き込みクロックに同期してフリップフロップ１３にラッ
チされて選択部１４に供給される。
【０００５】立ち上がり検出部１５は書き込みクロック
に同期してイネーブル信号の立ち上がりを検出し、この
立ち上がり検出信号によって書き込みアドレス発生部１
６をリセットする。書き込みアドレス発生部１６は上記
リセット後、書き込みクロックをカウントして書き込み
アドレスを発生する。展開部１４は３つのレジスタより
なり、書き込みアドレスはこの３つのレジスタ夫々のア
ドレスを示している。この書き込みアドレスによって乗
換前データ及びイネーブル信号は展開部１４の３つのレ
ジスタに順次書き込まれて展開され、３つのレジスタ夫
々の内容は並列にセレクタ２０に供給される。
に同期してイネーブル信号の立ち上がりを検出し、この
立ち上がり検出信号によって書き込みアドレス発生部１
６をリセットする。書き込みアドレス発生部１６は上記
リセット後、書き込みクロックをカウントして書き込み
アドレスを発生する。展開部１４は３つのレジスタより
なり、書き込みアドレスはこの３つのレジスタ夫々のア
ドレスを示している。この書き込みアドレスによって乗
換前データ及びイネーブル信号は展開部１４の３つのレ
ジスタに順次書き込まれて展開され、３つのレジスタ夫
々の内容は並列にセレクタ２０に供給される。
【０００６】また、立ち上がり検出部１５の出力する立
ち上がり検出信号はフリップフロップ２１で端子２２よ
りの装置内部のクロックつまり読み出しクロックに同期
してラッチされて読み出しアドレス発生部２３にリセッ
ト信号として供給される。読み出しアドレス発生部２３
はリセット後、読み出しクロックをカウントして読み出
しアドレスを発生する。選択部２０は展開部１４の３系
統の出力のうち上記読み出しアドレスの指示する出力を
選択してフリップフロップ２４に供給して読み出しクロ
ックに同期をとり、乗換後のデータの各ビット及びイネ
ーブル信号が端子２５より出力される。
ち上がり検出信号はフリップフロップ２１で端子２２よ
りの装置内部のクロックつまり読み出しクロックに同期
してラッチされて読み出しアドレス発生部２３にリセッ
ト信号として供給される。読み出しアドレス発生部２３
はリセット後、読み出しクロックをカウントして読み出
しアドレスを発生する。選択部２０は展開部１４の３系
統の出力のうち上記読み出しアドレスの指示する出力を
選択してフリップフロップ２４に供給して読み出しクロ
ックに同期をとり、乗換後のデータの各ビット及びイネ
ーブル信号が端子２５より出力される。
【０００７】
【発明が解決しようとする課題】図５はＣＣＩＴＴ，Ｇ
７０８にて規定されたフレームフォーマットを示す。
７０８にて規定されたフレームフォーマットを示す。
【０００８】図中、１フレームは９行よりなり、各行の
先頭の３バイトは無効部分のオーバーヘッド領域で、後
続の８７バイトが有効部分の実データ領域であり、１行
９０バイト合計８１０バイトよりなる。従って、イネー
ブル信号は各行の無効部分でＬレベル有効部分でＨレベ
ルとなる。上記フレームは８ビットパラレルに伝送され
る。また、実データ領域はオーバーヘッド領域を除き、
フレームの４行目の２７４バイト目より始まり、次のフ
レームの２７０バイト目で終わる７８３バイトの領域よ
りなり、４行目の２７３バイト目及び２７４バイト目は
ジッタ補正のため、データの欠落又は重複が許されてい
る。
先頭の３バイトは無効部分のオーバーヘッド領域で、後
続の８７バイトが有効部分の実データ領域であり、１行
９０バイト合計８１０バイトよりなる。従って、イネー
ブル信号は各行の無効部分でＬレベル有効部分でＨレベ
ルとなる。上記フレームは８ビットパラレルに伝送され
る。また、実データ領域はオーバーヘッド領域を除き、
フレームの４行目の２７４バイト目より始まり、次のフ
レームの２７０バイト目で終わる７８３バイトの領域よ
りなり、４行目の２７３バイト目及び２７４バイト目は
ジッタ補正のため、データの欠落又は重複が許されてい
る。
【０００９】上記ＣＣＩＴＴ，Ｇ７０８フォーマットの
伝送データを従来回路に供給した場合、各行の無効部分
から有効部分に変化するときにデータが欠落又は重複す
るスリップが生じ、フレームフォーマットが変化してし
まうおそれがある。このフレームフォーマットの変化を
防止するためには１フレーム分の容量を持つエラスティ
ックメモリ等のフォーマット変換回路が必要となり、回
路規模が大型化するという問題があった。
伝送データを従来回路に供給した場合、各行の無効部分
から有効部分に変化するときにデータが欠落又は重複す
るスリップが生じ、フレームフォーマットが変化してし
まうおそれがある。このフレームフォーマットの変化を
防止するためには１フレーム分の容量を持つエラスティ
ックメモリ等のフォーマット変換回路が必要となり、回
路規模が大型化するという問題があった。
【００１０】本発明は上記の点に鑑みなされたもので、
フレームフォーマットで許可された位置でのみスリップ
が発生し、フレームフォーマットの変化がなく回路規模
の大型化を防止するビットバッファ回路を提供すること
を目的とする。
フレームフォーマットで許可された位置でのみスリップ
が発生し、フレームフォーマットの変化がなく回路規模
の大型化を防止するビットバッファ回路を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明のビットバッファ
回路は、データの有効部分及び無効部分を示すイネーブ
ル信号を伴いフレーム単位で伝送される伝送データを装
置内のクロックに同期させるビットバッファ回路におい
て、上記伝送データから抽出された書き込みクロックに
同期した書き込みアドレスを発生する書き込みアドレス
発生部（１６）と、上記書き込みアドレスに従って上記
伝送データを書き込み展開する展開部（１４）と、上記
フレーム内の所定位置のイネーブル信号から上記所定位
置の無効部分の中央位置で最適の読み出しアドレスのロ
ードを指示するアドレスロード信号を生成するアドレス
ロード信号生成手段（３６〜３８）と、上記展開部の出
力データと読み出しアドレスとの位相差からデータの欠
落又は重複の発生するスリップの有無を判定するスリッ
プ判定手段（３０，３１）と、上記スリップ判定手段の
スリップ有りの判定によりアドレスロード信号生成回路
からのアドレスロード信号をゲーティングするゲート回
路（３９）と、上記ゲート回路からのアドレスロード信
号で所定のアドレスをロードされ、装置内のクロックに
同期した読み出しアドレスを発生する読み出しアドレス
発生部（３２）と、上記読み出しアドレスに従って上記
展開部で展開されたデータを選択して出力する選択部
（２０）とを有する。
回路は、データの有効部分及び無効部分を示すイネーブ
ル信号を伴いフレーム単位で伝送される伝送データを装
置内のクロックに同期させるビットバッファ回路におい
て、上記伝送データから抽出された書き込みクロックに
同期した書き込みアドレスを発生する書き込みアドレス
発生部（１６）と、上記書き込みアドレスに従って上記
伝送データを書き込み展開する展開部（１４）と、上記
フレーム内の所定位置のイネーブル信号から上記所定位
置の無効部分の中央位置で最適の読み出しアドレスのロ
ードを指示するアドレスロード信号を生成するアドレス
ロード信号生成手段（３６〜３８）と、上記展開部の出
力データと読み出しアドレスとの位相差からデータの欠
落又は重複の発生するスリップの有無を判定するスリッ
プ判定手段（３０，３１）と、上記スリップ判定手段の
スリップ有りの判定によりアドレスロード信号生成回路
からのアドレスロード信号をゲーティングするゲート回
路（３９）と、上記ゲート回路からのアドレスロード信
号で所定のアドレスをロードされ、装置内のクロックに
同期した読み出しアドレスを発生する読み出しアドレス
発生部（３２）と、上記読み出しアドレスに従って上記
展開部で展開されたデータを選択して出力する選択部
（２０）とを有する。
【００１２】
【作用】本発明においては、フレーム内の所定位置での
みアドレスロード信号が生成され、スリップが発生する
状態で上記アドレスロード信号に応じて読み出しアドレ
スが変化し、データが欠落又は重複する。つまりスリッ
プはフレーム内の所定位置でだけ起き、フレームフォー
マットに従ってデータを受信することができる。
みアドレスロード信号が生成され、スリップが発生する
状態で上記アドレスロード信号に応じて読み出しアドレ
スが変化し、データが欠落又は重複する。つまりスリッ
プはフレーム内の所定位置でだけ起き、フレームフォー
マットに従ってデータを受信することができる。
【００１３】
【実施例】図１は本発明回路の一実施例のブロック図を
示す。同図中、図４と同一部分には同一符号を付し、そ
の説明を省略する。
示す。同図中、図４と同一部分には同一符号を付し、そ
の説明を省略する。
【００１４】図１において、書き込みアドレス発生部１
６はリセットされることなく、書き込みクロックをカウ
ントして書き込みアドレスを発生する。
６はリセットされることなく、書き込みクロックをカウ
ントして書き込みアドレスを発生する。
【００１５】禁止領域設定部３０は図２（Ａ）に示す展
開部１４の１番目のレジスタ出力である第１データと、
図２（Ｂ）に示す書き込みクロックとを供給されて、第
１データの境界を中心とする２クロック周期でＨレベル
となり、禁止領域であることを指示する図２（Ｃ）に示
す禁止領域信号を生成してスリップ判定部３１に供給す
る。スリップ判定部３１は、後述の読み出しアドレス発
生部３２より供給される読み出しアドレスが第１データ
の選択を指示する値に変化する時点が上記禁止領域信号
のＨレベル期間であればデータが欠落又は重複するスリ
ップが発生したとしてＨレベルのスリップ判定信号を生
成してゲート回路３９に供給する。
開部１４の１番目のレジスタ出力である第１データと、
図２（Ｂ）に示す書き込みクロックとを供給されて、第
１データの境界を中心とする２クロック周期でＨレベル
となり、禁止領域であることを指示する図２（Ｃ）に示
す禁止領域信号を生成してスリップ判定部３１に供給す
る。スリップ判定部３１は、後述の読み出しアドレス発
生部３２より供給される読み出しアドレスが第１データ
の選択を指示する値に変化する時点が上記禁止領域信号
のＨレベル期間であればデータが欠落又は重複するスリ
ップが発生したとしてＨレベルのスリップ判定信号を生
成してゲート回路３９に供給する。
【００１６】また、端子３５には乗換前データのイネー
ブル信号のうち図５のフレームフォーマットの４行目の
無効部分でのみＬレベルとなる。図３（Ａ）に示すイネ
ーブル信号が入来し、フリップフロップ３６により端子
１１よりの図３（Ｂ）に示す書き込みクロックに同期さ
せられた後、展開部３７に供給される。展開部３７は３
つのレジスタよりなり、書き込みアドレス発生部１６よ
りの書き込みアドレスによって指示されたレジスタに上
記４行目のイネーブル信号を順次書き込み、各レジスタ
の内容を最適アドレスロード部３８に供給する。
ブル信号のうち図５のフレームフォーマットの４行目の
無効部分でのみＬレベルとなる。図３（Ａ）に示すイネ
ーブル信号が入来し、フリップフロップ３６により端子
１１よりの図３（Ｂ）に示す書き込みクロックに同期さ
せられた後、展開部３７に供給される。展開部３７は３
つのレジスタよりなり、書き込みアドレス発生部１６よ
りの書き込みアドレスによって指示されたレジスタに上
記４行目のイネーブル信号を順次書き込み、各レジスタ
の内容を最適アドレスロード部３８に供給する。
【００１７】最適アドレスロード部３８は展開部３７よ
りの３系統のイネーブル信号のうち２番目に立ち下がる
信号のＬレベル期間の中央位置をＨレベルで指示する３
系統のアドレスロード信号を生成してゲート回路３９に
供給する。例えば図３（Ｃ）〜（Ｅ）に示す如く、星印
を付した第１，第２，第３系統の順にイネーブル信号が
立ち下がる場合、第２系統のイネーブル信号の中央位置
を示す図３（Ｌ）に示す第２系統のアドレスロード信号
を生成して端子３８ｂより出力する。第１，第３系統の
アドレスロード信号はＬレベルを保持する。また、図３
（Ｆ）〜（Ｈ）に示す如く星印を付した第２，第３，第
１系統の順にイネーブル信号が立ち下がる場合、第３系
統のイネーブル信号の中央位置を示す図３（Ｌ）に示す
第３系統のアドレスロード信号を生成して端子３８ｃよ
り出力する。第１，第２系統のアドレスロード信号はＬ
レベルを保持する。また、図３（Ｉ）〜（Ｋ）に示す如
く、星印を付した第３，第１，第２系統の順にイネーブ
ル信号が立ち下がる場合、第１系統のイネーブル信号の
中央位置を示す図３（Ｌ）に示す第１系統のアドレスロ
ード信号を生成して端子３８ａより出力する。第２，第
３系統のアドレスロード信号はＬレベルを保持する。
りの３系統のイネーブル信号のうち２番目に立ち下がる
信号のＬレベル期間の中央位置をＨレベルで指示する３
系統のアドレスロード信号を生成してゲート回路３９に
供給する。例えば図３（Ｃ）〜（Ｅ）に示す如く、星印
を付した第１，第２，第３系統の順にイネーブル信号が
立ち下がる場合、第２系統のイネーブル信号の中央位置
を示す図３（Ｌ）に示す第２系統のアドレスロード信号
を生成して端子３８ｂより出力する。第１，第３系統の
アドレスロード信号はＬレベルを保持する。また、図３
（Ｆ）〜（Ｈ）に示す如く星印を付した第２，第３，第
１系統の順にイネーブル信号が立ち下がる場合、第３系
統のイネーブル信号の中央位置を示す図３（Ｌ）に示す
第３系統のアドレスロード信号を生成して端子３８ｃよ
り出力する。第１，第２系統のアドレスロード信号はＬ
レベルを保持する。また、図３（Ｉ）〜（Ｋ）に示す如
く、星印を付した第３，第１，第２系統の順にイネーブ
ル信号が立ち下がる場合、第１系統のイネーブル信号の
中央位置を示す図３（Ｌ）に示す第１系統のアドレスロ
ード信号を生成して端子３８ａより出力する。第２，第
３系統のアドレスロード信号はＬレベルを保持する。
【００１８】ゲート回路３９はスリップ判定部３１より
Ｈレベルのスリップ判定信号を供給されているときのみ
最適アドレスロード部３８より供給される３系統のアド
レスロード信号を読み出しアドレス発生部３２のロード
端子３２ａ，３２ｂ，３２ｃ夫々に供給する。読み出し
アドレス発生部３２は端子３２ａに供給される第１系統
のアドレスロード信号がＨレベルとなると第１データの
選択を指示する読み出しアドレスをロードし、同様に端
子３２ｂ，３２ｃ夫々にＨレベルの第２，第３系統のア
ドレスロード信号を供給されると第２，第３データの選
択を指示する読み出しアドレスをロードし、その後端子
２２よりの読み出しクロックをカウントアップして読み
出しアドレスを生成する。
Ｈレベルのスリップ判定信号を供給されているときのみ
最適アドレスロード部３８より供給される３系統のアド
レスロード信号を読み出しアドレス発生部３２のロード
端子３２ａ，３２ｂ，３２ｃ夫々に供給する。読み出し
アドレス発生部３２は端子３２ａに供給される第１系統
のアドレスロード信号がＨレベルとなると第１データの
選択を指示する読み出しアドレスをロードし、同様に端
子３２ｂ，３２ｃ夫々にＨレベルの第２，第３系統のア
ドレスロード信号を供給されると第２，第３データの選
択を指示する読み出しアドレスをロードし、その後端子
２２よりの読み出しクロックをカウントアップして読み
出しアドレスを生成する。
【００１９】このため、フレームの４行目の無効部分に
おいてのみスリップが起き、２７３バイト，２７４バイ
ト目のデータが欠落又は重複するだけで他のデータが欠
落又は重複して失われるおそれがなく、フレームフォー
マットが変化することがない。従って、フォーマット変
換回路を設ける必要がなく回路規模の大型化を防止でき
る。
おいてのみスリップが起き、２７３バイト，２７４バイ
ト目のデータが欠落又は重複するだけで他のデータが欠
落又は重複して失われるおそれがなく、フレームフォー
マットが変化することがない。従って、フォーマット変
換回路を設ける必要がなく回路規模の大型化を防止でき
る。
【００２０】また、展開部１４のレジスタ数を４以上に
増加し、これに対応して選択部２０の選択する系統数を
４以上に増加することにより、スリップ耐力を向上させ
ることができる。
増加し、これに対応して選択部２０の選択する系統数を
４以上に増加することにより、スリップ耐力を向上させ
ることができる。
【００２１】
【発明の効果】上述の如く、本発明のビットバッファ回
路によれは、フレームフォーマットで許可された位置で
のみスリップが発生し、フレームフォーマットの変化が
なく回路規模の大型化を防止でき、実用上きわめて有用
である。
路によれは、フレームフォーマットで許可された位置で
のみスリップが発生し、フレームフォーマットの変化が
なく回路規模の大型化を防止でき、実用上きわめて有用
である。
【図１】本発明回路の回路図である。
【図２】本発明回路の信号波形図である。
【図３】本発明回路の信号波形図である。
【図４】従来回路の回路図である。
【図５】フレームフォーマットを示す図である。
１４，３７ 展開部 １６ 書き込みアドレス発生部 ２０ 選択部 ３０ 禁止領域設定部 ３１ スリップ判定部 ３２ 読み出しアドレス発生部 ３８ 最適アドレスロード部 ３９ ゲート回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 H04L 7/08
Claims (2)
- 【請求項１】 データの有効部分及び無効部分を示すイ
ネーブル信号を伴いフレーム単位で伝送される伝送デー
タを装置内のクロックに同期させるビットバッファ回路
において、 上記伝送データから抽出された書き込みクロックに同期
した書き込みアドレスを発生する書き込みアドレス発生
部と、 上記書き込みアドレスに従って上記伝送データを書き込
み展開する展開部と、 上記フレーム内の所定位置のイネーブル信号から上記所
定位置の無効部分の中央位置で最適の読み出しアドレス
のロードを指示するアドレスロード信号を生成するアド
レスロード信号生成手段と、 上記展開部の出力データと読み出しアドレスとの位相差
からデータの欠落又は重複の発生するスリップの有無を
判定するスリップ判定手段と、 上記スリップ判定手段のスリップ有りの判定によりアド
レスロード信号生成回路からのアドレスロード信号をゲ
ーティングするゲート回路と、 上記ゲート回路からのアドレスロード信号で所定のアド
レスをロードされ、装置内のクロックに同期した読み出
しアドレスを発生する読み出しアドレス発生部と、 上記読み出しアドレスに従って上記展開部で展開された
データを選択して出力する選択部とを有することを特徴
とするビットバッファ回路。 - 【請求項２】 上記展開部は３個以上のレジスタで構成
されることを特徴とする請求項１記載のビットバッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189583A JP2963821B2 (ja) | 1992-07-16 | 1992-07-16 | ビットバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189583A JP2963821B2 (ja) | 1992-07-16 | 1992-07-16 | ビットバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637740A JPH0637740A (ja) | 1994-02-10 |
| JP2963821B2 true JP2963821B2 (ja) | 1999-10-18 |
Family
ID=16243761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189583A Expired - Lifetime JP2963821B2 (ja) | 1992-07-16 | 1992-07-16 | ビットバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963821B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166633A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | ビット位相同期回路 |
| JP2555723B2 (ja) * | 1989-02-01 | 1996-11-20 | 富士通株式会社 | ビット・バッファ回路 |
| JPH03101431A (ja) * | 1989-09-14 | 1991-04-26 | Hitachi Ltd | ビット同期方式 |
| JP2702257B2 (ja) * | 1990-02-19 | 1998-01-21 | 日本電信電話株式会社 | ビット位相同期回路 |
-
1992
- 1992-07-16 JP JP4189583A patent/JP2963821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637740A (ja) | 1994-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |