JPH05327670A - 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 - Google Patents
切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路Info
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- JPH05327670A JPH05327670A JP4152844A JP15284492A JPH05327670A JP H05327670 A JPH05327670 A JP H05327670A JP 4152844 A JP4152844 A JP 4152844A JP 15284492 A JP15284492 A JP 15284492A JP H05327670 A JPH05327670 A JP H05327670A
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Abstract
(57)【要約】
【目的】 切替型スペースダイバーシティディジタル無
線通信において異なる伝搬経路を経て受信された受信デ
ータ相互間の切替えに際しデータの不連続を生ぜしめぬ
よう両受信データの時間遅れを一致せしめ時間差をゼロ
にすること。 【構成】 伝搬経路の異なる両受信データの時間差を遅
延調整回路４ａ，４ｂによりビット幅時間の整数倍にな
るように遅延調整したうえで、同期検出回路６で、一方
の受信データを予め定めたビット数だけ固定遅延させ他
方の受信データを１ビット遅れから前記予め定めたビッ
ト数より多いビット数に渡って１ビットずつ遅延の大き
くなる複数の遅延データを生成し、これらを前記固定遅
延させた受信データと比較して一致の得られたデータを
時間の一致しているデータとして選択出力する。
線通信において異なる伝搬経路を経て受信された受信デ
ータ相互間の切替えに際しデータの不連続を生ぜしめぬ
よう両受信データの時間遅れを一致せしめ時間差をゼロ
にすること。 【構成】 伝搬経路の異なる両受信データの時間差を遅
延調整回路４ａ，４ｂによりビット幅時間の整数倍にな
るように遅延調整したうえで、同期検出回路６で、一方
の受信データを予め定めたビット数だけ固定遅延させ他
方の受信データを１ビット遅れから前記予め定めたビッ
ト数より多いビット数に渡って１ビットずつ遅延の大き
くなる複数の遅延データを生成し、これらを前記固定遅
延させた受信データと比較して一致の得られたデータを
時間の一致しているデータとして選択出力する。
Description
【０００１】
【産業上の利用分野】本発明は切替型スペースダイバー
シティディジタル無線通信において、第１の伝搬経路を
伝搬して受信された受信データと第２の伝搬経路を伝搬
して受信された受信データとの間の伝搬経路の路程差に
起因する時間差の補正技術の改良に関する。
シティディジタル無線通信において、第１の伝搬経路を
伝搬して受信された受信データと第２の伝搬経路を伝搬
して受信された受信データとの間の伝搬経路の路程差に
起因する時間差の補正技術の改良に関する。
【０００２】
【従来の技術】スペースダイバーシティ方式とは、空間
分割受信方式のことで、１つの送信系に対し、伝搬経路
の異なる２つの受信系をもたせることにより、その送信
波を受信するものである。伝搬路は一般に、気象条件に
よって変化するために、受信レベルの低下や、干渉フェ
ージングにより伝搬歪みが起こり、その結果データ誤り
が発生する。そのためスペースダイバーシティ方式は、
２つの受信系のうちデータの誤りの少ない方を選択して
切り替えるようにしている。
分割受信方式のことで、１つの送信系に対し、伝搬経路
の異なる２つの受信系をもたせることにより、その送信
波を受信するものである。伝搬路は一般に、気象条件に
よって変化するために、受信レベルの低下や、干渉フェ
ージングにより伝搬歪みが起こり、その結果データ誤り
が発生する。そのためスペースダイバーシティ方式は、
２つの受信系のうちデータの誤りの少ない方を選択して
切り替えるようにしている。
【０００３】しかし、単に切り替えるだけでは問題があ
る。その理由は、伝搬経路の異なる２つの受信系を一方
から他方へ切り替える場合に、それぞれの伝搬時間が異
なるため、一方の受信系で受信した受信波形のある部分
と、これに当該する他方の受信系で受信した受信波形の
部分との間には時間差が生じ、この時間差を無視して切
替を行うと、その切替時点において出力波形に不連続が
発生するからである。ＰＣＭ通信において、このような
不連続部分は、後段のディジタル信号処理部や、ディジ
タル端末機器に対してまでも波及してしまい、誤動作を
誘発する原因となる。従って、切り替える前に２つの受
信系の受信データのタイミングを一致させておく必要が
あり、このため両受信系のデータ間の伝搬時間差をゼロ
にする補正回路が用いられて来た。
る。その理由は、伝搬経路の異なる２つの受信系を一方
から他方へ切り替える場合に、それぞれの伝搬時間が異
なるため、一方の受信系で受信した受信波形のある部分
と、これに当該する他方の受信系で受信した受信波形の
部分との間には時間差が生じ、この時間差を無視して切
替を行うと、その切替時点において出力波形に不連続が
発生するからである。ＰＣＭ通信において、このような
不連続部分は、後段のディジタル信号処理部や、ディジ
タル端末機器に対してまでも波及してしまい、誤動作を
誘発する原因となる。従って、切り替える前に２つの受
信系の受信データのタイミングを一致させておく必要が
あり、このため両受信系のデータ間の伝搬時間差をゼロ
にする補正回路が用いられて来た。
【０００４】従来この種の技術においては、送信側で送
信データに対して一定パターンの同期パルス（例えばフ
レーム同期信号）を挿入し、受信側において、そのフレ
ーム同期信号を抽出し、この信号を利用して、復調され
たディジタル信号の伝搬時間差を検出し、それによって
２つのうちどちらかの受信系のディジタル信号の遅延時
間を制御して２つの受信系の受信データの時間が一致
（即ち時間差をゼロに）するようにしていた。
信データに対して一定パターンの同期パルス（例えばフ
レーム同期信号）を挿入し、受信側において、そのフレ
ーム同期信号を抽出し、この信号を利用して、復調され
たディジタル信号の伝搬時間差を検出し、それによって
２つのうちどちらかの受信系のディジタル信号の遅延時
間を制御して２つの受信系の受信データの時間が一致
（即ち時間差をゼロに）するようにしていた。
【０００５】図４は従来技術を用いた切替型スペースダ
イバーシティ受信機の簡単な構成を示すブロック図であ
る。第１受信器１２の受信データｄ1 は遅延器１４で一
定時間の遅延を受けｄ1 −１として第１受信クロックｃ
1 とともに切替器１９および時間差検出器２０へ送られ
る。第２受信器１３の受信データｄ2 はメモリ１５へ送
られ、受信クロックｃ2 は書込みクロック発生器１６へ
送られるとともに読出しクロック遅延調整器１８へ送ら
れる。読出しクロック遅延調整器１８へは時間差検出器
２０から時間差に応じた信号が入力されそれに応じて受
信クロックｃ2を遅延させ遅延受信クロックｃ2 −１と
して読出しクロック発生器１７、時間差検出器２０およ
び切替器１９へ送られる。
イバーシティ受信機の簡単な構成を示すブロック図であ
る。第１受信器１２の受信データｄ1 は遅延器１４で一
定時間の遅延を受けｄ1 −１として第１受信クロックｃ
1 とともに切替器１９および時間差検出器２０へ送られ
る。第２受信器１３の受信データｄ2 はメモリ１５へ送
られ、受信クロックｃ2 は書込みクロック発生器１６へ
送られるとともに読出しクロック遅延調整器１８へ送ら
れる。読出しクロック遅延調整器１８へは時間差検出器
２０から時間差に応じた信号が入力されそれに応じて受
信クロックｃ2を遅延させ遅延受信クロックｃ2 −１と
して読出しクロック発生器１７、時間差検出器２０およ
び切替器１９へ送られる。
【０００６】読出しクロック発生器１７は遅延受信クロ
ックｃ2 −１に基づいて読出しクロックを生成しそれに
よりメモリから受信データｄ2 −１を読み出す。従っ
て、受信データｄ2 −１は受信データｄ2 よりも読出し
クロックが遅延を受けた分だけ遅延することになる。そ
して受信データｄ2 −１は時間差検出器２０へ加えられ
るとともに切替器１９へ送られる。時間差検出器２０は
こうして入力された受信データｄ1 −１、受信クロック
ｃ1 、受信データｄ2 −１、受信クロックｃ2 −１によ
り、両受信データの中からフレーム同期信号を抽出しこ
れを利用して両受信データの時間差を検出し、それに応
じた制御信号を読出しクロック遅延調整器１８へ送り負
帰還系を構成することにより時間差がゼロになるように
自動動作する。
ックｃ2 −１に基づいて読出しクロックを生成しそれに
よりメモリから受信データｄ2 −１を読み出す。従っ
て、受信データｄ2 −１は受信データｄ2 よりも読出し
クロックが遅延を受けた分だけ遅延することになる。そ
して受信データｄ2 −１は時間差検出器２０へ加えられ
るとともに切替器１９へ送られる。時間差検出器２０は
こうして入力された受信データｄ1 −１、受信クロック
ｃ1 、受信データｄ2 −１、受信クロックｃ2 −１によ
り、両受信データの中からフレーム同期信号を抽出しこ
れを利用して両受信データの時間差を検出し、それに応
じた制御信号を読出しクロック遅延調整器１８へ送り負
帰還系を構成することにより時間差がゼロになるように
自動動作する。
【０００７】遅延器１４が設けられているのは、メモリ
１５の書込み読出しで遅延する時間分に対応して予め第
１受信器１２の受信データｄ1 を遅延させておくためで
ある。このように制御された受信データｄ1 −１、同ｄ
2 −１、受信クロックｃ1 、同ｃ2 −１が切替器１９へ
送られているので、切替えが行われてもデータの欠落や
重複（両者を含めてデータの不連続という）が生じない
ということになる。
１５の書込み読出しで遅延する時間分に対応して予め第
１受信器１２の受信データｄ1 を遅延させておくためで
ある。このように制御された受信データｄ1 −１、同ｄ
2 −１、受信クロックｃ1 、同ｃ2 −１が切替器１９へ
送られているので、切替えが行われてもデータの欠落や
重複（両者を含めてデータの不連続という）が生じない
ということになる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、フレーム同期信号は復調ディジタル信号よ
り抽出再生されたものを同じく再生抽出されたクロック
信号とともに使用されるようになっているため、片方の
伝搬経路において周波数選択性フェージングなどが起こ
っている場合、復調されたディジタル信号に極端な歪を
含みこれより抽出されたフレーム同期信号と正常な伝搬
経路の方のフレーム同期信号との間にフレーム位相同期
がとれない場合が起こる。このような場合は時間差検出
器２０が正常に動作しなくなり時間差をゼロにする制御
ができなくなる。
来技術では、フレーム同期信号は復調ディジタル信号よ
り抽出再生されたものを同じく再生抽出されたクロック
信号とともに使用されるようになっているため、片方の
伝搬経路において周波数選択性フェージングなどが起こ
っている場合、復調されたディジタル信号に極端な歪を
含みこれより抽出されたフレーム同期信号と正常な伝搬
経路の方のフレーム同期信号との間にフレーム位相同期
がとれない場合が起こる。このような場合は時間差検出
器２０が正常に動作しなくなり時間差をゼロにする制御
ができなくなる。
【０００９】またフェージングが回復して復調ディジタ
ル信号が正常になってもフレーム同期が回復するまで若
干の時間遅れがありその間、時間差検出器２０は正常に
動作できないため時間差制御ができないという問題があ
る。
ル信号が正常になってもフレーム同期が回復するまで若
干の時間遅れがありその間、時間差検出器２０は正常に
動作できないため時間差制御ができないという問題があ
る。
【００１０】本発明の目的は、上記従来技術の問題に鑑
みて、同期パルスのように繰り返し周期に対して非常に
狭い時間幅の信号の比較により時間差を検出するのでは
なく、２つの伝搬経路の受信データをまずビットタイミ
ングを一致させたうえで一方の受信データから遅延が１
ビットずつ異なる複数の受信データを生成し、他方の受
信データとビット毎に異同を比較し定めた割合以上の数
の一致ビットが得られた場合に両受信データの時間が一
致したものとして取り出す伝搬時間差補正回路を提供す
ることにある。
みて、同期パルスのように繰り返し周期に対して非常に
狭い時間幅の信号の比較により時間差を検出するのでは
なく、２つの伝搬経路の受信データをまずビットタイミ
ングを一致させたうえで一方の受信データから遅延が１
ビットずつ異なる複数の受信データを生成し、他方の受
信データとビット毎に異同を比較し定めた割合以上の数
の一致ビットが得られた場合に両受信データの時間が一
致したものとして取り出す伝搬時間差補正回路を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明は上記の目的を達
成するために次の手段構成を有する。即ち、本発明の伝
搬時間差補正回路は、第１受信系の受信クロック（第１
受信クロック）と第２受信系の受信クロック（第２受信
クロック）とを入力とし切替信号により一方から他方へ
又は他方から一方へ緩やかに切り替えて共用クロックを
出力する共用クロック出力回路と； 第１受信系の受信
データ（第１受信データ）を第１受信クロックで書き込
み前記共用クロックで読み出す第１の遅延調整メモリ回
路と； 第２受信系の受信データ（第２受信データ）を
第２受信クロックで書き込み前記共用クロックで読み出
す第２の遅延調整メモリ回路と； 前記第１の遅延調整
メモリ回路から読み出された第１受信データを予め定め
たデータビット数だけ遅延させる第１のシフトレジスタ
と； 前記第１のシフトレジスタよりも段数の多いシフ
トレジスタで前記第２の遅延調整メモリ回路から読み出
された第２受信データを入力とし遅延量が１ビットずつ
異なる複数の第２受信データ列を出力する第２のシフト
レジスタと； 前記第１のシフトレジスタの出力である
第１受信データと第２のシフトレジスタからの遅延量の
異なる複数の第２の受信データの各々とを並行して比較
する複数の比較器と； 該複数の比較器のうち予め定め
たビット数以上のデータビットの一致があったことを示
した比較器へ入力されている第２受信データを選択し以
後これに同期を保持して出力するデータ選択同期保持回
路と； を具備することを特徴とする切替型スペースダ
イバーシティディジタル無線通信の伝搬時間差補正回路
である。
成するために次の手段構成を有する。即ち、本発明の伝
搬時間差補正回路は、第１受信系の受信クロック（第１
受信クロック）と第２受信系の受信クロック（第２受信
クロック）とを入力とし切替信号により一方から他方へ
又は他方から一方へ緩やかに切り替えて共用クロックを
出力する共用クロック出力回路と； 第１受信系の受信
データ（第１受信データ）を第１受信クロックで書き込
み前記共用クロックで読み出す第１の遅延調整メモリ回
路と； 第２受信系の受信データ（第２受信データ）を
第２受信クロックで書き込み前記共用クロックで読み出
す第２の遅延調整メモリ回路と； 前記第１の遅延調整
メモリ回路から読み出された第１受信データを予め定め
たデータビット数だけ遅延させる第１のシフトレジスタ
と； 前記第１のシフトレジスタよりも段数の多いシフ
トレジスタで前記第２の遅延調整メモリ回路から読み出
された第２受信データを入力とし遅延量が１ビットずつ
異なる複数の第２受信データ列を出力する第２のシフト
レジスタと； 前記第１のシフトレジスタの出力である
第１受信データと第２のシフトレジスタからの遅延量の
異なる複数の第２の受信データの各々とを並行して比較
する複数の比較器と； 該複数の比較器のうち予め定め
たビット数以上のデータビットの一致があったことを示
した比較器へ入力されている第２受信データを選択し以
後これに同期を保持して出力するデータ選択同期保持回
路と； を具備することを特徴とする切替型スペースダ
イバーシティディジタル無線通信の伝搬時間差補正回路
である。
【００１２】
【作用】以下、上記手段構成における本発明の作用につ
いて述べる。第１受信データと第２受信データとでは伝
搬経路が異なるからその受信には時間差がある。その時
間差は両経路の距離差によるものでありデータのビット
幅の整数倍とは限らない。このような受信データがそれ
ぞれの受信系の受信クロックで第１受信データは第１の
遅延調整メモリ回路へ記憶され、第２受信データは第２
の遅延調整メモリ回路へ記憶される。こうして記憶され
た各受信データは共通クロック出力回路からの同じクロ
ックによって、先に記憶されたものから順に読み出され
る。
いて述べる。第１受信データと第２受信データとでは伝
搬経路が異なるからその受信には時間差がある。その時
間差は両経路の距離差によるものでありデータのビット
幅の整数倍とは限らない。このような受信データがそれ
ぞれの受信系の受信クロックで第１受信データは第１の
遅延調整メモリ回路へ記憶され、第２受信データは第２
の遅延調整メモリ回路へ記憶される。こうして記憶され
た各受信データは共通クロック出力回路からの同じクロ
ックによって、先に記憶されたものから順に読み出され
る。
【００１３】このように、読み出しクロックが同じであ
るから読み出された第１受信データと第２受信データと
の間ではビットの時間位置は一致することになる。その
結果、両受信データの時間差がビット幅時間の整数倍と
なる。例えば受信されたときの時間差が２．５ビットで
あったとすれば３ビット差になり、同じく１．９ビット
差が２ビット差になるという如くである。
るから読み出された第１受信データと第２受信データと
の間ではビットの時間位置は一致することになる。その
結果、両受信データの時間差がビット幅時間の整数倍と
なる。例えば受信されたときの時間差が２．５ビットで
あったとすれば３ビット差になり、同じく１．９ビット
差が２ビット差になるという如くである。
【００１４】こうして遅延調整された受信データの一方
である第１受信データを、伝搬経路の距離差やその他の
条件から予め定められたビット数だけ遅延させる第１の
シフトレジスタで遅延させ、他方第２の受信データは、
第１のシフトレジスタより段数が多い第２のシフトレジ
スタへ入力され各段から出力が取り出される。従って遅
延量が１ビットずつ多くなる複数の第２受信データ列が
取り出される。
である第１受信データを、伝搬経路の距離差やその他の
条件から予め定められたビット数だけ遅延させる第１の
シフトレジスタで遅延させ、他方第２の受信データは、
第１のシフトレジスタより段数が多い第２のシフトレジ
スタへ入力され各段から出力が取り出される。従って遅
延量が１ビットずつ多くなる複数の第２受信データ列が
取り出される。
【００１５】こうして、取り出された複数の第２受信デ
ータの各々は、それぞれ対応する比較器へ入力され、第
１のシフトレジスタの出力である第１受信データと比較
される。ここで、第１の受信データと時間が一致すれ
ば、データ内容はもともと同じなのであるから全ビット
に渡ってデータが一致する筈である。ただ実際にはわず
かながらでも誤りビットのあることも考えられるので、
例えば１フレーム２５０ビット中２４５ビットの一致が
とれれば時間は一致したものとするということになる。
ータの各々は、それぞれ対応する比較器へ入力され、第
１のシフトレジスタの出力である第１受信データと比較
される。ここで、第１の受信データと時間が一致すれ
ば、データ内容はもともと同じなのであるから全ビット
に渡ってデータが一致する筈である。ただ実際にはわず
かながらでも誤りビットのあることも考えられるので、
例えば１フレーム２５０ビット中２４５ビットの一致が
とれれば時間は一致したものとするということになる。
【００１６】これに対して、１ビット分でも時間差があ
ればデータは一致しない。従って一致信号を出力した比
較器へ入力されている第２受信データが第１受信データ
と時間が一致していることになる。各比較器の出力およ
びそれへ入力されている各第２受信データはデータ選択
同期保持回路へ入力され、ここで各比較器の一致不一致
が確認され、一致を示した比較器へ入力されている第２
受信データを選択してその出力を保持する。このよう
に、第１受信データと時間の一致した第２受信データを
取り出すことができるので両者を切り替えてもデータの
欠落や重複等の不連続を生じることがなくなる。
ればデータは一致しない。従って一致信号を出力した比
較器へ入力されている第２受信データが第１受信データ
と時間が一致していることになる。各比較器の出力およ
びそれへ入力されている各第２受信データはデータ選択
同期保持回路へ入力され、ここで各比較器の一致不一致
が確認され、一致を示した比較器へ入力されている第２
受信データを選択してその出力を保持する。このよう
に、第１受信データと時間の一致した第２受信データを
取り出すことができるので両者を切り替えてもデータの
欠落や重複等の不連続を生じることがなくなる。
【００１７】このように本発明の補正回路では、２つの
伝搬経路の路程差によって定まる受信データ間の時間差
を遅延調整メモリ回路により一旦ビット幅時間の整数倍
に調整し、それから一方の受信データを予め定めたビッ
ト数だけ遅延させ他方の受信データは遅延が１ビットず
つ異なる多数の受信データ列を生成し、両者を比較する
ようにしているので受信データ全体を比較に用いること
ができ、一定周期に１回しか現れない同期パルスを比較
する場合に較べ、フェージング等の影響を受けにくく安
定した時間補正が可能となる。
伝搬経路の路程差によって定まる受信データ間の時間差
を遅延調整メモリ回路により一旦ビット幅時間の整数倍
に調整し、それから一方の受信データを予め定めたビッ
ト数だけ遅延させ他方の受信データは遅延が１ビットず
つ異なる多数の受信データ列を生成し、両者を比較する
ようにしているので受信データ全体を比較に用いること
ができ、一定周期に１回しか現れない同期パルスを比較
する場合に較べ、フェージング等の影響を受けにくく安
定した時間補正が可能となる。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の実施例を適用した切替型スペース
ダイバーシティ受信装置の構成を示すブロック図であ
り、点線で囲った部分が本発明の実施例の構成である。
図２は図１の同期検出回路６の詳細図であり、図３は図
２の同期検出回路の動作を説明する信号タイミング図で
ある。
する。図１は本発明の実施例を適用した切替型スペース
ダイバーシティ受信装置の構成を示すブロック図であ
り、点線で囲った部分が本発明の実施例の構成である。
図２は図１の同期検出回路６の詳細図であり、図３は図
２の同期検出回路の動作を説明する信号タイミング図で
ある。
【００１９】図１において受信機２ａの受信データＤ1,
クロックＣＫ1 は固定遅延回路３ａに入力される。同様
に受信機２ｂの受信データＤ2,クロックＣＫ2 は固定遅
延回路３ｂに入力される。固定遅延回路３ａ，３ｂは、
受信アンテナ１ａから固定遅延回路３ａまでの遅延と、
受信アンテナ１ｂから固定遅延回路３ｂまでの遅延差を
合わせるために使用される。
クロックＣＫ1 は固定遅延回路３ａに入力される。同様
に受信機２ｂの受信データＤ2,クロックＣＫ2 は固定遅
延回路３ｂに入力される。固定遅延回路３ａ，３ｂは、
受信アンテナ１ａから固定遅延回路３ａまでの遅延と、
受信アンテナ１ｂから固定遅延回路３ｂまでの遅延差を
合わせるために使用される。
【００２０】固定遅延回路３ａからの受信データＤ1 と
クロックＣＫ1 は遅延調整回路４ａに、更にクロックＣ
Ｋ1 は共通クロック発生回路５にも入力される。また、
固定遅延回路３ｂからの受信データＤ2 とクロックＣＫ
2 は遅延調整回路４ｂに、さらにクロックＣＫ2 は共通
クロック発生回路５にも入力される。
クロックＣＫ1 は遅延調整回路４ａに、更にクロックＣ
Ｋ1 は共通クロック発生回路５にも入力される。また、
固定遅延回路３ｂからの受信データＤ2 とクロックＣＫ
2 は遅延調整回路４ｂに、さらにクロックＣＫ2 は共通
クロック発生回路５にも入力される。
【００２１】遅延調整回路４ａ，４ｂでは、受信データ
Ｄ1 はクロックＣＫ1 で、受信データＤ2 はクロックＣ
Ｋ2 によりメモリに書き込まれる。読み出しは共通クロ
ックＣＫにより順次行われ、Ｄ1 −１、Ｄ2 −１となり
同期検出回路６へ出力される。このとき、メモリ内には
最大遅延時間差に対応するビット数以上のデータがスト
アされ、かつそのビット数以上のデータがストア可能な
状態にしておく。このようにしておくことにより、Ｄ1
またはＤ2 のどちらかの位相が変化しても、データの欠
損、重複等データの不連続は無くなる。この回路はファ
ーストインファーストアウト（ＦＩＦＯ）レジスタにて
実現される。
Ｄ1 はクロックＣＫ1 で、受信データＤ2 はクロックＣ
Ｋ2 によりメモリに書き込まれる。読み出しは共通クロ
ックＣＫにより順次行われ、Ｄ1 −１、Ｄ2 −１となり
同期検出回路６へ出力される。このとき、メモリ内には
最大遅延時間差に対応するビット数以上のデータがスト
アされ、かつそのビット数以上のデータがストア可能な
状態にしておく。このようにしておくことにより、Ｄ1
またはＤ2 のどちらかの位相が変化しても、データの欠
損、重複等データの不連続は無くなる。この回路はファ
ーストインファーストアウト（ＦＩＦＯ）レジスタにて
実現される。
【００２２】共通クロック発生回路５では、どちらかの
クロックに固定せずに、切替回路７で選択されている方
の受信系のクロックＣＫ1 またはクロックＣＫ2 が選択
される。しかし、クロックＣＫ1 とクロックＣＫ2 を単
に切替えると、共通クロックＣＫに不連続が発生する可
能性がある。そのため切替えるときには、選択されてい
る方のクロックに、他方のクロックの位相を合わせてお
く必要がある。ここでは、選択されていない方のクロッ
クは、選択されている方のクロックの位相に合わせるよ
うに制御されている。しかし、クロックの切替え時に
は、位相が完全に合っていないと切替時にジッターが発
生するので、それを吸収するためＰＬＬ回路を使用して
いる。
クロックに固定せずに、切替回路７で選択されている方
の受信系のクロックＣＫ1 またはクロックＣＫ2 が選択
される。しかし、クロックＣＫ1 とクロックＣＫ2 を単
に切替えると、共通クロックＣＫに不連続が発生する可
能性がある。そのため切替えるときには、選択されてい
る方のクロックに、他方のクロックの位相を合わせてお
く必要がある。ここでは、選択されていない方のクロッ
クは、選択されている方のクロックの位相に合わせるよ
うに制御されている。しかし、クロックの切替え時に
は、位相が完全に合っていないと切替時にジッターが発
生するので、それを吸収するためＰＬＬ回路を使用して
いる。
【００２３】データＤ1 −１とデータＤ2 −１は共通ク
ロックＣＫで同期がとれてはいるが時間差がゼロとなっ
ているわけではないのでデータビットのビット幅時間の
整数倍の時間差を有している。そこでデータＤ1 −１と
データＤ2 −１は共通クロックＣＫとともに同期検出回
路６へ送られる。データＤ1 −１は予め定められたビッ
ト数例えば３ビットのシフトレジスタ８（第１のシフト
レジスタ）へ入力され３ビットの遅延を受けてデータＤ
1 −２として出力される。
ロックＣＫで同期がとれてはいるが時間差がゼロとなっ
ているわけではないのでデータビットのビット幅時間の
整数倍の時間差を有している。そこでデータＤ1 −１と
データＤ2 −１は共通クロックＣＫとともに同期検出回
路６へ送られる。データＤ1 −１は予め定められたビッ
ト数例えば３ビットのシフトレジスタ８（第１のシフト
レジスタ）へ入力され３ビットの遅延を受けてデータＤ
1 −２として出力される。
【００２４】他方データＤ2 −１は、シフトレジスタ８
よりも段数の多い例えば５段のシフトレジスタ９（第２
のシフトレジスタ）へ入力され、出力は各段から取り出
される。第１段目の出力はＤ2 −２ａ、第２段目の出力
はＤ2 −２ｂ、以下同様にして第５段目の出力はＤ2 −
２ｅとして出力される。これらの各出力はデータ内容は
同じであるが後段になるにつれて遅延量が１ビットずつ
多くなることが分かる。そして、データＤ2 −２ａは比
較器１０ａへ、データＤ2 −２ｂは比較器１０ｂへ、デ
ータＤ2 −２ｃは比較器１０ｃへ、以下同様にしてデー
タＤ2 −２ｅは比較器１０ｅへ加えられる。各比較器へ
は同時にデータＤ1 −２が加えられている。
よりも段数の多い例えば５段のシフトレジスタ９（第２
のシフトレジスタ）へ入力され、出力は各段から取り出
される。第１段目の出力はＤ2 −２ａ、第２段目の出力
はＤ2 −２ｂ、以下同様にして第５段目の出力はＤ2 −
２ｅとして出力される。これらの各出力はデータ内容は
同じであるが後段になるにつれて遅延量が１ビットずつ
多くなることが分かる。そして、データＤ2 −２ａは比
較器１０ａへ、データＤ2 −２ｂは比較器１０ｂへ、デ
ータＤ2 −２ｃは比較器１０ｃへ、以下同様にしてデー
タＤ2 −２ｅは比較器１０ｅへ加えられる。各比較器へ
は同時にデータＤ1 −２が加えられている。
【００２５】各比較器は排他的論理和回路(Exclusive O
R ：EXOR）で構成されており、両入力が一致していれば
論理“０”（“Ｌ”とも表す）を出力し、両入力が不一
致であれば論理“１”（“Ｈ”とも表す）を出力する。
このような動作がデータの１ビット毎について行われ
る。従って、データＤ1 −２と時間が一致した（即ち時
間差がゼロの）データＤ2 −２が入力された比較器の出
力は両データがもともと同じなのであるから“Ｌ”が連
続することになり、他の比較器へのデータＤ2 −２は１
ビットないし数ビットの時間差があることになるから、
各ビット毎のデータの一致不一致はランダムとなり
“Ｈ”と“Ｌ”がランダムに現れることになる。
R ：EXOR）で構成されており、両入力が一致していれば
論理“０”（“Ｌ”とも表す）を出力し、両入力が不一
致であれば論理“１”（“Ｈ”とも表す）を出力する。
このような動作がデータの１ビット毎について行われ
る。従って、データＤ1 −２と時間が一致した（即ち時
間差がゼロの）データＤ2 −２が入力された比較器の出
力は両データがもともと同じなのであるから“Ｌ”が連
続することになり、他の比較器へのデータＤ2 −２は１
ビットないし数ビットの時間差があることになるから、
各ビット毎のデータの一致不一致はランダムとなり
“Ｈ”と“Ｌ”がランダムに現れることになる。
【００２６】従って、“Ｌ”が連続して現れたか否かを
見ることにより当該比較器への両入力データの時間が一
致しているか否かを識別することができる。実際には時
間が一致していても誤りビットの発生も考えられるの
で、これを考慮して例えば１フレームを２５０ビットと
すればそのうちの２４５ビットに“Ｌ”が現れれば時間
一致と判断するなどの手段がとられる。
見ることにより当該比較器への両入力データの時間が一
致しているか否かを識別することができる。実際には時
間が一致していても誤りビットの発生も考えられるの
で、これを考慮して例えば１フレームを２５０ビットと
すればそのうちの２４５ビットに“Ｌ”が現れれば時間
一致と判断するなどの手段がとられる。
【００２７】各比較器の出力およびそれらへ入力されて
いるデータＤ2 −２ａ〜Ｄ2 −２ｅはデータ選択同期保
持回路１１へ入力され、ここで、各比較器の出力を観測
し、時間が一致したと判断された比較器へ入力されてい
るデータＤ2 −２を選択しその状態で同期を保持してデ
ータＤ2 −３として出力する。以上の動作の簡単な例を
図３を参照して説明する。
いるデータＤ2 −２ａ〜Ｄ2 −２ｅはデータ選択同期保
持回路１１へ入力され、ここで、各比較器の出力を観測
し、時間が一致したと判断された比較器へ入力されてい
るデータＤ2 −２を選択しその状態で同期を保持してデ
ータＤ2 −３として出力する。以上の動作の簡単な例を
図３を参照して説明する。
【００２８】図３の（１）はデータＤ1 −１を表す。１
区分が１ビットを表し、各区分内の数字は便宜上付与し
たデータ番号であり、データそのものは“Ｈ”か“Ｌ”
である。（２）はデータＤ2 −１でデータＤ1 −１より
１ビット進んでいる場合を示している。（３）〜（１
０）のデータは（１）、（２）のデータより５クロック
後のデータを示している。（３）のデータＤ1 −２はシ
フトレジスタ８の出力であるから５クロック後の出力デ
ータ番号は３となる。（４）のデータＤ2 −２ａはシフ
トレジスタ９の第１段目のフリップフロップの出力であ
るからデータＤ2−１の５クロック目のビット番号６の
信号から始まる。
区分が１ビットを表し、各区分内の数字は便宜上付与し
たデータ番号であり、データそのものは“Ｈ”か“Ｌ”
である。（２）はデータＤ2 −１でデータＤ1 −１より
１ビット進んでいる場合を示している。（３）〜（１
０）のデータは（１）、（２）のデータより５クロック
後のデータを示している。（３）のデータＤ1 −２はシ
フトレジスタ８の出力であるから５クロック後の出力デ
ータ番号は３となる。（４）のデータＤ2 −２ａはシフ
トレジスタ９の第１段目のフリップフロップの出力であ
るからデータＤ2−１の５クロック目のビット番号６の
信号から始まる。
【００２９】以下、（５）、（６）、（７）、（８）各
データは順次１ビット遅れの信号となるから図に示した
ようになる。そうすると（７）のデータＤ2 −２ｄが
（３）のデータＤ1 −２と一致することが分かる。そこ
で（７）のデータＤ2 −２ｄが時間が一致したデータと
して選択されて（１０）のデータＤ2 −３として出力さ
れる。
データは順次１ビット遅れの信号となるから図に示した
ようになる。そうすると（７）のデータＤ2 −２ｄが
（３）のデータＤ1 −２と一致することが分かる。そこ
で（７）のデータＤ2 −２ｄが時間が一致したデータと
して選択されて（１０）のデータＤ2 −３として出力さ
れる。
【００３０】かくして、データＤ1 −２とデータＤ2 −
３は切替回路７へ送られ、電波の伝搬経路の状況によっ
て、どちらか一方から他方へ切り替えられるが、両デー
タの時間が一致しているので切替えによりデータの欠落
や重複という不連続は生じないことになる。
３は切替回路７へ送られ、電波の伝搬経路の状況によっ
て、どちらか一方から他方へ切り替えられるが、両デー
タの時間が一致しているので切替えによりデータの欠落
や重複という不連続は生じないことになる。
【００３１】
【発明の効果】以上説明したように、本発明の時間差補
正回路では、伝搬経路の路程差による両受信データの時
間差をビット幅時間の整数倍になるように遅延調整した
うえで、一方の受信データを予め定めたビット数だけ固
定遅延させておいて他方の受信データを１ビット遅れか
ら前記予め定めたビット数より多いビット数の遅れに渡
って１ビットずつ遅延の大きくなる複数の受信データを
生成して、その中から前記固定遅延させた受信データと
比較して時間の一致した受信データを選び出す構成とな
っており、選択のための比較は受信データ同士を比較す
ることにより行われるので、比較のための情報が、単に
一定の周期で挿入される同期パルス（例えば１フレーム
２５０ビット中１ビット）を比較する場合に従来に較べ
て非常に多く安定した比較選択ができフェージングが発
生した場合にも従来よりも安定した時間補正を行うこと
ができるという利点がある。
正回路では、伝搬経路の路程差による両受信データの時
間差をビット幅時間の整数倍になるように遅延調整した
うえで、一方の受信データを予め定めたビット数だけ固
定遅延させておいて他方の受信データを１ビット遅れか
ら前記予め定めたビット数より多いビット数の遅れに渡
って１ビットずつ遅延の大きくなる複数の受信データを
生成して、その中から前記固定遅延させた受信データと
比較して時間の一致した受信データを選び出す構成とな
っており、選択のための比較は受信データ同士を比較す
ることにより行われるので、比較のための情報が、単に
一定の周期で挿入される同期パルス（例えば１フレーム
２５０ビット中１ビット）を比較する場合に従来に較べ
て非常に多く安定した比較選択ができフェージングが発
生した場合にも従来よりも安定した時間補正を行うこと
ができるという利点がある。
【図１】本発明の時間差補正回路の実施例を適用した切
替型スペースダイバーシティ受信装置の構成を示すブロ
ック図である。
替型スペースダイバーシティ受信装置の構成を示すブロ
ック図である。
【図２】図１の同期検出回路６の詳細ブロック図であ
る。
る。
【図３】図２の同期検出回路６の動作を説明するタイミ
ング図である。
ング図である。
【図４】従来の時間差補正技術を用いた切替型スペース
ダイバーシティ受信機の簡単な構成を示すブロック図で
ある。
ダイバーシティ受信機の簡単な構成を示すブロック図で
ある。
１ａ，１ｂ 受信アンテナ ２ａ，２ｂ 受信機 ３ａ，３ｂ 固定遅延回路 ４ａ，４ｂ 遅延調整回路 ５ 共通クロック発生回路 ６ 同期検出回路 ７ 切替回路 ８，９ シフトレジスタ １０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ 比較器 １１ データ選択同期保持回路 １２ 第１受信器 １３ 第２受信器 １４ 遅延器 １５ メモリ １６ 書込みクロック発生器 １７ 読出しクロック発生器 １８ 読出しクロック遅延調整器 １９ 切替器 ２０ 時間差検出器
Claims (1)
- 【請求項１】 第１受信系の受信クロック（第１受信ク
ロック）と第２受信系の受信クロック（第２受信クロッ
ク）とを入力とし切替信号により一方から他方へ又は他
方から一方へ緩やかに切り替えて共用クロックを出力す
る共用クロック出力回路と； 第１受信系の受信データ
（第１受信データ）を第１受信クロックで書き込み前記
共用クロックで読み出す第１の遅延調整メモリ回路と；
第２受信系の受信データ（第２受信データ）を第２受
信クロックで書き込み前記共用クロックで読み出す第２
の遅延調整メモリ回路と； 前記第１の遅延調整メモリ
回路から読み出された第１受信データを予め定めたデー
タビット数だけ遅延させる第１のシフトレジスタと；
前記第１のシフトレジスタよりも段数の多いシフトレジ
スタで前記第２の遅延調整メモリ回路から読み出された
第２受信データを入力とし遅延量が１ビットずつ異なる
複数の第２受信データ列を出力する第２のシフトレジス
タと； 前記第１のシフトレジスタの出力である第１受
信データと第２のシフトレジスタからの遅延量の異なる
複数の第２の受信データの各々とを並行して比較する複
数の比較器と； 該複数の比較器のうち予め定めたビッ
ト数以上のデータビットの一致があったことを示した比
較器へ入力されている第２受信データを選択し以後これ
に同期を保持して出力するデータ選択同期保持回路と；
を具備することを特徴とする切替型スペースダイバー
シティディジタル無線通信の伝搬時間差補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152844A JP2603608B2 (ja) | 1992-05-20 | 1992-05-20 | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152844A JP2603608B2 (ja) | 1992-05-20 | 1992-05-20 | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05327670A true JPH05327670A (ja) | 1993-12-10 |
| JP2603608B2 JP2603608B2 (ja) | 1997-04-23 |
Family
ID=15549369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152844A Expired - Fee Related JP2603608B2 (ja) | 1992-05-20 | 1992-05-20 | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603608B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003043242A1 (fr) * | 2001-11-13 | 2003-05-22 | Matsushita Electric Industrial Co., Ltd. | Recepteur |
| EP1003297A3 (en) * | 1998-11-10 | 2005-09-21 | Lucent Technologies Inc. | Transmit diversity and reception equalization for radio links |
| JP2008193471A (ja) * | 2007-02-06 | 2008-08-21 | Mitsubishi Electric Corp | ダイバーシティ受信機 |
| WO2019181257A1 (ja) * | 2018-03-23 | 2019-09-26 | 日本電気株式会社 | 制御装置、遅延差調整方法、及び遅延差調整プログラムを格納する非一時的なコンピュータ可読媒体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370632A (ja) * | 1986-09-11 | 1988-03-30 | Nec Corp | 回線切替方式 |
-
1992
- 1992-05-20 JP JP4152844A patent/JP2603608B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370632A (ja) * | 1986-09-11 | 1988-03-30 | Nec Corp | 回線切替方式 |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1003297A3 (en) * | 1998-11-10 | 2005-09-21 | Lucent Technologies Inc. | Transmit diversity and reception equalization for radio links |
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| US8934578B2 (en) | 2001-11-13 | 2015-01-13 | Wi-Fi One, Llc | Method of demodulating modulation signals |
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| US7974371B2 (en) | 2001-11-13 | 2011-07-05 | Panasonic Corporation | Communication method and radio communication apparatus |
| US8155224B2 (en) | 2001-11-13 | 2012-04-10 | Panasonic Corporation | Transmission method, transmission apparatus, and reception apparatus |
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| US8428182B2 (en) | 2001-11-13 | 2013-04-23 | Panasonic Corporation | Communication method and radio communication apparatus |
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| US8594242B2 (en) | 2001-11-13 | 2013-11-26 | Panasonic Corporation | Method of receiving modulation symbols |
| WO2003043242A1 (fr) * | 2001-11-13 | 2003-05-22 | Matsushita Electric Industrial Co., Ltd. | Recepteur |
| US8744005B2 (en) | 2001-11-13 | 2014-06-03 | Panasonic Corporation | Method and apparatus for generating modulation signals |
| US11218266B2 (en) | 2001-11-13 | 2022-01-04 | Redwood Technologies, Llc | Methods and apparatus for transmitting modulation signals |
| US7688901B2 (en) | 2001-11-13 | 2010-03-30 | Panasonic Corporation | Transmission method, transmission apparatus, and reception apparatus |
| US9628300B2 (en) | 2001-11-13 | 2017-04-18 | Wi-Fi One, Llc | Method and signal generating apparatus for generating modulation signals |
| US9647856B2 (en) | 2001-11-13 | 2017-05-09 | Wi-Fi One, Llc | Transmission apparatus and transmission method |
| US9735986B2 (en) | 2001-11-13 | 2017-08-15 | Panasonic Intellectual Property Corporation Of America | Transmission and reception apparatus and method |
| US10003443B2 (en) | 2001-11-13 | 2018-06-19 | Wi-Fi One, Llc | Methods and apparatus for transmitting modulation signals |
| US7266167B2 (en) | 2001-11-13 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Reception apparatus |
| US10263749B2 (en) | 2001-11-13 | 2019-04-16 | Panasonic Intellectual Property Corporation Of America | Transmission and reception signal processor and method |
| US10630443B2 (en) | 2001-11-13 | 2020-04-21 | Wi-Fi One, Llc | Radio transmission apparatus and methods |
| JP2008193471A (ja) * | 2007-02-06 | 2008-08-21 | Mitsubishi Electric Corp | ダイバーシティ受信機 |
| WO2019181257A1 (ja) * | 2018-03-23 | 2019-09-26 | 日本電気株式会社 | 制御装置、遅延差調整方法、及び遅延差調整プログラムを格納する非一時的なコンピュータ可読媒体 |
| JPWO2019181257A1 (ja) * | 2018-03-23 | 2021-02-04 | 日本電気株式会社 | 制御装置、遅延差調整方法、及び遅延差調整プログラム |
| US11290154B2 (en) | 2018-03-23 | 2022-03-29 | Nec Corporation | Control device, delay difference adjustment method, and non-transitory computer readable medium for storing delay difference adjustment program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2603608B2 (ja) | 1997-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |