JP2672737B2 - マルチフレーム同期回路の制御方法 - Google Patents
マルチフレーム同期回路の制御方法Info
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- JP2672737B2 JP2672737B2 JP3253091A JP25309191A JP2672737B2 JP 2672737 B2 JP2672737 B2 JP 2672737B2 JP 3253091 A JP3253091 A JP 3253091A JP 25309191 A JP25309191 A JP 25309191A JP 2672737 B2 JP2672737 B2 JP 2672737B2
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Description
【０００１】
【産業上の利用分野】この発明は、ディジタル通信等に
用いられるマルチフレーム同期回路に係わり、特にその
制御方法に関するものである。
用いられるマルチフレーム同期回路に係わり、特にその
制御方法に関するものである。
【０００２】
【従来の技術】従来のマルチフレーム同期回路を図４，
図５，図６を参照して説明する。図４は同期単位となる
マルチフレームを構成する一つの伝送フレームの構成例
を示す図、図５は従来のマルチフレーム同期回路の構成
を示すブロック図、図６は図５のＦＩＦＯメモリの構成
を示す概念図である。
図５，図６を参照して説明する。図４は同期単位となる
マルチフレームを構成する一つの伝送フレームの構成例
を示す図、図５は従来のマルチフレーム同期回路の構成
を示すブロック図、図６は図５のＦＩＦＯメモリの構成
を示す概念図である。
【０００３】図４において、伝送フレームは同期ビット
１２とデータビット１３からなる。同期ビット１２とし
ては、予め設定された同期ビットパターンがマルチフレ
ームを構成する複数の伝送フレームにわたり与えられ
る。
１２とデータビット１３からなる。同期ビット１２とし
ては、予め設定された同期ビットパターンがマルチフレ
ームを構成する複数の伝送フレームにわたり与えられ
る。
【０００４】図５において、従来のマルチフレーム同期
回路は、データの速度変換のためのＦＩＦＯ（First In
First Out；先入れ先出し）メモリ１と、データの記憶
のためのＲＡＭ（Random AccessMemory；ランダムアク
セスメモリ）２と、上記ＦＩＦＯメモリ１及びＲＡＭ２
のデータ書き込み／読み出し制御と同期検出／保護を行
なう同期制御回路３より構成されている。なお、４はデ
ータ入力端子、５はデータ出力端子、６〜１０，１４，
１５はデータパス、１１は制御信号パスを示している。
回路は、データの速度変換のためのＦＩＦＯ（First In
First Out；先入れ先出し）メモリ１と、データの記憶
のためのＲＡＭ（Random AccessMemory；ランダムアク
セスメモリ）２と、上記ＦＩＦＯメモリ１及びＲＡＭ２
のデータ書き込み／読み出し制御と同期検出／保護を行
なう同期制御回路３より構成されている。なお、４はデ
ータ入力端子、５はデータ出力端子、６〜１０，１４，
１５はデータパス、１１は制御信号パスを示している。
【０００５】図６において、従来のマルチフレーム同期
回路におけるＦＩＦＯメモリ１は、通信路を介して伝送
されてきたデータを書き込むためのデータメモリ領域２
０と、同期確立後にＦＩＦＯメモリ１のデータ読み出し
側でフレームの先頭を認識するためのマーカービットを
書き込むためのマーカービットメモリ領域２１を有す
る。なお、１６はマーカービット入力端子、１７はマー
カービット出力端子、１８はライトポインタ位置、１９
はリードポインタ位置を示している。
回路におけるＦＩＦＯメモリ１は、通信路を介して伝送
されてきたデータを書き込むためのデータメモリ領域２
０と、同期確立後にＦＩＦＯメモリ１のデータ読み出し
側でフレームの先頭を認識するためのマーカービットを
書き込むためのマーカービットメモリ領域２１を有す
る。なお、１６はマーカービット入力端子、１７はマー
カービット出力端子、１８はライトポインタ位置、１９
はリードポインタ位置を示している。
【０００６】次に、上述した従来例の動作を説明する。
図５において、データ入力端子４から入力された受信デ
ータは、データパス６を通してＦＩＦＯメモリ１に次々
と書き込まれる。また、同期制御回路３は、データパス
７を通して受信データを読み込むと共に、既にＲＡＭ２
に書き込まれているフレーム長単位のデータをデータパ
ス８を通してフレーム長間隔で読み出し、これらから比
較データを生成して所定の同期ビットパターンと比較す
ることにより同期検出／保護を行なう。また、比較デー
タはデータパス９を通してＲＡＭ２に書き込まれる。
図５において、データ入力端子４から入力された受信デ
ータは、データパス６を通してＦＩＦＯメモリ１に次々
と書き込まれる。また、同期制御回路３は、データパス
７を通して受信データを読み込むと共に、既にＲＡＭ２
に書き込まれているフレーム長単位のデータをデータパ
ス８を通してフレーム長間隔で読み出し、これらから比
較データを生成して所定の同期ビットパターンと比較す
ることにより同期検出／保護を行なう。また、比較デー
タはデータパス９を通してＲＡＭ２に書き込まれる。
【０００７】同期制御回路３は、同期確立後に各フレー
ム単位でフレームの先頭に対応する受信ビットがデータ
パス６を通してＦＩＦＯメモリ１に書き込まれるとき、
同時にフレームの先頭を示すマーカービットを生成し、
データパス１４を通してＦＩＦＯメモリ１に同時に書き
込む。これを図６においてみると、データ入力端子４か
ら入力されたデータがＦＩＦＩＯメモリ１のデータメモ
リ領域２０に書き込まれるとき、そのビットがフレーム
の先頭である場合、そのときのＦＩＦＯメモリ１のライ
トポインタ位置１８にマーカービット入力端子１６から
入力されたマーカービットを書き込む。
ム単位でフレームの先頭に対応する受信ビットがデータ
パス６を通してＦＩＦＯメモリ１に書き込まれるとき、
同時にフレームの先頭を示すマーカービットを生成し、
データパス１４を通してＦＩＦＯメモリ１に同時に書き
込む。これを図６においてみると、データ入力端子４か
ら入力されたデータがＦＩＦＩＯメモリ１のデータメモ
リ領域２０に書き込まれるとき、そのビットがフレーム
の先頭である場合、そのときのＦＩＦＯメモリ１のライ
トポインタ位置１８にマーカービット入力端子１６から
入力されたマーカービットを書き込む。
【０００８】図５において、同期制御回路３はデータパ
ス１５を通してＦＩＦＯメモリ１よりデータを読み出
す。これを図６においてみると、ＦＩＦＯメモリ１のデ
ータメモリ領域２０からデータがデータ出力端子５に出
力されるとき、そのデータがフレームの先頭である場
合、そのときのＦＩＦＯメモリ１のリードポインタ位置
１９からマーカービット出力端子１７にマーカービット
が読み出されることになる。同期制御回路３は、このマ
ーカービットによりフレームの先頭位置を認識し、ＦＩ
ＦＯメモリ１のデータ読み出し制御を行なう。これによ
り、データパス１０を通してデータ出力端子５からは常
に同期のとれたフレーム単位のデータが読み出される。
ス１５を通してＦＩＦＯメモリ１よりデータを読み出
す。これを図６においてみると、ＦＩＦＯメモリ１のデ
ータメモリ領域２０からデータがデータ出力端子５に出
力されるとき、そのデータがフレームの先頭である場
合、そのときのＦＩＦＯメモリ１のリードポインタ位置
１９からマーカービット出力端子１７にマーカービット
が読み出されることになる。同期制御回路３は、このマ
ーカービットによりフレームの先頭位置を認識し、ＦＩ
ＦＯメモリ１のデータ読み出し制御を行なう。これによ
り、データパス１０を通してデータ出力端子５からは常
に同期のとれたフレーム単位のデータが読み出される。
【０００９】
【発明が解決しようとする課題】従来のマルチフレーム
同期回路は上記のように構成されていたため、マーカー
ビットの生成及びそのＦＩＦＯメモリへの書き込み／読
み出し制御を行なう必要があった。また、ＦＩＦＯメモ
リにマーカービットを書き込むエリアを持たせる必要か
ら、本来受信データを保持するために必要な容量よりも
ＦＩＦＯメモリの容量が増大するなどという問題があっ
た。
同期回路は上記のように構成されていたため、マーカー
ビットの生成及びそのＦＩＦＯメモリへの書き込み／読
み出し制御を行なう必要があった。また、ＦＩＦＯメモ
リにマーカービットを書き込むエリアを持たせる必要か
ら、本来受信データを保持するために必要な容量よりも
ＦＩＦＯメモリの容量が増大するなどという問題があっ
た。
【００１０】この発明は、このような問題点を解消する
ためになされたもので、フレームの先頭を認識するため
のマーカー信号を不要とすることで、ＦＩＦＯメモリの
書き込み／読み出し制御を簡易化し、ＦＩＦＯメモリの
容量を削減することを目的とする。
ためになされたもので、フレームの先頭を認識するため
のマーカー信号を不要とすることで、ＦＩＦＯメモリの
書き込み／読み出し制御を簡易化し、ＦＩＦＯメモリの
容量を削減することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るマルチフ
レーム同期回路の制御方式は、ＦＩＦＯメモリからのデ
ータの読み出し制御を、フレーム長単位の読み出し制御
と、差分データの読み出し制御とに分離して行なう。通
信路を介して受信された受信データはまずＦＩＦＯメモ
リにのみ書き込まれる。同期制御回路は、ＦＩＦＯメモ
リに１フレーム以上のデータが書き込まれると、ＦＩＦ
Ｏメモリから所定のフレーム長単位でデータを読み出
す。同期制御回路では、従来のマルチフレーム同期回路
の同期制御回路と同様にＲＡＭから読み出したデータと
ＦＩＦＯメモリから読み出したデータから比較データを
生成し、所定の同期ビットパターンと比較することによ
り同期検出／保護を行なう。同期制御回路は同期確立直
後にのみ、ＦＩＦＯメモリから読み出す先頭のデータが
伝送フレームの先頭となるように、ＦＩＦＯメモリ内に
残っている差分データを読み出す。その後は、再びフレ
ーム長単位でＦＩＦＯメモリよりデータを読み出す。
レーム同期回路の制御方式は、ＦＩＦＯメモリからのデ
ータの読み出し制御を、フレーム長単位の読み出し制御
と、差分データの読み出し制御とに分離して行なう。通
信路を介して受信された受信データはまずＦＩＦＯメモ
リにのみ書き込まれる。同期制御回路は、ＦＩＦＯメモ
リに１フレーム以上のデータが書き込まれると、ＦＩＦ
Ｏメモリから所定のフレーム長単位でデータを読み出
す。同期制御回路では、従来のマルチフレーム同期回路
の同期制御回路と同様にＲＡＭから読み出したデータと
ＦＩＦＯメモリから読み出したデータから比較データを
生成し、所定の同期ビットパターンと比較することによ
り同期検出／保護を行なう。同期制御回路は同期確立直
後にのみ、ＦＩＦＯメモリから読み出す先頭のデータが
伝送フレームの先頭となるように、ＦＩＦＯメモリ内に
残っている差分データを読み出す。その後は、再びフレ
ーム長単位でＦＩＦＯメモリよりデータを読み出す。
【００１２】
【作用】この発明におけるマルチフレーム同期回路の制
御方法では、通常、フレーム長単位でＦＩＦＯメモリよ
りデータを読み出す制御を行なう。同期確立直後のみ、
ＦＩＦＯメモリのリードポインタ位置からフレーム先頭
位置までの差分データを読み出し、その後再びフレーム
長単位でデータを読み出すことで、読み出したデータが
図４に示す伝送フレームとなる。これにより、マーカー
ビットなしにフレームの先頭位置がわかり、マーカービ
ットの生成及び書き込み／読み出し制御が不要となり、
制御が簡易化される。また、マーカービットの書き込み
が不要なためＦＩＦＯメモリの容量を削減することがで
きる。
御方法では、通常、フレーム長単位でＦＩＦＯメモリよ
りデータを読み出す制御を行なう。同期確立直後のみ、
ＦＩＦＯメモリのリードポインタ位置からフレーム先頭
位置までの差分データを読み出し、その後再びフレーム
長単位でデータを読み出すことで、読み出したデータが
図４に示す伝送フレームとなる。これにより、マーカー
ビットなしにフレームの先頭位置がわかり、マーカービ
ットの生成及び書き込み／読み出し制御が不要となり、
制御が簡易化される。また、マーカービットの書き込み
が不要なためＦＩＦＯメモリの容量を削減することがで
きる。
【００１３】
【実施例】図１は、この発明を適用した一実施例による
マルチフレーム同期回路の構成図、図２は図１における
同期制御回路のブロック図、図３は図１におけるＦＩＦ
Ｏメモリの同期確立直後の状態を表わす一例である。以
下、この図１〜図３を参照して説明する。
マルチフレーム同期回路の構成図、図２は図１における
同期制御回路のブロック図、図３は図１におけるＦＩＦ
Ｏメモリの同期確立直後の状態を表わす一例である。以
下、この図１〜図３を参照して説明する。
【００１４】図１において、マルチフレーム同期回路
は、データの速度変換のためのＦＩＦＯメモリ１と、デ
ータの一時記憶のためのＲＡＭ２と、上記ＦＩＦＯメモ
リ１からのデータ読み出し制御及びＲＡＭ２のデータ書
き込み／読み出し制御及び同期検出／保護を行なう同期
制御回路３から構成されている。ここで、ＦＩＦＯメモ
リ１は、図６に示した従来のものからマーカービットメ
モリ領域２１を除いたデータメモリ領域２０のみで構成
されており、これに伴ってマーカービットに関する従来
のデータパス１４，１５は不要となっている。また、デ
ータ入力端子４から同期制御回路３にデータを読み込む
従来のデータパス７の代わりに、ＦＩＦＯメモリ１から
同期制御回路３にデータを読み込むデータパス７ａが設
けられ、さらに、ＦＩＦＯメモリ１からデータ出力端子
５にデータを送る従来のデータパス１０の代わりに、同
期制御回路３からデータ出力端子５にデータを送るデー
タパス１０ａが設けられている。
は、データの速度変換のためのＦＩＦＯメモリ１と、デ
ータの一時記憶のためのＲＡＭ２と、上記ＦＩＦＯメモ
リ１からのデータ読み出し制御及びＲＡＭ２のデータ書
き込み／読み出し制御及び同期検出／保護を行なう同期
制御回路３から構成されている。ここで、ＦＩＦＯメモ
リ１は、図６に示した従来のものからマーカービットメ
モリ領域２１を除いたデータメモリ領域２０のみで構成
されており、これに伴ってマーカービットに関する従来
のデータパス１４，１５は不要となっている。また、デ
ータ入力端子４から同期制御回路３にデータを読み込む
従来のデータパス７の代わりに、ＦＩＦＯメモリ１から
同期制御回路３にデータを読み込むデータパス７ａが設
けられ、さらに、ＦＩＦＯメモリ１からデータ出力端子
５にデータを送る従来のデータパス１０の代わりに、同
期制御回路３からデータ出力端子５にデータを送るデー
タパス１０ａが設けられている。
【００１５】上記同期制御回路３は、図２に示すよう
に、比較データ生成部２２、パターン一致検出部２３、
同期状態監視部２４、通常のフレーム長単位データ読み
出し制御部２５、差分データ読み出し制御部２６、制御
信号選択部２７から構成されている。なお、実線はデー
タパス、点線は制御信号パスを表わしている。
に、比較データ生成部２２、パターン一致検出部２３、
同期状態監視部２４、通常のフレーム長単位データ読み
出し制御部２５、差分データ読み出し制御部２６、制御
信号選択部２７から構成されている。なお、実線はデー
タパス、点線は制御信号パスを表わしている。
【００１６】また、図３において、同期確立直後のＦＩ
ＦＯメモリ内には、ＦＩＦＯメモリから読み出す先頭デ
ータを示すリードポインタ位置１９と伝送フレームの先
頭位置３０との間に差分データ３１が残っている。
ＦＯメモリ内には、ＦＩＦＯメモリから読み出す先頭デ
ータを示すリードポインタ位置１９と伝送フレームの先
頭位置３０との間に差分データ３１が残っている。
【００１７】次に動作について説明する。図１におい
て、データ入力端子４から入力された受信データは、デ
ータパス６を通してＦＩＦＯメモリ１に次々と書き込ま
れる。ＦＩＦＯメモリ１に１フレーム以上のデータが書
き込まれると、同期制御回路３はＦＩＦＯメモリ１より
所定のフレーム長単位でデータをデータパス７ａを通し
て読み出す。
て、データ入力端子４から入力された受信データは、デ
ータパス６を通してＦＩＦＯメモリ１に次々と書き込ま
れる。ＦＩＦＯメモリ１に１フレーム以上のデータが書
き込まれると、同期制御回路３はＦＩＦＯメモリ１より
所定のフレーム長単位でデータをデータパス７ａを通し
て読み出す。
【００１８】同期制御回路３では、図２に示す比較デー
タ生成部２２において、データパス７ａを通してＦＩＦ
Ｏメモリ１から読み出したデータと、データパス８を通
してＲＡＭ２から読み出したフレーム長間隔のデータを
合わせて比較データを生成する。この比較データをパタ
ーン一致検出部２３において所定の同期ビットパターン
と比較する。同期状態監視部２４では、パターン一致検
出部２３における比較結果をもとに同期検出／保護を行
なう。また、比較データはデータパス９を通してＲＡＭ
２に書き込まれる。制御信号選択部２７は同期状態監視
部２４により制御される。制御信号選択部２７は、通
常、フレーム長単位のデータ読み出し制御部２５による
読み出し制御を行なうため選択端子Ａ２８側を選択す
る。
タ生成部２２において、データパス７ａを通してＦＩＦ
Ｏメモリ１から読み出したデータと、データパス８を通
してＲＡＭ２から読み出したフレーム長間隔のデータを
合わせて比較データを生成する。この比較データをパタ
ーン一致検出部２３において所定の同期ビットパターン
と比較する。同期状態監視部２４では、パターン一致検
出部２３における比較結果をもとに同期検出／保護を行
なう。また、比較データはデータパス９を通してＲＡＭ
２に書き込まれる。制御信号選択部２７は同期状態監視
部２４により制御される。制御信号選択部２７は、通
常、フレーム長単位のデータ読み出し制御部２５による
読み出し制御を行なうため選択端子Ａ２８側を選択す
る。
【００１９】同期確立直後のＦＩＦＯメモリ１の中に
は、図３に示したように、ＦＩＦＯメモリ１のリードポ
インタ位置１９と伝送フレームの先頭位置３０との間に
差分データ３１が残っている。図２の制御信号選択部２
７では、同期状態監視部２４の制御下、同期確立直後の
み上記差分データ３１を読み出す制御を行なうため選択
端子Ｂ２９側を選択する。これにより、同期確立直後の
み差分データを読み出す制御が行なわれ、ＦＩＦＯメモ
リ１内に残っている差分データ３１が読み出されて、Ｆ
ＩＦＯメモリ１のリードポインタ位置１９と伝送フレー
ムの先頭位置３０が一致する。その後、制御信号選択部
２７は再び選択端子Ａ２８側を選択し、フレーム長単位
の読み出し制御を行なう。読み出されたデータはデータ
パス１０ａを通してデータ出力端子５に送られ、データ
出力端子５からは同期のとれたフレーム単位のデータが
出力される。
は、図３に示したように、ＦＩＦＯメモリ１のリードポ
インタ位置１９と伝送フレームの先頭位置３０との間に
差分データ３１が残っている。図２の制御信号選択部２
７では、同期状態監視部２４の制御下、同期確立直後の
み上記差分データ３１を読み出す制御を行なうため選択
端子Ｂ２９側を選択する。これにより、同期確立直後の
み差分データを読み出す制御が行なわれ、ＦＩＦＯメモ
リ１内に残っている差分データ３１が読み出されて、Ｆ
ＩＦＯメモリ１のリードポインタ位置１９と伝送フレー
ムの先頭位置３０が一致する。その後、制御信号選択部
２７は再び選択端子Ａ２８側を選択し、フレーム長単位
の読み出し制御を行なう。読み出されたデータはデータ
パス１０ａを通してデータ出力端子５に送られ、データ
出力端子５からは同期のとれたフレーム単位のデータが
出力される。
【００２０】
【発明の効果】以上述べたように、この発明によれば、
フレームの先頭を認識するためのマーカービットが不要
となり、ＦＩＦＯメモリのデータ書き込み／読み出し制
御を簡易化でき、かつＦＩＦＯメモリの容量を削減する
ことができる。
フレームの先頭を認識するためのマーカービットが不要
となり、ＦＩＦＯメモリのデータ書き込み／読み出し制
御を簡易化でき、かつＦＩＦＯメモリの容量を削減する
ことができる。
【図１】この発明を適用した一実施例によるマルチフレ
ーム同期回路の構成を示すブロック図である。
ーム同期回路の構成を示すブロック図である。
【図２】図１における同期制御回路のブロック図であ
る。
る。
【図３】図１におけるＦＩＦＯメモリの同期確立直後の
状態の一例を示す図である。
状態の一例を示す図である。
【図４】伝送フレームの構成図である。
【図５】従来のマルチフレーム同期回路の構成を示すブ
ロック図である。
ロック図である。
【図６】従来のマルチフレーム同期回路におけるＦＩＦ
Ｏメモリの構成を示す概念図である。
Ｏメモリの構成を示す概念図である。
１ ＦＩＦＯメモリ ２ ＲＡＭ ３ 同期制御回路 ４ データ入力端子 ５ データ出力端子 ６〜１０，１４、１５ データパス １１ 制御信号パス １２ 同期ビット １３ データビット １６ マーカービット入力端子 １７ マーカービット出力端子 １８ ライトポインタ位置 １９ リードポインタ位置 ２０ データメモリ領域 ２１ マーカービットメモリ領域 ２２ 比較データ生成部 ２３ パターン一致検出部 ２４ 同期状態監視部 ２５ フレーム長間隔データ読み出し制御部 ２６ 差分データ読み出し制御部 ２７ 制御信号選択部 ２８ 選択端子Ａ ２９ 選択端子Ｂ ３０ 伝送フレームの先頭位置 ３１ 差分データ
Claims (1)
- 【請求項１】 データの速度変換のためのＦＩＦＯメモ
リと、データの一時記憶のためのＲＡＭと、上記ＦＩＦ
Ｏメモリからのデータ読み出し制御及びＲＡＭのデータ
書き込み／読み出し制御及び同期検出／保護を行なう同
期制御回路とを有するマルチフレーム同期回路におい
て、上記同期制御回路は、ＦＩＦＯメモリに１フレーム
以上のデータが書き込まれると、ＦＩＦＯメモリから所
定のフレーム長単位でデータを読み出し、ＦＩＦＯメモ
リから読み出したデータとＲＡＭから読み出したフレー
ム長単位のデータから比較データを生成し、所定の同期
ビットパターンと比較することにより同期検出／保護を
行なうとともに、通常時はＦＩＦＯメモリから所定のフ
レーム長単位でデータを読み出し、同期確立直後にの
み、ＦＩＦＯメモリ内の読み出し位置とフレーム先頭位
置間の差分データを読み出すことにより、ＦＩＦＯメモ
リからフレーム長単位で読み出されるデータの先頭がフ
レームの先頭となるようにＦＩＦＯメモリからのデータ
の読み出しを制御することを特徴とするマルチフレーム
同期回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253091A JP2672737B2 (ja) | 1991-09-04 | 1991-09-04 | マルチフレーム同期回路の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253091A JP2672737B2 (ja) | 1991-09-04 | 1991-09-04 | マルチフレーム同期回路の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563691A JPH0563691A (ja) | 1993-03-12 |
| JP2672737B2 true JP2672737B2 (ja) | 1997-11-05 |
Family
ID=17246369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253091A Expired - Lifetime JP2672737B2 (ja) | 1991-09-04 | 1991-09-04 | マルチフレーム同期回路の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672737B2 (ja) |
-
1991
- 1991-09-04 JP JP3253091A patent/JP2672737B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563691A (ja) | 1993-03-12 |
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