JPH04220829A - セル位相乗換回路 - Google Patents

セル位相乗換回路

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JPH04220829A
JPH04220829A JP2412533A JP41253390A JPH04220829A JP H04220829 A JPH04220829 A JP H04220829A JP 2412533 A JP2412533 A JP 2412533A JP 41253390 A JP41253390 A JP 41253390A JP H04220829 A JPH04220829 A JP H04220829A
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    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H04L2012/5674—Synchronisation, timing recovery or alignment

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、非同期転送モード通信
のセル位相乗換回路に利用する。特に、固定ビット長の
セルを単位とし、互いに独立したクロック信号およびセ
ル位相パルスにて動作する非同期転送モード（ＡＴＭ）
回路間のセルの送受を可能とするセル位相乗換回路に関
するものである。
【０００２】
【従来の技術】図７は従来例のセル位相乗換回路のブロ
ック構成図である。図８は従来例のセル位相乗換回路の
動作を示す図である。
【０００３】従来、セル位相乗換回路は、図７および図
８に示すように、セル長Ｔｃ　を意識していないビット
単位またはバイト単位などのＦＩＦＯ３が用いられ、制
御手段４は、入力側の書込クロック信号１１と書込パル
ス（セル位相パルス）１２　に基づき書込パルス１２に
よって区切られた書込データ１３をそれぞれ一つのセル
Ｃｎ　、Ｃｎ＋１　、Ｃｎ＋２　、─として書込を行っ
ていた。
【０００４】同様に出力側では、読出クロック信号２１
と読出パルス（セル位相パルス）２２　に従って、読出
パルス２２によって区切られた時間域にＦＩＦＯ３内の
データを読出データ２３として順次読出して出力してい
た。上記一連の動作において、制御手段４は、書込クロ
ック信号１１および書込パルス１２によって識別される
書込セル数と読出クロック信号２１および読出パルス２
２によって識別される読出セル数とを比較し、ＦＩＦＯ
３内の保持されているセル数を認識し、読出すべきセル
がない場合には選択信号２４によりセレクタ２２０　を
切替え無意セル生成手段２１０　の出力を選択して無意
セルを出力させていた。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例のセル位相乗換回路では、書込側と読出側とのクロ
ック信号およびセル位相パルスの入力とセル長Ｔｃ　の
値が定常的に保証されていることを前提としていた。そ
のために保証されない場合に、たとえば、クロック信号
またはセル位相パルスが外部回路の誤動作により欠落し
たり、雑音の混入による擬似パルスが発生した場合など
に、セルの書込または読出の位相ずれが起こりＦＩＦＯ
３内に余剰のデータが残留する問題点があった。また、
この残留データのために出力側で読出パルス２２と読出
される読出データ２３の位相ずれが起こり、しかも自立
的に障害の発生を認識できない問題点があった。さらに
、２次的障害として制御手段４が認識できずにＦＩＦＯ
３の障害（例えば、オーバフロー、アンダフロー）が発
生し、この障害の復旧には、制御信号３０によるＦＩＦ
Ｏ３の初期化などをする必要があり、初期化を行うとＦ
ＩＦＯ３内の他の正常セルが全て排気され、またその期
間中は周辺回路の動作が休止する問題点があった。
【０００６】本発明は上記の問題点を解決するもので、
書込パルスまたは読出パルスが正常でない周期で入力さ
れた場合でも、入力条件の復旧後に自動的に回復し、か
つ障害の波及を最小限に抑えることができるセル位相乗
換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、入力する書込
クロック信号および書込の制御信号に基づき入力するセ
ルを保持し入力する読出パルスおよび読出の制御信号に
基づきこの保持されたセルを出力するバッフアと、この
バッフアに上記書込および読出の制御信号を与える制御
手段とを備えたセル位相乗換回路において、入力する書
込パルスに基づきプリセットされこの書込パルスが入力
されない場合には直前に入力された書込パルスを基準と
して自走し規定の周期の内部書込パルスを上記制御手段
に与える内部書込パルス発生手段と、入力する読出パル
スに基づきプリセットされこの読出パルスが入力されな
い場合には直前に入力された読出パルスを基準として自
走し上記規定の周期の内部読出パルスを上記制御手段に
与える内部読出パルス発生手段を備え、上記制御手段は
上記出力された内部書込パルスおよび内部読出パルスに
基づき上記書込および読出の制御信号を与える手段を含
むことを特徴とする。
【０００８】また、本発明は、上記内部書込パルス発生
手段は上記規定の周期の内部書込パルスと上記書込パル
スとの周期を比較し上記書込パルスの周期が上記規定の
周期の内部書込パルスの周期より短い場合にはあらかじ
め設定されたデータで不足データを補足して上記バッフ
ァに与える手段を含み、上記内部読出パルス発生手段は
上記規定の周期の内部読出パルスと上記読出パルスとの
周期を比較し上記読出パルスの周期が上記規定の周期の
内部読出パルスの周期より短い場合には上記制御手段を
制御して上記バッファからのセルの余剰データを廃棄し
て出力させる手段を含むことができる。
【０００９】さらに、本発明は、上記セルは宛先および
制御情報を含むヘッダ部ならびに情報信号からなる固定
ビット長パケットであることができる。
【００１０】また、本発明は、上記バッファは単一セル
を書込および読出の単位としたＦＩＦＯであることがで
きる。
【００１１】さらに、本発明は、上記内部書込パルス発
生手段は入力する書込パルスに基づきプリセットされこ
の書込パルスが入力されない場合には直前に入力された
書込パルスを基準として自走し上記規定の周期の内部書
込パルスを発生するセル長カウンタを含み、上記内部読
出パルス発生手段は入力する読出パルスに基づきプリセ
ットされこの読出パルスが入力されない場合には直前に
入力された読出パルスを基準として自走し上記規定の周
期の内部読出パルスを発生するセル長カウンタを含むこ
とができる。
【００１２】
【作用】内部書込パルス発生手段は入力する書込パルス
に基づきプリセットされこの書込パルスが入力されない
場合には直前に入力された書込パルスを基準として自走
し規定の周期の内部書込パルスを制御手段に与える。内
部読出パルス発生手段は入力する読出パルスに基づきプ
リセットされこの読出パルスが入力されない場合には直
前に入力された読出パルスを基準として自走し上記規定
の周期の内部読出パルスを制御手段に与える。制御手段
は上記出力された内部書込パルスおよび内部読出パルス
に基づき書込および読出の制御信号を与える。
【００１３】また、内部書込パルス発生手段で規定の周
期の内部書込パルスと書込パルスとの周期を比較し書込
パルスの周期がこの規定の周期の内部書込パルスの周期
より短い場合にはあらかじめ設定されたデータで不足デ
ータを補足してバッファに与え、内部読出パルス発生手
段で規定の周期の内部読出パルスと読出パルスとの周期
を比較し読出パルスの周期が規定の周期の内部読出パル
ス発生手段の周期より短い場合には制御手段を制御して
バッファからのセルの余剰データを廃棄して出力さるこ
とが望ましい。
【００１４】以上により書込パルスまたは読出パルスが
正常でない周期で入力された場合でも、入力条件の復旧
後に自動的に回復し、かつ障害の波及を最小限に抑える
ことができる。
【００１５】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例セル位相乗換回路のブロッ
ク構成図である。図１において、セル位相乗換回路は、
入力する書込クロック信号１１および書込の制御信号３
０に基づき入力するセルとして書込データ１３を保持し
入力する読出クロック信号２１および読出の制御信号３
０に基づきこの保持されたセルを出力するバッフアとし
てＦＩＦＯ１と、無意セルを生成する無意生成セル手段
２１０　と、制御手段２からの選択信号２４に基づき無
意セル生成手段の出力を選択するセレクタ２２０　と、
ＦＩＦＯ１の初期化を行い、ＦＩＦＯ１のセル蓄積が空
の場合に選択信号２４を出力し、ＦＩＦＯ１に書込およ
び読出の制御信号３０を与える制御手段２とを備える。
【００１６】ここで本発明の特徴とするところは、入力
する書込パルス１２に基づきプリセットされ書込パルス
１２が入力されない場合には直前に入力された書込パル
ス１２を基準として自走し規定の周期の内部書込パルス
１５を制御手段２に与える内部書込パルス発生手段とし
て書込制御手段１００と、入力する読出パルス２２に基
づきプリセットされ読出パルス２２が入力されない場合
には直前に入力された読出パルス２２を基準として自走
し上記規定の周期の内部読出パルス２５を制御手段に与
える内部読出パルス発生手段として読出制御手段２００
　とを備え、制御手段２は内部書込パルス１５および内
部読出パルス２５に基づき書込および読出の制御信号３
０を与える手段を含むことにある。
【００１７】また、内部書込パルス発生手段は内部書込
パルス１５と書込パルス１２との周期を比較し書込パル
ス１２の周期が内部書込パルス１５の周期より短い場合
にはあらかじめ設定されたデータで不足データを補足し
てＦＩＦＯ１に与える手段として補充データ生成手段１
１０　およびセレクタ１２０　を含み、内部読出パルス
発生手段は内部読出パルス２５と読出パルス２２との周
期を比較し読出パルス２２の周期が内部読出パルス２５
の周期より短い場合には制御手段２を制御してＦＩＦＯ
１からのセルの余剰データを廃棄して出力させる手段を
含む。
【００１８】さらに、上記セルは宛先および制御情報を
含むヘッダ部ならびに情報信号からなる固定ビット長パ
ケットである。
【００１９】また、ＦＩＦＯ１は単一セルを書込および
読出の単位としたＦＩＦＯである。さらに、書込制御手
段１００　は入力する書込パルス１２に基づきプリセッ
トされ書込パルス１２が入力されない場合には直前に入
力された書込パルス１２を基準として自走し規定の周期
の内部書込パルス１５を発生するセル長カウンタを含み
、読出制御手段２００　は入力する読出パルス２１に基
づきプリセットされ読出パルス２２が入力されない場合
には直前に入力された読出パルス２２を基準として自走
し上記規定の周期の内部読出パルス２５を発生するセル
長カウンタを含む。
【００２０】このような構成のセル位相乗換回路の動作
について説明する。
【００２１】図２は本発明のセル位相乗換回路の書込パ
ルスおよび読出パルスが正常な周期で入力された場合の
動作を示す図である。図３は本発明のセル位相乗換回路
の書込パルスが短い周期で入力された場合の動作を示す
図である。図４は本発明のセル位相乗換回路の書込パル
スが欠落または長い周期で入力された場合の動作を示す
図である。図５は本発明のセル位相乗換回路の読出パル
スが短い周期で入力された場合の動作を示す図である。 図６は本発明のセル位相乗換回路のセル長カウンタの回
路図である。
【００２２】まず単一セルを書込および読出の単位とし
てＦＩＦＯ１に対する書込動作について説明する。書込
制御手段１００　は、書込クロック信号１１および書込
セル位相パルス１２に同期して入力された入力データ１
０の入力条件を検証し、セレクタ１２０　を制御して書
込データ１３として固定ビット長Ｔｃ　単位にＦＩＦＯ
１に書込ませる。
【００２３】このとき、第一の障害として書込パルス１
２が欠落した場合、またはセル長Ｔｃ　より長い周期に
て入力された場合の動作例を図２を用いて説明する。書
込パルス１２ｎ　、１２ｎ＋１　、─は周期Ｔｃ　にて
連続的に入力されるべきであるが、書込パルス１２ｎ＋
２　、１２ｎ＋３　が欠落していても書込制御手段１０
０　内のセル長カウンタは、最終の入力する書込パルス
１２ｎ＋１　を基準に内部書込パルス１５ｎ＋２　を本
来の書込パルス１２ｎ＋２　が入力されるべき時刻に発
生させる。さらに書込パルス１２ｎ＋３　の未入力に対
してもカウンタを自走させて内部書込パルス１５ｎ＋３
　を発生し、以後同様に内部パルスを発生する。したが
って、ＦＩＦＯ１へは、上記内部書込パルス１５ｎ　、
１５ｎ＋１　、１５ｎ＋２　、１５ｎ＋３　、─を基準
に書込データ１３をセルＣｎ　、Ｃｎ＋１　、Ｃｎ＋２
　、─として書込む。
【００２４】次に、第二の障害として書込パルス１２が
セル長Ｔｃ　より短く入力された場合を図３にて説明す
る。 書込パルス１２ｎ＋１　と書込パルス１２ｎ＋２　との
間がセル長Ｔｃ　より短く入力された場合に、書込制御
手段１００　のセル長カウンタは、本来のセル長Ｔｃ　
後の内部書込パルス１５ｎ＋２　’　を発生するよう動
作中であるが、書込パルス１２ｎ＋２　によりプリセッ
トし内部パルス１５ｎ＋２　を発生させる。内部書込パ
ルス１５ｎ＋２　によるセルＣｎ＋１　は、本来のセル
長より短いために、選択信号１４によりセレクタ１２０
　を切替え、補充データ生成手段１１０　からの補充デ
ータＣｘ　を補い書込みを行う。
【００２５】同様に読出側の動作について説明を加える
。図４は、読出パルス２２ｎ＋２　が欠落した場合、ま
たはセル長Ｔｃ　より長い周期にて入力された場合の動
作例である。書込側の動作と同様に読出制御手段２００
　内のセル長カウンタは、最終入力の読出パルス２２ｎ
＋１　を基準に内部読出パルス２５ｎ＋２　を発生させ
、セル出力は内部読出パルス２５ｎ　、２５ｎ＋１　、
２５ｎ＋２　、─に従いＦＩＦＯ１からデータを読出す
。
【００２６】次に図５に示すように、セル長Ｔｃ　より
短い周期にて読出パルス２２ｎ＋２　が入力された場合
には、読出制御手段２０のセル長カウンタは、書込と同
様にプリセットし、内部読出パルス２５ｎ＋２　を発生
する。セルＣｎ＋１　は、内部読出パルス２２ｎ＋２　
による読出が中断され、余剰分を廃棄してセルＣｎ＋１
　’　として出力し、継続させてセルＣｎ＋２　の読出
を行わせる。
【００２７】図６にセル長Ｔｃ　を５３とした場合のセ
ル長カウンタを示す。動作については、機能構成から明
確であるので説明を省略する。また、無意セルの出力動
作は従来例と同一である。
【００２８】
【発明の効果】以上説明したように、本発明は、書込パ
ルスまたは読出パルスが正常でない周期で入力された場
合でも、入力条件の復旧後に自動的に回復し、かつ障害
の波及を最小限に抑えることができる優れた効果がある
。
【図面の簡単な説明】
【図１】　　本発明一実施例セル位相乗換回路のブロッ
ク構成図。
【図２】　　本発明のセル位相乗換回路の書込パルスお
よび読出パルスが正常な周期で入力された場合の動作を
示す図。
【図３】　　本発明のセル位相乗換回路の書込パルスが
短い周期で入力された場合の動作を示す図。
【図４】　　本発明のセル位相乗換回路の書込パルスが
欠落または長い周期で入力された場合の動作を示す図。
【図５】　　本発明のセル位相乗換回路の読出パルスが
短い周期で入力された場合の動作を示す図。
【図６】　　本発明のセル位相乗換回路のセル長カウン
タの回路図。
【図７】　　従来例のセル位相乗換回路のブロック構成
図。
【図８】　　従来例のセル位相乗換回路の動作を示す図
。
【符号の説明】
１、３　　ＦＩＦＯ ２、４　　制御手段 １０　　　　入力データ １１　　　　書込クロック信号 １２、１２ｎ　〜１２ｎ＋３　　　書込パルス１３　　
　　書込データ １４、２４　　選択信号 １５、１５ｎ　〜１５ｎ＋３　、１５ｎ＋２　’内部書
込パルス２０　　　　出力データ ２１　　　　読出クロック信号 ２２、２２ｎ　〜２２ｎ＋３　　　読出パルス２３　　
　　読出データ ２５、２５ｎ　〜２５ｎ＋３　、２５ｎ＋２　’　内部
読出パルス３０　　　　制御信号 １００　　　　書込制御手段 １１０　　　　補充データ生成手段 ２００　　　　読出制御手段 ２１０　　　　無意セル生成手段 Ｃｎ　〜Ｃｎ＋３　　　セル Ｃｘ　　　余剰データ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　入力する書込クロック信号および書込
    の制御信号に基づき入力するセルを保持し入力する読出
    パルスおよび読出の制御信号に基づきこの保持されたセ
    ルを出力するバッフアと、このバッフアに上記書込およ
    び読出の制御信号を与える制御手段とを備えたセル位相
    乗換回路において、入力する書込パルスに基づきプリセ
    ットされこの書込パルスが入力されない場合には直前に
    入力された書込パルスを基準として自走し規定の周期の
    内部書込パルスを上記制御手段に与える内部書込パルス
    発生手段と、入力する読出パルスに基づきプリセットさ
    れこの読出パルスが入力されない場合には直前に入力さ
    れた読出パルスを基準として自走し上記規定の周期の内
    部読出パルスを上記制御手段に与える内部読出パルス発
    生手段を備え、上記制御手段は上記出力された内部書込
    パルスおよび内部読出パルスに基づき上記書込および読
    出の制御信号を与える手段を含むことを特徴とするセル
    位相乗換回路。
  2. 【請求項２】　　上記内部書込パルス発生手段は上記規
    定の周期の内部書込パルスと上記書込パルスとの周期を
    比較し上記書込パルスの周期が上記規定の周期の内部書
    込パルスの周期より短い場合にはあらかじめ設定された
    データで不足データを補足して上記バッファに与える手
    段を含み、上記内部読出パルス発生手段は上記規定の周
    期の内部読出パルスと上記読出パルスとの周期を比較し
    上記読出パルスの周期が上記規定の周期の内部読出パル
    スの周期より短い場合には上記制御手段を制御して上記
    バッファからのセルの余剰データを廃棄して出力させる
    手段を含む請求項１記載のセル位相乗換回路。
  3. 【請求項３】　　上記セルは宛先および制御情報を含む
    ヘッダ部ならびに情報信号からなる固定ビット長パケッ
    トである請求項１記載のセル位相乗換回路。
  4. 【請求項４】　　上記バッファは単一セルを書込および
    読出の単位としたＦＩＦＯである請求項１記載のセル位
    相乗換回路。
  5. 【請求項５】　　上記内部書込パルス発生手段は入力す
    る書込パルスに基づきプリセットされこの書込パルスが
    入力されない場合には直前に入力された書込パルスを基
    準として自走し上記規定の周期の内部書込パルスを発生
    するセル長カウンタを含み、上記内部読出パルス発生手
    段は入力する読出パルスに基づきプリセットされこの読
    出パルスが入力されない場合には直前に入力された読出
    パルスを基準として自走し上記規定の周期の内部読出パ
    ルスを発生するセル長カウンタを含む請求項１記載のセ
    ル位相乗換回路。
JP41253390A 1990-12-20 1990-12-20 セル位相乗換回路 Expired - Lifetime JP2600496B2 (ja)

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EP19910121793 EP0492440B1 (en) 1990-12-20 1991-12-19 Cell transmission phase and rate converting circuit
DE1991618143 DE69118143T2 (de) 1990-12-20 1991-12-19 Phasen- und Ratenanpassungsschaltung für Zellenübertragung
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JP (1) JP2600496B2 (ja)
AU (1) AU643925B2 (ja)
DE (1) DE69118143T2 (ja)

Cited By (3)

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