JPH0250721A - ダブルバッファ回路 - Google Patents
ダブルバッファ回路Info
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- JPH0250721A JPH0250721A JP20248588A JP20248588A JPH0250721A JP H0250721 A JPH0250721 A JP H0250721A JP 20248588 A JP20248588 A JP 20248588A JP 20248588 A JP20248588 A JP 20248588A JP H0250721 A JPH0250721 A JP H0250721A
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- data
- input
- signal
- switching
- fifo
- Prior art date
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- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
非同期なデータの書き込みと読みだしを可能にするメモ
リを用いるダブルバッファ回路に関し、一定期間内に小
容量で異速度・同一容量のデータの送受信を可能とする
回路を提供することを目的とし、 一定期間内に書き込みと読みだしの同一容量のデータを
集中書き込み・分散読みだし或いは分散書き込み・集中
読みだしを必要とする小容量のデータ送受信を行うもの
において、フレーム信号を人力して読みだし或いは書き
込みの切り換えを行うための制御信号を出力する切換回
路と、該切換回路からの信号を入力し、読みだし或いは
書き込みが行われるメモリを読みだし側または書き込み
側のいずれかに切り換えるための切換信号を出力する入
力選択回路と、該入力選択回路からの読みだし或いは書
き込み切換信号を入力し、書き込まれた受信データの読
みだし或いは入力する受信データの書き込みを行うｎ段
構成の第１ Ｆ Ｉ ＦＯと、該入力選択回路からの書
き込み或いは読みだし切換信号を入力し、入力する受信
データの書き込み或いは書き込まれた受信データの読み
だしを行うｎ段構成の第２ＦＩＦＯと、前記第１ＦＩＦ
Ｏ或いは第１ Ｆ Ｉ ＦＯが読みだして出力するデー
タを、切換回路が出力する読みだし或いは書き込みの切
り換え制御信号により選択して出力する出力選択回路と
を設ける構成にする。
リを用いるダブルバッファ回路に関し、一定期間内に小
容量で異速度・同一容量のデータの送受信を可能とする
回路を提供することを目的とし、 一定期間内に書き込みと読みだしの同一容量のデータを
集中書き込み・分散読みだし或いは分散書き込み・集中
読みだしを必要とする小容量のデータ送受信を行うもの
において、フレーム信号を人力して読みだし或いは書き
込みの切り換えを行うための制御信号を出力する切換回
路と、該切換回路からの信号を入力し、読みだし或いは
書き込みが行われるメモリを読みだし側または書き込み
側のいずれかに切り換えるための切換信号を出力する入
力選択回路と、該入力選択回路からの読みだし或いは書
き込み切換信号を入力し、書き込まれた受信データの読
みだし或いは入力する受信データの書き込みを行うｎ段
構成の第１ Ｆ Ｉ ＦＯと、該入力選択回路からの書
き込み或いは読みだし切換信号を入力し、入力する受信
データの書き込み或いは書き込まれた受信データの読み
だしを行うｎ段構成の第２ＦＩＦＯと、前記第１ＦＩＦ
Ｏ或いは第１ Ｆ Ｉ ＦＯが読みだして出力するデー
タを、切換回路が出力する読みだし或いは書き込みの切
り換え制御信号により選択して出力する出力選択回路と
を設ける構成にする。
本発明は、非同期なデータの書き込みと読みだしを可能
にするメモリを用いるダブル８７７１回路に関する。
にするメモリを用いるダブル８７７１回路に関する。
データ転送では、１フレームをＮバイトで構成される連
続するデータを圧縮し、一定期間内に書き込みと読みだ
しの同一容量のデータを集中書き込み・分散読みだし或
いは分散書き込み・集中読みだしを必要とする小容量の
同一容量のデータを異速度で送信或いは受信することが
しばしば必要となる。
続するデータを圧縮し、一定期間内に書き込みと読みだ
しの同一容量のデータを集中書き込み・分散読みだし或
いは分散書き込み・集中読みだしを必要とする小容量の
同一容量のデータを異速度で送信或いは受信することが
しばしば必要となる。
このために、非同期な書き込みと読みだしを行う伸縮自
在なるメモリ、所謂エラスティックストアドメモリを用
いることもあるが、このエラスティックストアドメモリ
を用いた回路では書き込みと読みだしは同じアドレスを
アクセスすることは禁じられており、回路が複雑さを避
けた簡単なる回路が必要とされている。
在なるメモリ、所謂エラスティックストアドメモリを用
いることもあるが、このエラスティックストアドメモリ
を用いた回路では書き込みと読みだしは同じアドレスを
アクセスすることは禁じられており、回路が複雑さを避
けた簡単なる回路が必要とされている。
第４図は従来の一実施例の構成を示す図である。
図中、二つのスタティックランダムアクセスメモリ （
以下ＳＲＡＭと称す）をダブルバッファ構成としており
、１１は第ｌＳＲＡＭ１．１２は第２ＳＲＡＭ、１３は
ＦＦ、１４は第１バツフア、１５は第２バツフア、１６
は第１選択回路、１７は第２選択回路、１８は第３選択
回路、１９は第４選択回路、２０は第５選択回路であり
、また２１は書き込みアドレスカウンタ、２２は読みだ
しアドレスカウンタ、なお２３はアウトプットイネーブ
ルタイミング生成部、２４はライトイネーブルタイミン
グ生成部である。
以下ＳＲＡＭと称す）をダブルバッファ構成としており
、１１は第ｌＳＲＡＭ１．１２は第２ＳＲＡＭ、１３は
ＦＦ、１４は第１バツフア、１５は第２バツフア、１６
は第１選択回路、１７は第２選択回路、１８は第３選択
回路、１９は第４選択回路、２０は第５選択回路であり
、また２１は書き込みアドレスカウンタ、２２は読みだ
しアドレスカウンタ、なお２３はアウトプットイネーブ
ルタイミング生成部、２４はライトイネーブルタイミン
グ生成部である。
更に、ＳＬはフレーム信号の先頭を示す同期信号であり
、ＲｘＤは受信データであって１フレームをＮバイトで
構成される連続するデータを圧縮して異速度で転送する
構成をもつデータであり、またＴｘＤは出力される送信
データである。なおＷＣＫは書き込みクロック信号、Ｒ
ＣＫ ！、を読みだしクロック信号である。
、ＲｘＤは受信データであって１フレームをＮバイトで
構成される連続するデータを圧縮して異速度で転送する
構成をもつデータであり、またＴｘＤは出力される送信
データである。なおＷＣＫは書き込みクロック信号、Ｒ
ＣＫ ！、を読みだしクロック信号である。
フレーム信号の先頭を示す同期信号ＳＬが入力ｌると、
各フレーム毎にＦＦ１３からは“Ｈ゛ レベルまたは°
Ｌ゛ レベルの信号を切り替え出力し、ＦＦ１３の出力
状態によりフレーム信号が切り替わる毎にダブルバッフ
ァ構成の第１ＳＲＡＭＩＩと第２ＳＲＡＭ１２は、リー
ドとライトの状態を交互に切り替わる。
各フレーム毎にＦＦ１３からは“Ｈ゛ レベルまたは°
Ｌ゛ レベルの信号を切り替え出力し、ＦＦ１３の出力
状態によりフレーム信号が切り替わる毎にダブルバッフ
ァ構成の第１ＳＲＡＭＩＩと第２ＳＲＡＭ１２は、リー
ドとライトの状態を交互に切り替わる。
ＦＦ１３のＱ出力がＨ′ レベルとなって＊Ｑ比出力°
Ｌ゛ レベルのときは、そのＱ出力の°Ｈ′信号は第１
バツフア１４をイネーブル状態にし、また＊Ｑ比出力Ｌ
”信号は第２バツフア１５をデイセイブル状態とし、ま
たＦＦ１３のＱ出力の°Ｈ。
Ｌ゛ レベルのときは、そのＱ出力の°Ｈ′信号は第１
バツフア１４をイネーブル状態にし、また＊Ｑ比出力Ｌ
”信号は第２バツフア１５をデイセイブル状態とし、ま
たＦＦ１３のＱ出力の°Ｈ。
信号は第１選択回路１６と第２選択回路１７に人力して
、第１選択回路１６は読みだしアドレスを選択しまた第
２選択回路１７には書き込みアドレスを選択させる。こ
の結果、第１ＳＲＡＭＩＩが記憶していたデータは第３
選択回路１８からアクセスにより出力することが可能な
状態になり、また第２ＳＲＡＭ１２は第２選択回路１７
からのアクセスにより書き込み可能な状態になっている
。
、第１選択回路１６は読みだしアドレスを選択しまた第
２選択回路１７には書き込みアドレスを選択させる。こ
の結果、第１ＳＲＡＭＩＩが記憶していたデータは第３
選択回路１８からアクセスにより出力することが可能な
状態になり、また第２ＳＲＡＭ１２は第２選択回路１７
からのアクセスにより書き込み可能な状態になっている
。
このＦＦ１３のＱの出力レベルがＨ°の状態において、
読みだしクロックＲＣＫを入力して読みだしアドレスカ
ウンタ２２とアウトプットイネーブルタイミング生成部
２３に入力したときには、読みだしアドレスカウンタ２
２からの“１′ レベルの出力は第１選択回路１６を介
して第１ＳＲＡＭＩＩのアドレス入力に入力し、アウト
プットイネーブルタイミング生成部２３からの“１°
レベルの出力は第４選択回路１９を介して第１ＳＲＡＭ
ＩＩのＯＥにそれぞれ入力し、第１ＳＲＡＭＩＩが記憶
するデータは第３選択回路１８で選択されて送信データ
ＴｘＤとして送出される。また一方書き込みクロックＷ
ＣＫが入力したときは、書き込みアドレスカウンタ２１
とライトイネーブルタイミング生成部２４からは“１”
レベルを出力し、書き込みアドレスカウンタ２１から
の出力は第２選択回路１７を介して第２ＳＲＡＭ１２の
アドレス入力に入力し、またライトイネーブルタイミン
グ生成部２４からの出力は第５選択回路２０を介して第
２ＳＲＡＭ１２のＷＥにそれぞれ入力して第２ＳＲＡＭ
１２を書き込み可能な状態とし、受信データＲｘＤを第
１バツフア１４を介して入力して第２ＳＲＡＭ１２に書
き込みを行う。
読みだしクロックＲＣＫを入力して読みだしアドレスカ
ウンタ２２とアウトプットイネーブルタイミング生成部
２３に入力したときには、読みだしアドレスカウンタ２
２からの“１′ レベルの出力は第１選択回路１６を介
して第１ＳＲＡＭＩＩのアドレス入力に入力し、アウト
プットイネーブルタイミング生成部２３からの“１°
レベルの出力は第４選択回路１９を介して第１ＳＲＡＭ
ＩＩのＯＥにそれぞれ入力し、第１ＳＲＡＭＩＩが記憶
するデータは第３選択回路１８で選択されて送信データ
ＴｘＤとして送出される。また一方書き込みクロックＷ
ＣＫが入力したときは、書き込みアドレスカウンタ２１
とライトイネーブルタイミング生成部２４からは“１”
レベルを出力し、書き込みアドレスカウンタ２１から
の出力は第２選択回路１７を介して第２ＳＲＡＭ１２の
アドレス入力に入力し、またライトイネーブルタイミン
グ生成部２４からの出力は第５選択回路２０を介して第
２ＳＲＡＭ１２のＷＥにそれぞれ入力して第２ＳＲＡＭ
１２を書き込み可能な状態とし、受信データＲｘＤを第
１バツフア１４を介して入力して第２ＳＲＡＭ１２に書
き込みを行う。
またＦＦ３のＱ出力が逆転して°Ｌ′ レベルとなった
ときは、上記とは第１ＳＲＡＭＩＩと第２ＳＲＡＭ１２
の状態は逆転する。
ときは、上記とは第１ＳＲＡＭＩＩと第２ＳＲＡＭ１２
の状態は逆転する。
すなわちＦＦ１３のＱ出力が“Ｌ゛ レベルとなり、＊
Ｑ比出力Ｈ° レベルのときは、そのＱ出力の“Ｌ゛信
号第１バツフア１４をデイセイプル状態にし、また＊Ｑ
比出力Ｌ”信号は第２バツフア１５をイネーブル状態と
し、更にＦＦ１３のＱ出力のＩＬＩ信号は第１選択回路
１６と第２選択回路１７に入力して、第１選択回路１６
には書き込みアドレスを選択させ、また第２選択回路１
７は読みだしアドレスを選択させる。このため第２ＳＲ
ＡＭ１２が記憶していたデータは、第３選択回路１８を
介して選択出力することが可能な状態になり、また第１
ＳＲＡＭＩＩは書き込み可能な状態になる。このとき読
みだしクロックＲＣＫを入力すると読みだしアドレスカ
ウンタ２２からの“０°信号は第ｌＳＲＡＭ１ｌのアド
レス入力に入力し、アウトプットイネーブルタイミング
生成部２３からの“０°信号は第２ＳＲＡＭ１２のＯＥ
にそれぞれ入力し、第２ＳＲＡＭ１２が記憶するデータ
は送信データＴｘＤとして送出される。一方書き込みク
ロックＷＣＫが入力したときは、書き込みアドレスカウ
ンタ２１とライトイネーブルタイミング生成部２４から
は“Ｏ”レベルを出力し、書き込みアドレスカウンタ２
１からの出力は第１ＳＲＡＭＩＩのアドレス入力に入力
し、ライトイネーブルタイミング生成部２４からの出力
は第１ＳＲＡＭＩＩのＷＥに入力し第ｌＳＲＡＭ１ｌを
書き込み可能な状態とする。このため受信データＲｘＤ
を第２バツフア１５を介して入力し第１ＳＲＡＭＩＩに
書き込みを行う。
Ｑ比出力Ｈ° レベルのときは、そのＱ出力の“Ｌ゛信
号第１バツフア１４をデイセイプル状態にし、また＊Ｑ
比出力Ｌ”信号は第２バツフア１５をイネーブル状態と
し、更にＦＦ１３のＱ出力のＩＬＩ信号は第１選択回路
１６と第２選択回路１７に入力して、第１選択回路１６
には書き込みアドレスを選択させ、また第２選択回路１
７は読みだしアドレスを選択させる。このため第２ＳＲ
ＡＭ１２が記憶していたデータは、第３選択回路１８を
介して選択出力することが可能な状態になり、また第１
ＳＲＡＭＩＩは書き込み可能な状態になる。このとき読
みだしクロックＲＣＫを入力すると読みだしアドレスカ
ウンタ２２からの“０°信号は第ｌＳＲＡＭ１ｌのアド
レス入力に入力し、アウトプットイネーブルタイミング
生成部２３からの“０°信号は第２ＳＲＡＭ１２のＯＥ
にそれぞれ入力し、第２ＳＲＡＭ１２が記憶するデータ
は送信データＴｘＤとして送出される。一方書き込みク
ロックＷＣＫが入力したときは、書き込みアドレスカウ
ンタ２１とライトイネーブルタイミング生成部２４から
は“Ｏ”レベルを出力し、書き込みアドレスカウンタ２
１からの出力は第１ＳＲＡＭＩＩのアドレス入力に入力
し、ライトイネーブルタイミング生成部２４からの出力
は第１ＳＲＡＭＩＩのＷＥに入力し第ｌＳＲＡＭ１ｌを
書き込み可能な状態とする。このため受信データＲｘＤ
を第２バツフア１５を介して入力し第１ＳＲＡＭＩＩに
書き込みを行う。
上記において述べたような動作をフレーム単位で繰り返
すことにより、受信データを二つのメモリをもつダブル
バッファ回路へ同容量で交互に書き込みと読みだしを行
いながら異速度データの転送の実現を図っている。
すことにより、受信データを二つのメモリをもつダブル
バッファ回路へ同容量で交互に書き込みと読みだしを行
いながら異速度データの転送の実現を図っている。
従って、上記した方法により異速度・同一容量のデータ
の書き込み或いは読みだしは可能であるが、その回路は
複雑となり、また二つのメモリを用るこにより衝突防止
の回路構成も考慮することが必要となる。
の書き込み或いは読みだしは可能であるが、その回路は
複雑となり、また二つのメモリを用るこにより衝突防止
の回路構成も考慮することが必要となる。
本発明は、一定期間内に小容量で異速度・同一容量のデ
ータの送受信を可能とするバッファ回路を提供すること
を目的とする。
ータの送受信を可能とするバッファ回路を提供すること
を目的とする。
第１図は本発明の原理構成を示す図である。
図中、１は第１のＦＩＦＯであり、該入力選択回路３か
らの読みだし或いは書き込みの切換信号を入力し、書き
込まれた受信データの読みだし或いは入力する受信デー
タの書き込みを行うｎ段構成のメモリであり、２は第２
のＦＩＦＯであり、該入力選択回路３からの書き込み或
いは読みだしの切換信号を入力し、入力する受信データ
の書き込み或いは書き込まれた受信データの読みだしを
行うｎ段構成のメモリである。また３は入力選択回路で
あり、該切換回路２からの信号を入力し、読みだし或い
は書き込みを行うメモリを読みだし側または書き込み側
のいずれかに切り換える信号を出力するもの、５は切換
回路であり、フレーム信号を入力して読みだし或いは書
き込みの切り換えの制御信号を出力するもの、なお４は
出力選択回路回路であり、前記第１ＦＩＦＯＩ或いは第
１ＦＩＦＯ２が読みだして出力されるデータを、切換回
路２が出力する読みだし或いは書き込みの切り換え信号
により選択して出力するように構成する。
らの読みだし或いは書き込みの切換信号を入力し、書き
込まれた受信データの読みだし或いは入力する受信デー
タの書き込みを行うｎ段構成のメモリであり、２は第２
のＦＩＦＯであり、該入力選択回路３からの書き込み或
いは読みだしの切換信号を入力し、入力する受信データ
の書き込み或いは書き込まれた受信データの読みだしを
行うｎ段構成のメモリである。また３は入力選択回路で
あり、該切換回路２からの信号を入力し、読みだし或い
は書き込みを行うメモリを読みだし側または書き込み側
のいずれかに切り換える信号を出力するもの、５は切換
回路であり、フレーム信号を入力して読みだし或いは書
き込みの切り換えの制御信号を出力するもの、なお４は
出力選択回路回路であり、前記第１ＦＩＦＯＩ或いは第
１ＦＩＦＯ２が読みだして出力されるデータを、切換回
路２が出力する読みだし或いは書き込みの切り換え信号
により選択して出力するように構成する。
本発明では、第１図に示す如くフレーム信号が入力する
毎に、“Ｈ′と°Ｌ゛にレベルの切り換わる信号を切換
回路５から出力して入力選択回路３に加え、該入力選択
回路３からは読みだし或いは書き込みの切換信号を出力
して書き込まれた受信データの読みだし或いは入力する
受信データの書き込みを行うｎ段構成の第１ＦＩＦＯＩ
と第２ＦＩＦＯを制御するようにする。
毎に、“Ｈ′と°Ｌ゛にレベルの切り換わる信号を切換
回路５から出力して入力選択回路３に加え、該入力選択
回路３からは読みだし或いは書き込みの切換信号を出力
して書き込まれた受信データの読みだし或いは入力する
受信データの書き込みを行うｎ段構成の第１ＦＩＦＯＩ
と第２ＦＩＦＯを制御するようにする。
従って出力選択回路４は、第１ＦＩＦＯＩの読みだし側
或いは第２ＦＩＦＯ２の読みだし側のいずれかを選択し
、書き込まれた受信データを送信データとして出力する
こと可となる。
或いは第２ＦＩＦＯ２の読みだし側のいずれかを選択し
、書き込まれた受信データを送信データとして出力する
こと可となる。
第２図は、本発明の一実施例の構成を示す図であり、−
例として４段直列構成のものを図示する。
例として４段直列構成のものを図示する。
また第３図は本発明のタイムチャートを示す図である。
図中、１はフリップフロップ（以下ＦＦと称す）の回路
ＦＦ１ａＳＦＦ１ｂ、ＦＦ１ｃＳＦＦ１ｄで構成される
第１ Ｆ Ｉ ＦＯであり、２は１と同様に、ＦＦ２ａ
ＳＦＦ２ｂ、ＦＦ２ｃ、ＦＦ２ｄで構成される第２ＦＩ
ＦＯであり、１の第１ＦＩＦＯと２の第２ＦＩＦＯの両
ＦＩＦＯは、並列に並べて接続されている。また３は入
力選択回路であって第１選択回路３ａと第２選択回路３
ｂからなり、また４は出力選択回路、なお５はＦＦであ
る。
ＦＦ１ａＳＦＦ１ｂ、ＦＦ１ｃＳＦＦ１ｄで構成される
第１ Ｆ Ｉ ＦＯであり、２は１と同様に、ＦＦ２ａ
ＳＦＦ２ｂ、ＦＦ２ｃ、ＦＦ２ｄで構成される第２ＦＩ
ＦＯであり、１の第１ＦＩＦＯと２の第２ＦＩＦＯの両
ＦＩＦＯは、並列に並べて接続されている。また３は入
力選択回路であって第１選択回路３ａと第２選択回路３
ｂからなり、また４は出力選択回路、なお５はＦＦであ
る。
以下第３図を中心に第２図を参照しながら説明を行う。
第３図（ａ）に示すフレーム信号の先頭を示す信号ＳＬ
のＮ番目がＦＦ５に入力すると、ＦＦ５からはフレーム
信号毎に“Ｈ′ レベル、または“Ｌ゛ レベルに交互
に切り換わる第３図（ｂ）に示す信号を出力する。
のＮ番目がＦＦ５に入力すると、ＦＦ５からはフレーム
信号毎に“Ｈ′ レベル、または“Ｌ゛ レベルに交互
に切り換わる第３図（ｂ）に示す信号を出力する。
いまＦＦ５の出力がＮ番目のＳＬにて°Ｈ′となったと
きは、第３図（ｂ）に示すＦＦ５の°Ｈ゛出力は第１選
択回路３ａを書き込み可能の状態とし、また第２選択回
路３ｂを読みだし可能な状態とする。
きは、第３図（ｂ）に示すＦＦ５の°Ｈ゛出力は第１選
択回路３ａを書き込み可能の状態とし、また第２選択回
路３ｂを読みだし可能な状態とする。
このとき第３図（Ｃ）に示す書き込みクロックＷＣＫが
第１選択回路３ａと第２選択回路３ｂに入力すると、１
の第１ＦＩＦＯはそのときのフレーム信号の受信データ
ＲｘＤを蓄える。即ち、第３図（ｄ）に示す如く、１番
目のＷＣＫによってＦＦ１ａにはデータＮを先ず書き込
まれ、次に２番目のＷＣＫによってＦＦ１ａにはデータ
Ｎ＋ｉ ＦＦ２ｂにはデータＮが書き込まれる。更に３
番目のＷＣＫによってＦＦ１ａにはデータＮ＋２が書き
込まれ、ＦＦ１ｂにはデータＮ＋１を書き込まれ、また
ＦＦ１ｃにはデータＮが書き込まれる。
第１選択回路３ａと第２選択回路３ｂに入力すると、１
の第１ＦＩＦＯはそのときのフレーム信号の受信データ
ＲｘＤを蓄える。即ち、第３図（ｄ）に示す如く、１番
目のＷＣＫによってＦＦ１ａにはデータＮを先ず書き込
まれ、次に２番目のＷＣＫによってＦＦ１ａにはデータ
Ｎ＋ｉ ＦＦ２ｂにはデータＮが書き込まれる。更に３
番目のＷＣＫによってＦＦ１ａにはデータＮ＋２が書き
込まれ、ＦＦ１ｂにはデータＮ＋１を書き込まれ、また
ＦＦ１ｃにはデータＮが書き込まれる。
なお４番目のＷＣＫによってＦＦ１ａにはデータＮ＋３
を書き込み、ＦＦ１ｂにはデータＮ＋２を書き込み、Ｆ
Ｆ１ｃにはデータＮ＋１を書き込み、ＦＦ１ｄにはデー
タＮを書き込む。
を書き込み、ＦＦ１ｂにはデータＮ＋２を書き込み、Ｆ
Ｆ１ｃにはデータＮ＋１を書き込み、ＦＦ１ｄにはデー
タＮを書き込む。
またこのとき第２ＦＩＦＯ２は読みだしサイクルとなり
、その前のフレーム信号の間において貯えていたデータ
を読みだして第２選択回路４を介してＴｘＤとして送出
する。すなわち第３図＜ｅ＞に示す１番目のＲＣＫが入
力したとすると、ＳＬのＮ−１番目からＮ番目までの期
間においてＦＦ２ｄに書き込まれたデータ（Ｎ−４）を
読みだし、また２番目のＲＣＫではデータ（Ｎ−３）を
読みだし、３番目のＲＣＫではデータ（Ｎ−２）を読み
だし、さらに４番目のＲＣＫにおいてはデータ（Ｎ−１
）を読みだしを行う。
、その前のフレーム信号の間において貯えていたデータ
を読みだして第２選択回路４を介してＴｘＤとして送出
する。すなわち第３図＜ｅ＞に示す１番目のＲＣＫが入
力したとすると、ＳＬのＮ−１番目からＮ番目までの期
間においてＦＦ２ｄに書き込まれたデータ（Ｎ−４）を
読みだし、また２番目のＲＣＫではデータ（Ｎ−３）を
読みだし、３番目のＲＣＫではデータ（Ｎ−２）を読み
だし、さらに４番目のＲＣＫにおいてはデータ（Ｎ−１
）を読みだしを行う。
次に、（ａ）に示すＮ＋１番目のＳＬが入力して（ｂ）
に示す示すＦＦ５の出力が反転して°Ｌ”レベルとなっ
たときは、第１ＰＩＦＯＬと第２ＦＩＦＯ２の状態は上
記に説明した動作と逆転し、第１ＦＩＦＯＩは読みだし
動作に切り換わり５番目のＲＣＫによりデータＮを読み
だし、また第２ＦＩＦＯ２は書き込み動作に切り換わり
５番目のＷＣＫでデータＮ＋４の書き込みを開始する。
に示す示すＦＦ５の出力が反転して°Ｌ”レベルとなっ
たときは、第１ＰＩＦＯＬと第２ＦＩＦＯ２の状態は上
記に説明した動作と逆転し、第１ＦＩＦＯＩは読みだし
動作に切り換わり５番目のＲＣＫによりデータＮを読み
だし、また第２ＦＩＦＯ２は書き込み動作に切り換わり
５番目のＷＣＫでデータＮ＋４の書き込みを開始する。
以上に於いて説明したように、１フレームが入力する毎
に二つのメモリの読みだしと書き込みを交互に動作させ
、同一容量で異速度のデータの受信と送信の受は渡しを
実現している。
に二つのメモリの読みだしと書き込みを交互に動作させ
、同一容量で異速度のデータの受信と送信の受は渡しを
実現している。
以上の説明から明らかなように本発明によれば、二つの
ＳＲＡＭを用いた場合に比較し、ＳＲＡＭのアドレスの
選択、アウトプットイネーブル、ライトイネーブル等の
各々の信号を生成する必要のない回路を構成することが
可能となり、回路の小型化と簡素化に貢献する。
ＳＲＡＭを用いた場合に比較し、ＳＲＡＭのアドレスの
選択、アウトプットイネーブル、ライトイネーブル等の
各々の信号を生成する必要のない回路を構成することが
可能となり、回路の小型化と簡素化に貢献する。
第４図は従来の一実施例の構成を示す図、である。
図において、
１は第１ＦＩＦＯ１
１ａ、ｌｂ・・ｉｎは各々のＦＦ。
２は第２１１ＦＯ１
２ａ１２ｂ・・２ｎは各々ＯＦＦ。
３は人力選択回路、
４は出力選択回路、
５は切換回路、
を示す。
第１図は本発明の原理構成を示す図、
Claims (1)
- 【特許請求の範囲】 一定期間内に書き込みと読みだしの同一容量のデータを
集中書き込み・分散読みだし或いは分散書き込み・集中
読みだしを必要とする小容量のデータ送受信を行うもの
において、 フレーム信号を入力して読みだし或いは書き込みの切り
換えを行うための制御信号を出力する切換回路（５）と
、 該切換回路（５）からの信号を入力し、読みだし或いは
書き込みが行われるメモリを読みだし側または書き込み
側のいずれかに切り換えるための切換信号を出力する入
力選択回路（３）と、 該入力選択回路（３）からの読みだし或いは書き込み切
換信号を入力し、書き込まれた受信データの読みだし或
いは入力する受信データの書き込みを行うｎ段構成の第
１ＦＩＦＯ（１）と、 該入力選択回路（３）からの書き込み或いは読みだし切
換信号を入力し、入力する受信データの書き込み或いは
書き込まれた受信データの読みだしを行うｎ段構成の第
２ＦＩＦＯ（２）と、 前記第１ＦＩＦＯ（１）或いは第１ＦＩＦＯ（２）が読
みだして出力するデータを、切換回路（２）が出力する
読みだし或いは書き込みの切り換え制御信号により選択
して出力する出力選択回路（４）と、を設けて異速度デ
ータの送受信を行うことを特徴とするダブルバッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202485A JPH0827706B2 (ja) | 1988-08-12 | 1988-08-12 | ダブルバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202485A JPH0827706B2 (ja) | 1988-08-12 | 1988-08-12 | ダブルバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250721A true JPH0250721A (ja) | 1990-02-20 |
| JPH0827706B2 JPH0827706B2 (ja) | 1996-03-21 |
Family
ID=16458286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63202485A Expired - Lifetime JPH0827706B2 (ja) | 1988-08-12 | 1988-08-12 | ダブルバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827706B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7707333B2 (en) | 2004-09-29 | 2010-04-27 | Fujitsu Microelectronics Limited | Data transferring device for transferring data sent from one communication device to another communication device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63726A (ja) * | 1986-06-20 | 1988-01-05 | Nec Corp | デ−タ転送速度変換回路 |
| JPS63178639A (ja) * | 1987-01-20 | 1988-07-22 | Mitsubishi Electric Corp | シリアルデ−タ処理回路 |
-
1988
- 1988-08-12 JP JP63202485A patent/JPH0827706B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63726A (ja) * | 1986-06-20 | 1988-01-05 | Nec Corp | デ−タ転送速度変換回路 |
| JPS63178639A (ja) * | 1987-01-20 | 1988-07-22 | Mitsubishi Electric Corp | シリアルデ−タ処理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7707333B2 (en) | 2004-09-29 | 2010-04-27 | Fujitsu Microelectronics Limited | Data transferring device for transferring data sent from one communication device to another communication device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0827706B2 (ja) | 1996-03-21 |
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