JPS60197093A - エラステイツクバツフア兼用時間スイツチ - Google Patents
エラステイツクバツフア兼用時間スイツチInfo
- Publication number
- JPS60197093A JPS60197093A JP5385584A JP5385584A JPS60197093A JP S60197093 A JPS60197093 A JP S60197093A JP 5385584 A JP5385584 A JP 5385584A JP 5385584 A JP5385584 A JP 5385584A JP S60197093 A JPS60197093 A JP S60197093A
- Authority
- JP
- Japan
- Prior art keywords
- time switch
- time
- memory
- frame
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はエラスティックバッファ兼用時間スイッチに関
する。
する。
一般に時分割ディジタル変換機においては、該交換機装
置間でＰＣＭ信号の伝送を行うとき装置架間の伝送遅延
時間によ多信号に数ビットの位相差が生じ、これを補償
しないと時間スイッチメモリでの信号の書込み読出しが
確実に行わわないという問題がある。従来は前記時間ス
イッチメモリとは別に１０ビット程度のエラスティック
ストア回路を設けて装置間の信号を一時的に蓄積する位
相差補償方法が採られている。しかるにこの方法ではハ
ードウェアが増加し経済的でないという欠点があった。
置間でＰＣＭ信号の伝送を行うとき装置架間の伝送遅延
時間によ多信号に数ビットの位相差が生じ、これを補償
しないと時間スイッチメモリでの信号の書込み読出しが
確実に行わわないという問題がある。従来は前記時間ス
イッチメモリとは別に１０ビット程度のエラスティック
ストア回路を設けて装置間の信号を一時的に蓄積する位
相差補償方法が採られている。しかるにこの方法ではハ
ードウェアが増加し経済的でないという欠点があった。
本発明の目的は、時間スイッチメモリの構成および書込
み読出し制御法に工夫を加えることによシ上記欠点を除
去し、時間スイッチメモリにエラスティックストア機能
を持たせた経済的なエラスティックバッファ兼用時間ス
イッチを提供するととにある。
み読出し制御法に工夫を加えることによシ上記欠点を除
去し、時間スイッチメモリにエラスティックストア機能
を持たせた経済的なエラスティックバッファ兼用時間ス
イッチを提供するととにある。
本発明によるエラスティックバッファ兼用時間スイッチ
は、時分割ディジタル変換を行う時間スイッチであって
、１フレームごとに交互に書込みと読出しを行う２面の
時間スイッチメモリから成シ、書込み時には外部フレー
ムパルスおヨヒ外部クロックによって動作し読出し時に
は内部フレームパルスおよび前記外部クロックよりも速
い速度の内部クロックによって動作し、且つ読出し側の
１フレーム内において前記時間スイッチメモリから読出
しを行わないガードタイムを該時間スイッチメモリの切
替時点の前後に設けるようになすことを特徴とする。
は、時分割ディジタル変換を行う時間スイッチであって
、１フレームごとに交互に書込みと読出しを行う２面の
時間スイッチメモリから成シ、書込み時には外部フレー
ムパルスおヨヒ外部クロックによって動作し読出し時に
は内部フレームパルスおよび前記外部クロックよりも速
い速度の内部クロックによって動作し、且つ読出し側の
１フレーム内において前記時間スイッチメモリから読出
しを行わないガードタイムを該時間スイッチメモリの切
替時点の前後に設けるようになすことを特徴とする。
次に図面を参照して本発明について説明する。
第１図は本発明のエラスティックバッファ兼用時間スイ
ッチの一実施例を示すブロック図である。
ッチの一実施例を示すブロック図である。
同図において、エラスティックバッファ兼用時間スイッ
チは１フレームごとに交互に書込みと読出しを行う２面
の時間スイッチメモリＡ１ｏ、Ｂ１１゜から成シ、該冬
時間スイッチメモリ（例えば時間スイッチメモＩＪ Ａ
１０ ）は、入力信号（例えば８ビットＰＣＭ信号）
の書込み時には速度ｆｏ（例えば２．０４８ＭＨｚ）の
外部クロック（以下外部クロックｆｏと称す）および外
部フレームパルスＦＰｏ（例えば２ｍ５）によって動作
し、また読出し時には前記外部クロックｆｏよシも速い
（例えば１．２倍）の速度ｆｉの内部クロック（以下内
部クロックｆｉと称す）および内部フレームパル／（Ｆ
Ｐ ｉ （前記外ｍフレームパルスＦＰｏと等シい２
ｍ５）によって動作する。前記時間スイッチメモ１．Ｉ
Ｂ １１についても同様である。
チは１フレームごとに交互に書込みと読出しを行う２面
の時間スイッチメモリＡ１ｏ、Ｂ１１゜から成シ、該冬
時間スイッチメモリ（例えば時間スイッチメモＩＪ Ａ
１０ ）は、入力信号（例えば８ビットＰＣＭ信号）
の書込み時には速度ｆｏ（例えば２．０４８ＭＨｚ）の
外部クロック（以下外部クロックｆｏと称す）および外
部フレームパルスＦＰｏ（例えば２ｍ５）によって動作
し、また読出し時には前記外部クロックｆｏよシも速い
（例えば１．２倍）の速度ｆｉの内部クロック（以下内
部クロックｆｉと称す）および内部フレームパル／（Ｆ
Ｐ ｉ （前記外ｍフレームパルスＦＰｏと等シい２
ｍ５）によって動作する。前記時間スイッチメモ１．Ｉ
Ｂ １１についても同様である。
次に第１図の時間スイッチメモリにおけるタイムチャー
トの一例を示す第２図を用いて本実施例の動作について
説明すると、同図において、時間スイッチメモリＡＩＯ
およびＢｌｌでは２ ｍ ｓフレームごとに書込みサイ
クルＷと読出しサイクルＲとが交互に繰シ返される。第
１の２ｍ５７レームでは、前記外部クロックｆｏおよび
外部フレームパルスＦＰｏで例えば前記時間スイッチメ
モリＡＩＯに８ピツ）ＰＣＭ信号が書き込まｈ、前記内
部クロックｆｉおよび内部フレームパルスＦＰｉで前記
時間スイッチメモリＢｌｌ内容の読出しが行わわる。次
いで第２の２ｍｓフレームでは同様に前記時間スイッチ
メモ！ＪＢＩ １への書込みと前記時間スイッチメモリ
ＡＩＯからの読出しが行われ、以後１フレームごとにと
わら書込みサイクルＷと読出しサイクルＲとが交互に繰
シ返される。
トの一例を示す第２図を用いて本実施例の動作について
説明すると、同図において、時間スイッチメモリＡＩＯ
およびＢｌｌでは２ ｍ ｓフレームごとに書込みサイ
クルＷと読出しサイクルＲとが交互に繰シ返される。第
１の２ｍ５７レームでは、前記外部クロックｆｏおよび
外部フレームパルスＦＰｏで例えば前記時間スイッチメ
モリＡＩＯに８ピツ）ＰＣＭ信号が書き込まｈ、前記内
部クロックｆｉおよび内部フレームパルスＦＰｉで前記
時間スイッチメモリＢｌｌ内容の読出しが行わわる。次
いで第２の２ｍｓフレームでは同様に前記時間スイッチ
メモ！ＪＢＩ １への書込みと前記時間スイッチメモリ
ＡＩＯからの読出しが行われ、以後１フレームごとにと
わら書込みサイクルＷと読出しサイクルＲとが交互に繰
シ返される。
ここで任意の１フレームに着目すわば、前述したように
内部クロックｆｉの速度〉外部クロックｆＯの速度の条
件によシ前記読出しサイクルＲにおいて読出しを行わな
いガードタイムが生じ、前記時間スイッチメモ’ｊＡ１
０．Ｂｌｌの切替時点ＳのロックｆＯの遅延時間によシ
前記ガードタイムＴｔ。
内部クロックｆｉの速度〉外部クロックｆＯの速度の条
件によシ前記読出しサイクルＲにおいて読出しを行わな
いガードタイムが生じ、前記時間スイッチメモ’ｊＡ１
０．Ｂｌｌの切替時点ＳのロックｆＯの遅延時間によシ
前記ガードタイムＴｔ。
Ｔ２は変化するが、該ガードタイムＴｘ、Ｔ２＞０であ
る限シ機能上の支障はない。従って該ガードタイム”＋
Ｔ２にエラスティックバッファとして使用できること
は明らかである。
る限シ機能上の支障はない。従って該ガードタイム”＋
Ｔ２にエラスティックバッファとして使用できること
は明らかである。
本実施例は本発明を制限するものではない。すなわち、
入力信号として８ピツ）ＰＣＭ信号を例示しだが他のＰ
ＣＭ信号またはデータであってもよく、フレームもＺ
ｍ ｓフレームには限らない。
入力信号として８ピツ）ＰＣＭ信号を例示しだが他のＰ
ＣＭ信号またはデータであってもよく、フレームもＺ
ｍ ｓフレームには限らない。
また外部クロックの速度〈内部クロックの速度の条件が
満たされればそれぞれ２．０４８ＭＩ（ｚ、その１．２
倍に限るものではないことは言うまでもない。
満たされればそれぞれ２．０４８ＭＩ（ｚ、その１．２
倍に限るものではないことは言うまでもない。
以上の説明により明らかなように本発明のエラスティッ
クバッファ兼用時間スイッチによれば、２面の時間スイ
ッチメモリとは別にエラスティックストア回路を設ける
必要がないので経済的効果が生じる。
クバッファ兼用時間スイッチによれば、２面の時間スイ
ッチメモリとは別にエラスティックストア回路を設ける
必要がないので経済的効果が生じる。
第１図は本発明のエラスティックバッファ兼用時間スイ
ッチの一実施例を示すブロック図および第２図は第１図
における時間スイッチメモリのりイムチャートである。
ッチの一実施例を示すブロック図および第２図は第１図
における時間スイッチメモリのりイムチャートである。
Claims (1)
- 時分割ディジタル交換を行う時間スイッチであって、ｌ
フレームごとに又互に書込みと読出しを行う２面の時間
スイッチメモリから成シ、書込み時には外部フレームパ
ルスおよび外部クロックによって動作し読出し時には内
部フレームパルスおよび前記外部クロックよシも速い速
度の内部クロックによって動作し、且つ読出し側の１フ
レーム内において前記時間スイッチメモリから読出しを
行わないガードタイムを該時間スイッチメモリの切替時
点の前後に設けるようになすことを特徴とするエラステ
ィックバッファ兼用時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5385584A JPS60197093A (ja) | 1984-03-21 | 1984-03-21 | エラステイツクバツフア兼用時間スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5385584A JPS60197093A (ja) | 1984-03-21 | 1984-03-21 | エラステイツクバツフア兼用時間スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60197093A true JPS60197093A (ja) | 1985-10-05 |
| JPH0339438B2 JPH0339438B2 (ja) | 1991-06-13 |
Family
ID=12954382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5385584A Granted JPS60197093A (ja) | 1984-03-21 | 1984-03-21 | エラステイツクバツフア兼用時間スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60197093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287798A (ja) * | 1986-06-05 | 1987-12-14 | Nippon Telegr & Teleph Corp <Ntt> | 時分割通話路 |
| JPH04312094A (ja) * | 1991-04-11 | 1992-11-04 | Nec Corp | ダブルバッファ形エラスティック・ストア |
-
1984
- 1984-03-21 JP JP5385584A patent/JPS60197093A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287798A (ja) * | 1986-06-05 | 1987-12-14 | Nippon Telegr & Teleph Corp <Ntt> | 時分割通話路 |
| JPH04312094A (ja) * | 1991-04-11 | 1992-11-04 | Nec Corp | ダブルバッファ形エラスティック・ストア |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0339438B2 (ja) | 1991-06-13 |
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