JPS61121597A - 時分割通話路方式及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は時分割通話路の高速化技術に関するものであり
、通話路メモリの読み出しサイクル時間の限界までデー
タ交換速度を高速化できる時分割通話路方式に関するも
のである。

〔従来技術〕

従来の時分割通話路方式としては、例えば。

″ディジタル時分割交換技術（ＩＩＩ）通話路系″（電
子通信学会誌Ｖｏ１．６６　Ｎｏ、　９９１８−９２４
頁）に記載されているものがある。

第２図及び第３図は、上記のごとき従来方式の一例図で
ある。

まず第２図において、データ信号が入力されると、入力
用の多重変換回路５で通話路メモリ１に適した多重度に
変換され、アドレスカウンタ３からのアドレス指定に従
ってＯ番地から順に通話路メモリ１に書き込まれる。

一方、保持メモリ２には、データ交換の為のアドレス情
報が格納されており、通話路メモリ１からのデータ信号
読み出しは、このアドレス情報に従って行われる。

この様にして交換されたデータ信号は、出力用の多重変
換回路６を通り、伝送に適した多重度やフォーマットに
変換されて送出されてゆく。

なお、通話路メモリ１の書き込み、読み出しを制御する
リードライトセレクタ４及び保持メモリ２は、中央処理
装置７から与えられるリードライト制御信号Ｓ１．交換
アドレスデータＳ２、保持メモリ制御信号Ｓ３によって
制御される。

上記第２図の方式は、ひとつの通話路メモリに対して、
成る単位時間中に書き込みを行い、次の単位時間に読み
出しを行う、最も基本的な方式である。

次に、第３図の方式は、二つの通話路メモリＩＡとＩＢ
とを備え、それぞれの通話路メモリに書き込みと読み出
しとを交互に平行して行なわせることにより、前記第２
図の方式に比べて動作速度を２倍に向上させたものであ
る。

また時分割通話路方式の高速化技術としては、例えば、
特許公告公報昭和５８年第８１９８号、同第８１９９号
、及び同第８２００号に記載されているものがある。

〔本発明が解決しようとする問題点〕

上記のごとき高速化技術も含めて従来方式に共通してい
るのは、一つのデータの書き込みと読み出しとを同じ時
間幅で行なっていることである。

ところが高速メモリにおいては、一般に、データの書き
込み時には、書き込み命令や書き込みデータをアドレス
に合せて入力する必要があり、そのパルス幅やタイミン
グ・マージン等を確保するために、単にアドレスを入力
すれば読み出せる読み出し時間よりも、長い時間が必要
となる。

したがって従来方式のように、一つのデータの書き込み
と読み出しとを同じ時間幅で行なった場合には、長い書
き込み時間に合せて読み出し時間も不必要に長くしなけ
ればならず、それが高速化の障害となっていた。

本発明は上記のごとき従来技術の問題を解決するために
なされたものであり、通話路の動作速度を通話路メモリ
の読み出し時間の限界まで高速化することの出来る時分
割通話路方式及び装置を提供することを目的とする。

〔問題を解決するための手段〕

上記の目的を達成するため本発明においては、書き込み
は、入力した交換データをＮ個ずつ同時に並行してＮ単
位時間１で書き込み、読み出しは、１単位時間に１個の
交換データを時系列的に読み出し、かつ上記の書き込み
と読み出しとを連続的に並行して行なうことにより、全
体として１単位時間当り１個のデータ交換レートでデー
タ交換を行なうように構成している。

また本発明においては、上記の方式を実現する装置とし
て、　（Ｎ＋１）個のメモリからなる通話路メモリと、
上記（Ｎ＋１）個のメモリのうちの指定されたＮ個のメ
モリのそれぞれに、入力した交換データを１個ずつ同時
に並行してＮ単位時間で書き込み、全体としてＮ個のメ
モリにＮ単位時間でＮ個の交換データを書き込む手段と
、残りの１個のメモリから１単位時間に１個の交換デー
タを読み出す手段と、上記の書き込むメモリと読み出す
メモリとを所定単位時間毎に所定の順序で周期的に変更
して指定する手段とを備えた時分割通話路装置を提供し
ている。

〔発明の実施例〕

第４図は１本発明の時分割通話路方式による書き込み読
み出しの概念を示すタイミングチャートであり、Ｎ＝２
の場合を示す。

第４図において、時分割された一連の入力データＡｎ、
　Ｂｎ、　Ｃｎ、Ｄｎ、・・・は、１フレーム時間Ｔ毎
に時系列的に入力し、かつ１個のデータは１単位時間で
、毎に入力する。

上記の入力データは、２個（Ｎ＝２の場合）ずつ同時に
並行して２単位時間で通話路メモリに書き込まれる。

したがってデータ１個当りの書き込み時間τ２は、τｚ
＝２τ、となるが、２個ずつ並行して書き込むので、全
体としてはτ２：２τ１に２個のデータを書き込むこと
になり、入力データを全て書き込むことが出来る。

上記の書き込みと並行して、通話路メモリに既に書き込
まれている記憶データを、１単位時間毎に１個ずつ時系
列的に読み出す。

したがってデータ１個当りの読み出し時間τ。

は、τ、＝τ１＝τ２／２となる。

なお第４図の通話路メモリからの読み出しデータは、Ｄ
ｎ、　Ａｒ１．Ｂｎ、　Ｃｎ、・・・の順序になってい
る場合を例示したが、この順序は、保持メモリのアドレ
ス情報によって任意に設定することが出来る。

上記のごとく本発明の方式においては、データ１個当り
の書き込み時間を読み出し時間のＮ倍（Ｎは書き込み時
に並行して書き込むデータ数、第４図の例ではＮ＝２）
にすることが出来、しかも全体としては、時間当りの入
力データ数と出力データ数とが等しく、１単位時間当り
１個のデータ交換レートでデータ交換を行なうことが出
来る。

したがって１単位時間で、の長さを、通話路メモリの読
み出し時間の限界まで短縮しても、書き込み時間として
必要な長さを確保することが出来るので、全体の動作を
大幅に高速化することが出来る。

なお、入力データは、いったん時分割通話路で記憶され
るので、入出力間に時間遅れが生じるが。

同系列の信号Ａｎに着目すると、入力順、すなわちＡｏ
、Ａ□、Ａ２、・・・の順に出力されており、時分割通
話路として問題は生じない。

次に、第１図は、本発明の方式を実現した時分割通話路
装置の一実施例のブロック図であり、Ｎ＝２の場合を示
す。

第１図において、通話路メモリ８は、３個すなわち（Ｎ
＋１）個の通話路メモリ８Ａ、８Ｂ、８Ｃから構成され
ている。

そして上記通話路メモリ８Ａ、８Ｂ、８Ｃへの入力デー
タの書き込みと読み出しは、中央処理装置７から与えら
れるリードライト信号Ｓ工、交換アドレスデータＳ２、
保持メモリ制御信号Ｓ３等によって制御される保持メモ
リ９、アドレスカウンタ１０、リードライトセレクタ１
１の動作によって行なわれる。

第５図は、上記第１図の装置の動作を示すタイミングチ
ャートである。

以下、第５図を用いて第１図の装置の動作を説明する。

まず、フレーム時間Ｔ。においては、時系列的に入力し
てくるデータＡ。、　ＢＯ，ｃｏ、　ｏｎ、・・・を入
力用の多重Ｖ変換回路１２によってＡ。、Ｃ，、・・・
とＢ、、、Ｄｏ、・・どの２組に分け、各組をアドレス
カウンタＩＯの指示に従って、通話路メモリ８Ａと８Ｂ
とに、同時に並行して書き込む。

このときのデータ１個（例えばＡｏ　）当りの書き込み
時間は、単位時間τ□の２倍のτ２となる。

上記の書き込みと並行して、通話路メモリ８ｃから、既
に書き込まれている記憶データＤ−２゜Ａ−１、Ｂ−２
、Ｃ−い・・・を保持メモリ９から指示された順序で読
み出す。

このときの読み出し時間τ、は、１単位時間で１に等し
く、前記書き込み時間τ２の１／２である。

次に、フレーム時間Ｔ１においては、書き込まれる通話
路メモリが８Ｂと８Ｃ１読み出される通話路メモリが８
Ａとなり、以下、同様に書き込むメモリと読み出すメモ
リとを、１フレ一ム時間毎に所定の順序で周期的に変更
する。

したがってフレーム時間Ｔ０においては、通話路メモリ
８Ａの後半分のアドレスに対してＡＩ、、Ｃ１１ｌ、・
・・のデータが書き込まれ、通話路メモリ８Ｂでは前半
分のアドレスに対してＢ。、Ｄｏ、・・・のデータが書
き込まれ、また通話路メモリ８ｃでは全てのアドレスか
ら読み出しが行なわれる。

そしてフレーム時間Ｔ１においては、通話路メモリ８Ｂ
の後半分のアドレスに対してＡ、、　Ｃ，、・・・のデ
ータが書き込まれ５通話路メモリ８Ｃでは前半分のアド
レスに対してＢ工、Ｄ□、・・のデータが書き込まれ、
また通話路メモリ８Ａでは全てのアドレスから読み出し
が行なわれる。

すなわち、一つの通話路メモリには、２フレ一ム時間に
わたって半分ずつデータが書き込まれ、読み出しの順番
に該当する通話路メモリには、最新のデータＡｎ、Ｂ、
１、Ｃｎ、　Ｄｎ−、、・・・が記憶されていることに
なる。

上記のように、入力周期が混在したデータであっても、
各データ列Ａ、１、Ｂｎ、　Ｃｎ、　Ｄｎ、・・・のそ
れぞれについて見れば、その時系列は入力時と同じ（例
えばＡ−０、Ａｏ、Ａ、、Ａｚ　”’　）であり、時系
列が入れ換って通話先に伝送されるということは無い。

したがって時分割通話路全体として見れば、矛盾なくデ
ータの交換が行なわれ、最後に出力用の多重変換回路１
３によって伝送路に適した多重度やフォーマントに変換
されて出力される。

なお上記の説明は、Ｎ＝２の場合、すなわち２個のデー
タを同時に並行して、読み出し時間の２倍の時間で書き
込む場合を例示したが、Ｎが３以上でも同様に本発明を
適用することが出来る。

具体的には、（Ｎ＋４）個の通話路メモリを備え、その
うちのＮ個のメモリのそれぞれにデータを１個ずつ、読
み出し時間のＮ倍の書き込み時間で、同時に並行して書
き込み、残りの１個のメモリから書き込み時間の１／Ｈ
の時間で１個ずつデータを読み出し、それを周期的に繰
り返えせば良い。

また第４図及び第５図において、Ａｏ、　Ａ工等は必ず
しも１ビツト分の信号を表わすわけではなく、８ビツト
あるいはそれ以上のビット信号群であっても良い。

また前記の実施例の他にも、本発明の方式による様々な
時分割通話路の構成を実現することが可能である。

〔発明の効果〕

以上説明したように本方式による時分割通話路は、デー
タの読み出し時間に比べて長い時間が必要でタイミング
設計の難しいデータ書き込み時間を充分長く余裕を持っ
て設計することができ、しかも、データの読み出し書き
込みを同時に並行して行うので、時分割通話路全体とし
てみた場合のデータ交換の速さを、通話路メモリに用い
られているランダムアクセスメモリの読み出しサイクル
時間の限界まで高速化することができるという優れた効
果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図及び第
３図はそれぞれ従来装置の一例図、第４図は本発明の時
分割通話路方式による書：き込み読み出しの概念を示す
タイミングチャート、第５図は第１図の装置のタイミン
グチャートである。 符号の説明 ７・・・中央処理装置 ８．８Ａ、８Ｂ、８Ｃ・通話路メモリ ９・・保持メモリ １０・・・アドレスカウンタ １１・・・リードライトセレクタ １２．１３・・・多重変換回路

Claims (1)

1. 【特許請求の範囲】 １、交換データを格納する通話路メモリを備え、該通話
   路メモリへの交換データの書き込みは、書き込み番地を
   指定するカウンタからのアドレス指定によって順次行な
   い、上記通話路メモリからの読み出しは、データ交換用
   のアドレス情報が格納されているメモリからのアドレス
   情報に従って行なう時分割通話路方式において、書き込
   みは、入力した交換データをＮ個ずつ同時に並行してＮ
   単位時間で書き込み、読み出しは、１単位時間に１個の
   交換データを時系列的に読み出し、かつ上記の書き込み
   と読み出しとを連続的に並行して行なうことにより、全
   体として１単位時間当り１個のデータ交換レートでデー
   タ交換を行なうことを特徴とする時分割通話路方式。 ２、（Ｎ＋１）個のメモリからなる通話路メモリと、上
   記（Ｎ＋１）個のメモリのうちの指定されたＮ個のメモ
   リのそれぞれに、入力した交換データを１個ずつ同時に
   並行してＮ単位時間で書き込み、全体としてＮ個のメモ
   リにＮ単位時間でＮ個の交換データを書き込む手段と、
   残りの１個のメモリから１単位時間に１個の交換データ
   を読み出す手段と、上記の書き込むメモリと読み出すメ
   モリとを所定単位時間毎に所定の順序で周期的に変更し
   て指定する手段とを備え、全体として１単位時間当り１
   個のデータ交換レートでデータ交換を行なうことを特徴
   とする時分割通話路装置。