JPS588199B2 - 時分割通話路方式 - Google Patents

時分割通話路方式

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JPS588199B2
JPS588199B2 JP1066478A JP1066478A JPS588199B2 JP S588199 B2 JPS588199 B2 JP S588199B2 JP 1066478 A JP1066478 A JP 1066478A JP 1066478 A JP1066478 A JP 1066478A JP S588199 B2 JPS588199 B2 JP S588199B2
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time
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江川哲明
高橋達郎
俵寛二
浜里和雄
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Nippon Telegraph and Telephone Corp
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Nippon Telegraph and Telephone Corp
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

【発明の詳細な説明】 本発明は、時分割交換方式において必要となる時間スイ
ッチを経済的に構成し、且つ前記時間スイッチの2段構
成を主体とした時分割通話路方式に関するものである。
従来、大容量時分割通話路は時間スイッチ(以下Tスイ
ッチと略称する)と空間スイッチ(以下Sスイッチと略
称する)との多段組合せ、例えばT−S−T,S−T−
S,T−S−S−S−S一T等によって実現していたた
め、部品数が多く、また通話路制御のための制御プログ
ラムや制御回路が複雑になり、経済性を損なうとともに
、論理ゲートで構成するSスイッチを使用しているため
汎用LSI(大規模集積回路)との親和性が少ない欠点
を有していた。
更にTスイッチ自体も1タイムスロット当り人ハイウエ
イに関する書込み及び出ハイウエイに関する読出しの2
動作を必要としたため、Tスイッチ内の記憶装置のアク
セスタイミング数はハイウエイ多重数の2倍必要とし、
大容量化の際の障害となっていた。
本発明は、電子計算機における主記憶装置等で多用され
、高度の汎用性を有するLSI記憶素子と親和性の高い
時分割通話路方式を提供するもので、時分割通話路をT
スイッチのみで構成し、該Tスイッチ内部で使用してい
る記憶装置を複数のブロックに分割し、シーケルシャル
アクセス側は前記複数ブロックを並列してアクセスして
記憶装置のアクセスタイミングを削減したことを特徴と
し、その目的は記憶装置のサイクルタイムに関する要求
条件の緩和、記憶素子周辺回路の削減及び通話路制御の
簡略化にある。
以下実施例について詳細に説明する。
第1図は本発明の基本部分を示す第1の実施例の説明図
であって、M1〜nは記憶装置ブロック、Di及びD0
及びAdd及びWE及びBSは記憶装置Mの入出力端子
であって、各々データ入力及びデータ出力及びアドレス
入力及びライト・イネープル及びブロック・セレクト端
子、HWLIは入ハイウエイ、HWIは速度変換を実施
した後の入力ハイウエイ、HWJO1〜nは出ハイウエ
イ、OR1〜nはORゲート、R/Wは読出/書込制御
信号、HMは保持メモリ、CTRT及びCTRSはカウ
ンタ、SQはカウンタCTRs出力であってシーケンシ
ャルアドレス、RNH保持メモリHM出力であってラン
ダムアドレス、L1〜Ln及びLiはラッチ回路、Rp
は読出パルス、WEpは書込パルス、CLKLは入ハイ
ウエイ(伝送路)のクロツク信号、CLKcは通話路の
共通クロツク信号、INHは禁正ゲート、ANDはAN
Dゲート、SELは選択回路、DECT及びDECBは
デコーダ回路、ATIMはアクセスタイミング信号であ
る。
第2図はn= 4の場合の第1図の動作説明波形図であ
って、第1図と同一記号は同所の波形を表わし、TLは
入ハイウエイHWLIの1タイムスロットの幅、A,B
,C,D,Eは入ハイウエイHWLIの各タイムスロッ
トの内容、U,V,Wは出ハイウエイHWJ01〜4の
各タイムスロットの内容、Tcは共通クロツク信号の1
クロツク幅、Mr−44の波形内のAdd;α(A),
Add;β(B)はアドレスがα,β番地でその記憶内
容がA,Bであることを表わし以下同様の記述は上記と
同様であシ、波形RN内のM1〜αなる記述は記憶装置
ブロックM1のα番地を表わし、以下同様の記述は上記
と同様であり、波形SQ内のp,p+1・・・・・・は
記憶装置ブロックM1〜4すべてに共通なアドレスを表
わす。
次に第1図及び第2図に従って動作を説明する。
入ハイウエイHWLIは多重化されており、第2図はn
=4の場合の動作波形例であって入ハイウエイHWLI
の4タイムスロット(図中A,B,C,Dで示した各タ
イムスロット)を中心に示している。
CLKOは通話路の共通クロツク信号であって、入ハイ
ウエイのクロツク信号CLKLに対し(1+1/4)倍
の繰返し速度を有し、入ハイウエイHWLIの情報列は
ラッチ回路Liにおいて共通クロツク信号CLKOでリ
タイミングすることにより、波形HWIの如き共通クロ
ツク信号CLKCに同期した(速度変換された)情報列
が得られ、クロツク信号CLKLと共通クロツク信号C
LKCの速度差によりHWI上には入ハイウエイHWL
I4タイムスロットに対し1タイムスロットずつの冗長
なタイムスロット(第2図の情報D)を生じる。
前記速度変換作用の詳細及び変換時におけるタイミング
条件は特願昭52−100645号「時分割通話路方式
における多重度及び能率変換接続装置」に記載されてお
り、従ってその詳細な説明は省略する。
上記冗長タイムスロツトをデコーダDECTで識別し、
該識別出力をR/W信号とする。
HWI上の各情報は書込みタイミングW(波形R/Wの
W側)時に書込パルスWEpの位置において記憶装置に
書込まれ、そのアドレスはセレククSELによって保持
メモリHM側が選択されるのでランダムアドレス(RN
)となり、RNの上位ビットはデコーダDECBによっ
てデコードされ、デコーダDECB出力には4個の出力
端子の内1個のみに信号が現われ、該信号は各記憶装置
のブロツクセレクト(BS)に対応しており、各OR回
路の一方の端子に接続されているR/W信号は“0”と
なっており、従ってn個の記憶装置ブロックの内の唯一
のBS端子のみが指定され、該記憶装置ブロックの指定
されたアドレスのみにデータが書込まれる。
この様子は第2図において矢印で例示しており、HWI
上の情報”A”は記憶装置ブロックM1のα番地に書込
まれ、α番地の内容は゛Anとなり゛B″は記憶装置ブ
ロックM4のβ番地に書込まれ、β番地の内容は゛B″
となり以下同様である。
次に読出し動作を説明すると、共通クロック信号CLK
Cの周波数はクロツク信号CLKLの周波数の(1+1
74)倍であり、共通クロツク信号CLKLに同期した
入ハイウエイHWLI上の情報を共通クロツク信号CL
Kcに同期した情報に変換した後の情報列には第2図に
示した如く5回に1回の割で冗長なタイムスロット(第
2図の例では情報Dが2回現われている)が発生し、こ
の冗長なタイムスロット(第2図の例では2回目の情報
D)に関しては書込み動作が不要であり、このタイミン
グ位置をデコーダDECTによってデコードし、読出し
タイミングに割り当て、本実施例では2回目に現われる
情報Dの位置を冗長としているのでこの時間位置即らカ
ウンタCTRTの計数値”5″をデコーダDECTでデ
コードしてその出力の信号R/Wに゛1″を発生せしめ
、R/W信号が”1″になるとセレクタSELによって
M1〜4に共通なSQ側のアドレス(第2図の例ではp
)が選択され各OR回路の一方の入力が”1″となり、
デコーダDECB出力によらず各記憶装置ブロックのB
Sは゛1”となり、全メモリの出力が有効となって、該
メモリ出力(M1〜4のアドレスpの内容)はラッチ回
路L1〜4に入力され、読出しパルスRpによって保持
される。
アクセスタイミング信号ATIMは、書込みパルスWE
p及び読出しパルスRpの時間幅を規定するタイミング
であり、信号R/Wで制御されたANDゲートAND及
び禁止ゲートINHで開閉されて前記書込パルスWEp
及び読出しパルスRpとなる。
なおアクセスタイミング信号ATIMは記憶装置のタイ
ミング条件に応じて書込みパルス用及び読出しパルス用
に分離Tることもできる。
以上の動作によシ、1回の読出しパルスRpで複数の記
憶装置ブロックを並列して読出すことができ、且つK/
4多重の出ハイウエイHWJO1の4本への分離動作を
合せて実施できる。
更に最も大きな特徴としては、記憶装置の1フレーム長
当りのアクセスタイミングを通常の2K回から(K+K
/n)回に削減することができる。
保守、試験等の為に予備のアクセスタイミングを必要と
する場合には、アクセスタイミングをK+(1+r)K
/nとすることにより、r(K/n)回の予備アクセス
タイミングを得ることができる。
クロツク信号CLKLと共通クロツク信号CLKOは同
期関係にある必要があり、この為の実施例を第2の実施
例として以下説明する。
最も基本的な構成としては、外部装置例えば伝送端局装
置からクロツク信号CLKLと並列して共通クロツク信
号CLKCを供給する構成があるが、複数のクロツク信
号を並列で供給するには相互の位相関係を保持する必要
がある為、高品質の伝送回路が必要となる。
そこで第2の実施例としは、時分割通話装置内に周波数
変換機能を設けることにより、高品質の伝送回路を不要
としたものである。
周波数変換機能の具体的実現手段としては、(a)位相
同期発振器(PLO)技術を用いて、クロツク信号CL
KLから共通クロツク信号CLKC又は共通クロツク信
号CLKCからクロツク信号CLKLを発生させる手段
(b)クロツク信号CLKLを従来の共振回路技術を用
いて、(n+1)逓倍した後、1/n分周することによ
り、共通クロツク信号CLKCを得るか、又は共通クロ
ツク信号CLKCをn逓倍した後、1/(n+1)分周
することによりクロツク信号CLKLを得る手段。
(c)周波数合成によりクロツク信号又は共通クロツク
信号を得る手段。
等がある。
前述の第1の実施例においては、読出し側をシーケンシ
ャルアクセスとしているが、書込み側をシーケンシャル
アクセスとしても同様な作用効果が得られるものである
第3図は書込み側をシーケンシャルアクセス、読出し側
をランダムアクセスとした場合の第3の実施例を示すも
のであり、同図において、HWJ■1〜nは入ハイウエ
イ、HWOは共通クロツク信号CLKcに同期した冗長
タイムスロットを含むハイウエイHWLOは出ハイウエ
イ、Pp’は読出しパルスであって、アクセスタイミン
グ信号ATIM又は第2図のWEpの如きn回に1回の
割合で休止する読出しパルス、WEp′は書込みパルス
であって、第2図のPpの如くn回に1回発生する書込
パルス、L0はメモリ出力を保持する為のラッチ回路、
LBはL0出力を冗長なタイムスロットを除去してクロ
ツク信号CLKLに同期した情報列に変換する為のラッ
チ回路であり、他の第1図と同一符号は同一部分を示し
、動作は第1図の構成に準ずるものである。
第4図は第4の実施例の説明図であり、第1の実施例及
び第3の実施例を組合せて時間スイッチ2段の構成とし
た場合についてのものであり、1次スイッチSp1〜n
はそれぞれ第1図に示す構成を有するものであり、2次
スイッチSs1〜nはそれぞれ第3図に示す構成を有す
るものである。
又1次スイッチ及び2次スイッチはそれぞれ4記憶装置
ブロックで構成されている場合を示す。
この実施例では1次スイッチと2次スイッチとの間のジ
ャンクタハイウエイ本数と、1次及び2次スイッチの記
憶装置ブロック数とが等しい場合についてのものであり
、新な回路を付加することなく、1次及び2次スイッチ
間のジャンクタを構成することができる。
又第2の実施例として説明した周波数変換によるクロツ
ク信号又は共通クロツク信号の形成手段を適用すること
ができることは勿論である。
一般に記憶装置の容量は、集積回路技術の進歩等によっ
て最適値が変化し、記憶装置の容量とジャンクタ容量(
多重数)等との整合がとれない場合が生じる。
そこで第5の実施例として、記憶装置の容量とジャンク
タ容量等との整合を可能とする構成を次に説明する。
例えばジャンクタ側ハイウエイをシーケンシャルアクセ
スとし、記憶装置のブロック数がジャンクタハイウエイ
本数の1/Nとした場合、1次スイッチの出側に1本の
ハイウエイをN本のハイウエイに展開するデコーダを設
け、2次スイッチの入側にN本のハイウエイを1本のハ
イウエイに多重化するマルチプレクサ回路を設けるもの
である。
この実施例によれば、ジャンクタ容量以上の記憶容量を
有する記憶装置を有効に利用することが可能となる。
なおジャンクタ側をシーケンシャルアクセスとした場合
について説明したが、出入ハイウエイ側をシーケンシャ
ルアクセスとした場合でも伝送端局装置等との接続にお
いて同様の作用効果が得られる。
次に第6の実施例として、記憶装置の容量とジャンクタ
の容量等との整合を可能とする他の実施例を示す。
例えばジャンクタ側をシーケンシャルアクセスとした場
合について、第5図に概略構成を示すように、1次スイ
ッチのラッチ回路L1〜nをN群設け、読出しパルスR
pをデコーダDECによりN系統に分割し、2次スイッ
チの書込み側にはマルチプレクサ回路MPXを設けるも
のである。
この場合、ジャンクタハイウエイの動作位相がN相に分
散するが、統一位相とすることが必要ならば、1次スイ
ッチの出側において統一タイミングで動作するラッチ回
路(即ちラッチ回路をダブルバツファ構成)とすれば良
いことになる。
この実施例によれば、記憶装置の読出しに用いるラッチ
回路に記憶装置の容量とジャンクタ容量等との整合機能
を付与することができ、回路親模の削減が可能となる。
又入出ハイウエイ側をシーケンシャルアクセスとしても
同様な作用効果が得られることは言うまでもない。
次に第5の実施例と逆の場合の第7の実施例について説
明する。
記憶装置ブロック数がシーケンシャルアクセス側、例え
ばジャンクタハイウエイ本数より大なる場合の例を示す
もので、1次スイッチの出側にマルチプレクサを、2次
スイッチの入側にデコーダをそれぞれ設けるものである
この実施例によれば、記憶装置の容量よりシーケンシャ
ルアクセス側、例えばジャンクタ側の容量が大きい時分
割通話路方式の構成が容易に実現できることになる。
なお出入ハイウエイ側をシーケンシャルアクセスとして
も同様な作用効果が得られることは勿論である。
時分割通話路のハイウエイは、伝送回路を簡略化する為
、直列伝送方式が採用される場合が多く、又時分割通話
路における記憶装置は、その動作速度を軽減する為に、
通話チャネル毎に並列変換することが多い。
その為従来は、ハイウエイと記憶装置との接続点におい
て、直列並列変換装置及び並列直列変換装置が設けられ
ていた。
第8の実施例は、このような直列並列変換及び並列直列
変換の機能を簡単に実現させるものであり、第1の実施
例について詳細に説明したように、シーケンシャルアク
セス側のラッチ回路の動作周期は、ランダムアクセス側
の1/nとなり、動作速度に余裕ができるので、公知の
並列入力・直列出力又は直列入力・並列出力の機能を有
するシフトレジスタを前記ラッチ回路の代りに用いるも
のである。
このようにシフトレジスタを設けることにより、ラッチ
機能と共に、並列→直列変換又は直列→並列変換機能を
発揮させることができ、ジャンクタ部分(ジャンクタ側
がシーケンシャルアクセスの場合)又は伝送路側(伝送
路側がシーケンシャルアクセスの場合)で、直列並列又
は並列直列変換機能を必要とするとき、なんら部品数を
増加することなく該機能を実現することができる。
この変換機能を有するシフトレジスタは、第1及び第3
の実施例の時間スイッチ1段構成を含む種々の時分割通
話路方式の時間スイッチにも適用することができる。
即ち記憶装置のシーケンシャルアクセス側にシフトレジ
スタを設けて、直列→並列又は並列→直列の変換を行な
わせるものである。
更に本発明は、従来の時間スイッチと空間スイッチとの
組合せにより時分割通話路、例えば第4の実施例のジャ
ンクタ部分に空間スイッチを含む構成を有する場合にも
適用することができる。
又1次スイッチの保持メモリHMと2次スイッチの保持
メモリHMとを共通化することも可能であり、又デコー
ダDECへの情報線は、保持メモリHMから直接接続し
た例を示しているが、セレクタSELを経由した後に、
デコーダDECへ接続することもでき、保持メモリHM
の構成法にかかわらず本発明を適用することができる。
以上説明したように、本発明は、時分割通話路を経済的
に構成することができるものであり、第1の発明(第1
の実施例)によれば、シーケンシャルアクセス側の多重
又は分離回路を不要とすることが可能となり、経済的な
構成とすることができ、又シーケンシャルアクセス側は
記憶装置の複数ブロックを並夕1ルでアクセスすること
により、アクセスタイミングを2KからK+K/nに削
減することができるので、記憶装置のサイクルタイムに
関する要求条件の緩和、記憶素子周辺回路の削減を可能
とすることができる利点がある。
又第2の発明によれば、シフトレジスタを設けたことに
より、ラッチ機能と直列並列又は並列直列変換機能を併
せて実現することができる利点がある。
又第3の発明によれば、クロツク信号及び共通クロツク
信号を周波数変換機能で形成するものであるから、高品
質の伝送回路を不要とすることができる利点がある。
又第4の発明によれば、T2段構成において、新な構成
を付加することなく、1次スイッチと2次スイッチとの
間のジャンクタを構成することができる利点がある。
又第5の発明によれば、ジャンクタ容量以上の記憶容量
を有する記憶装置を有効に利用することができる利点が
ある。
又第6の発明によれば、ラッチ回路を利用して記憶装置
の容量とジャンクタ容量等との整合をとることが容易と
なる利点がある。
又第7の発明によれば、記憶装置の容量以上のジャンク
タ容量を有する時分割通話路を容易に構成することがで
きる利点がある。
又第8の発明によれば、第4の発明の効果に更に直列並
列変換又は並列直列変換の機能を容易に実現できる効果
がある。
又第9の発明によれは、第4の発明の効果に更にクロツ
ク信号の形成が経済的に可能となり、高品質の伝送回路
を不要とすることができる効果がある。
又前記各発明において、予備アクセスタイミングを得る
ことが可能であるから、保守、試験等にその予備アクセ
スタイミングを利用することができる利点があり、又ジ
ャンクタ部分に空間スイッチを含む構成に対しても本発
明を適用することができるものであり、各種構成の時分
割通話路の時間スイッチを改善することができる。
【図面の簡単な説明】
第1図は本発明の基本部分を示す実施例の説明図、第2
図は第1図の動作説明図、第3図、第4図及び第5図は
本発明の他の実施例の説明図である。 M1〜n・・・・・・記憶装置ブロック、Di・・・・
・・データ入力端子、Do・・・・・・データ出力端子
、Add・・・・・・アドレス入力端子、WE・・・・
・・ライト・イネーブル端子、BS・・・・・・ブロッ
ク・セレクト端子、HWLI・・・・・・入ハイウエイ
、HW■・・・・・・速度変換後の入力ハイウエイ、H
WJO1〜n・・・・・・出ハイウエイ、OR1〜n・
・・・・・ORゲート、R/W・・・・・・読出/書込
制御信号、SQ・・・・・・シーケンシャルアドレス、
RN・・・・・・ランダムアドレス、L1〜n・・・・
・・ラッチ回路、Rp・・・・・・読出しパルス、WE
p・・・・・・書込みパルス、AND・・・・・・AN
Dゲート、■NH・・・・・・禁止ゲート、SEL・・
・・・・選択回路、DECB,T・・・・・・デコーダ
回路、CTRB,T・・・・・・カウンタ、CLKL・
・・・・・入ハイウエイのクロツク信号、CLKc・・
・・・・共通クロツク信号、ATIM−・・・・・アク
セスタイミング信号、HM・・・・・・保持メモリ、S
p1〜n・・・・・・1次スイツチ、Ss1〜n・・・
・・・2次スイッチ。

Claims (1)

  1. 【特許請求の範囲】 1 交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数のブロックに分割し、該記憶装置に対するランダ
    ムアクセス側の1アクセスタイミングで前記複数ブロッ
    クの内の所定の1ブロックに対してアクセスし、シーケ
    ンシャルアクセス側の1アクセスタイミングで前記複数
    ブロックに対して並列してアクセスして、前記通話情報
    の書込、読出しを行い、ランダムアクセス側ハイウエイ
    の多重数をK、前記複数ブロックの数をnとし、前記記
    憶装置のアクセスタイミングをK+K/nとしたことを
    特徴とする時分割通話路方式。 2 交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数のブロックに分割し、該記憶装置に対するランダ
    ムアクセス側の1アクセスタイミングで前記複数ブロッ
    クの内の所定の1ブロックに対してアクセスし、シーケ
    ンシャルアクセス側の1アクセスタイミングで前記複数
    ブロックに対して並列してアクセスして、前記通話情報
    の書込、読出しを行い、ランダムアクセス側ハイウエイ
    の多重数をK、前記複数ブロックの数をnとし、前記記
    憶装置のアクセスタイミングをK+K/nとし、前記シ
    ーケンシャルアクセス側は、直列入力・並列出力又は並
    列入力・直列出力の機能を有するシフトレジスタを備え
    たことを特徴とする時分割通話路方式。 3 交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数のブロックに分割し、該記憶装置に対するランダ
    ムアクセス側の1アクセスタイミングで前記複数ブロツ
    クの内の所定の1ブロックに対してアクセスし、シーケ
    ンシャルアクセス側の1アクセスタイミングで前記複数
    ブロックに対して並列してアクセスして、前記通話情報
    の書込・読出しを行い、ランダムアクセス側ハイウエイ
    の多重数をK、前記複数ブロックの数をnとし、前記記
    憶装置のアクセスタイミングをK+K/n又はK+(1
    +r)K/n(1は正の整数)とし、多重数Kに関する
    クロックからアクセスタイミングのK+K/n又はK+
    (1+r)K/nに関するクロツクへ或いはK+K/n
    又はK+(1+r)K/nに関するクロックから多重数
    Kに関するクロツクへ周波数変換する機能を有すること
    を特徴とする時分割通話路方式。 4 前記記憶装置のアクセスタイミングは、多重数をK
    1記憶装置の複数ブロックの数をnとしたとき、K+(
    1+r)K/n(rは正の整数)とし、1フレーム当り
    r(K/n)回の予備アクセスタイミングを有すること
    を特徴とする特許請求の範囲第1項又は第2項又は第3
    項記載の時分割通話路方式。 5 時間スイッチ2段で構成された時分割通話路におい
    て、交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数ブ田ノクに分割し、伝送路側ハイウエイとジャン
    クタ側ハイウエイとの何れか一方のアクセスをランダム
    アクセスとして1アクセスタイミングで前記複数ブロッ
    クの内の所定の1ブロックに対してアクセスし、他方の
    アクセスをシーケンシャルアクセスとして1アクセスタ
    イミングで前記複数ブロックを並列してアクセスし、前
    記複数ブ田ノクへの分割数をシーケンシャルアクセス側
    ハイウエイの本数に対応させ、ランダムアクセス側ハイ
    ウエイの多重数をK1記憶装置のブロック数をnとし、
    該記憶装置のアクセスタイミングをK+K/nとしたこ
    とを特徴とする時分割通話路方式。 6 時間スイッチ2段で構成された時分割通話路におい
    て、交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数ブロックに分割し、伝送路側ハイウエイとジャン
    クタ側ハイウエイとの何れか一方のアクセスをランダム
    アクセスとして1アクセスタイミングで前記複数ブロッ
    クの内の所定の1ブロックに対してアクセスし、他方の
    アクセスをシーケンシャルアクセスとして1アクセスタ
    イミングで前記複数ブロックを並列してアクセスし、前
    記複数ブロックへの分割数をシーケンシャルアクセス側
    ハイウエイ本数の整数N分の1とし、ランダムアクセス
    側ハイウエイの多重数をK、記憶装置のブロック数をn
    として該記憶装置のアクセスタイミングをK+K/nと
    し、シーケンシャルアクセスによる読出側を前記整数N
    本のハイウエイにデコーダで展開し、シーケンシャルア
    クセスによる書込側は前記整数N本のハイウエイを1本
    のハイウエイにマルチプレクサ回路で多重化することを
    特徴とする時分割通話路方式。 7 時間スイッチ2段で構成された時分割通話路におい
    て、交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数ブロックに分割し、伝送路側ハイウエイとジャン
    クタ側ハイウエイとの何れか一方のアクセスをランダム
    アクセスとして1アクセスタイミングで前記複数ブロツ
    クの内の所定の1ブロックは対してアクセスし、他方の
    アクセスをシーケンシャルアクセスとして1アクセスタ
    イミングで前記複数ブロックを並列してアクセスし、前
    記複数ブロックへの分割数をシーケンシャルアクセス側
    ハイウエイ本数の整数N分の1とし、ランダムアクセス
    側ハイウエイの多重数をK、記憶装置のブロツク数をn
    として該記憶装置のアクセスタイミングをK+K/nと
    し、シーケンシャルアクセスによる読出側は前記整数N
    群のラッチ回路を有し、前記読出側の読出パルヌを前記
    整数への系統に分割して前記整数N群のラッチ回路に対
    応させ、且つシーケンシャルアクセスによる書込側は前
    記整数N本のハイウエイを1本にマルチプレクサ回路で
    多重化することを特徴とする時分割通話路方式。 8 時間スイッチ2段で構成された時分割通話路におい
    て、交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数ブロックに分割し、伝送路側ハイウエイとジャン
    クタ側ハイウエイとの何れか一方のアクセスをランダム
    アクセスとして1アクセスタイミングで前記複数ブロッ
    クの内の所定の1ブロックに対してアクセスし、他方の
    アクセスをシーケンシャルアクセスとして1アクセスタ
    イミングで前記複数ブロツクを並夕lルでアクセスし、
    前記複数ブロックへの分割数をシーケンシャルアクセス
    側ハイウエイ本数の整数(N′)倍とし、ランダムアク
    セス側ハイウエイの多重数をK、記憶装置のブロック数
    をnとして該記憶装置のアクセスタイミングをK+K/
    nとし、シーケンシャルアクセスによる読出側の前記整
    数(N’)個の記憶装置出力を1本のハイウエイにマル
    チプレクサ回路で多重化し、且つシーケンシャルアクセ
    スによる書込側は1本のハイウエイを前記整数(N′)
    本にデコーダで展開することを特徴とする時分割通話路
    方式。 9 時間スイッチ2段で構成された時分割通話路におい
    て、交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数ブロックに分割し、伝送路側ハイウエイとジャン
    クタ側ハイウエイとの何れか一方のアクセスをランダム
    アクセスとして1アクセスタイミングで前記複数ブロッ
    クの内の所定の1ブロックに対してアクセスし、他方の
    アクセスをシーケンシャルアクセスとして1アクセスタ
    イミングで前記複数ブロックを並ダルてアクセスし、前
    記複数ブロックへの分割数をシーケンシャルアクセス側
    ハイウエイ本数に対応させ、ランダルアクセス側ハイウ
    エイの多重数をK、記憶装置のブ田ノク数をnとして該
    記憶装置のアクセスタイミングをK+K/nとし、前記
    シーケンシャルアクセス側は、直列入力・並列出力又は
    並列入力・直列出力の機能を有するシフトレジスタを備
    えたことを特徴とする時分割通話路方式。 10時間スイッチ2段で構成された時分割通話路におい
    て、交換動作時に通話情報を一時的に蓄積する記憶装置
    を複数ブロックに分割し、伝送路側ハイウエイとジャン
    クタ側ハイウエイとの何れか一方のアクセスをランダム
    アクセスとして1アクセスタイミングで前記複数ブロッ
    クの内の所定の1ブロックに対してアクセスし、他方の
    アクセスをシーケンシャルアクセスとして1アクセスタ
    イミングで前記複数ブロックを並列してアクセスし、前
    記複数ブロックへの分割数をシーケンシャルアクセス側
    ハイウエイ本数に対応させ、ランダムアクセス側ハイウ
    エイの多重数をK、記憶装置のブロック数をnとして該
    記憶装置のアクセスタイミングをK+K/n又はK+(
    1+r) K/n(rは正の整数)とし、多重数Kに関
    するクロツクからアクセスタイミングのK+K/n又は
    K+(1+r)K/nに関するクロツクへ、或いはK+
    K/n又はK+(1+r)K/nに関するクロツクから
    多重数Kに関するクロツクへ周波数変換する機能を有す
    ることを特徴とする時分割通話路方式。 11 前記記憶装置のアクセスタイミングは、多重数を
    K、記憶装置の複数ブロックの数をnとして、K+(
    1+r )K/n( rは正の整数)とし、1フレーム
    当りr(K/n)回の予備アクセスタイミングを有する
    ことを特徴とする特許請求の範囲第5項、第6項、第7
    項、第8項、第9項又は第10項記載の時分割通話路方
    式。 12 前記ジャンクタ部分は、空間スイッチ段を含むこ
    とを特徴とする特許請求の範囲第5項、第6項、第7項
    、第8項、第9項又は第10項記載の時分割通話路方式
JP1066478A 1978-02-01 1978-02-01 時分割通話路方式 Expired JPS588199B2 (ja)

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KR100690906B1 (ko) * 2005-06-30 2007-03-09 엘지전자 주식회사 왕복동식 압축기의 완충스프링 이탈 방지 장치

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