JPS588199B2

JPS588199B2 - 時分割通話路方式

Info

Publication number: JPS588199B2
Application number: JP1066478A
Authority: JP
Inventors: 江川哲明; 高橋達郎; 俵寛二; 浜里和雄
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1978-02-01
Filing date: 1978-02-01
Publication date: 1983-02-15
Also published as: JPS54103609A

Description

【発明の詳細な説明】本発明は、時分割交換方式において必要となる時間スイ
ッチを経済的に構成し、且つ前記時間スイッチの２段構
成を主体とした時分割通話路方式に関するものである。

従来、大容量時分割通話路は時間スイッチ（以下Ｔスイ
ッチと略称する）と空間スイッチ（以下Ｓスイッチと略
称する）との多段組合せ、例えばＴ−Ｓ−Ｔ，Ｓ−Ｔ−
Ｓ，Ｔ−Ｓ−Ｓ−Ｓ−Ｓ一Ｔ等によって実現していたた
め、部品数が多く、また通話路制御のための制御プログ
ラムや制御回路が複雑になり、経済性を損なうとともに
、論理ゲートで構成するＳスイッチを使用しているため
汎用ＬＳＩ（大規模集積回路）との親和性が少ない欠点
を有していた。

更にＴスイッチ自体も１タイムスロット当り人ハイウエ
イに関する書込み及び出ハイウエイに関する読出しの２
動作を必要としたため、Ｔスイッチ内の記憶装置のアク
セスタイミング数はハイウエイ多重数の２倍必要とし、
大容量化の際の障害となっていた。

本発明は、電子計算機における主記憶装置等で多用され
、高度の汎用性を有するＬＳＩ記憶素子と親和性の高い
時分割通話路方式を提供するもので、時分割通話路をＴ
スイッチのみで構成し、該Ｔスイッチ内部で使用してい
る記憶装置を複数のブロックに分割し、シーケルシャル
アクセス側は前記複数ブロックを並列してアクセスして
記憶装置のアクセスタイミングを削減したことを特徴と
し、その目的は記憶装置のサイクルタイムに関する要求
条件の緩和、記憶素子周辺回路の削減及び通話路制御の
簡略化にある。

以下実施例について詳細に説明する。

第１図は本発明の基本部分を示す第１の実施例の説明図
であって、Ｍ１〜ｎは記憶装置ブロック、Ｄｉ及びＤ０
及びＡｄｄ及びＷＥ及びＢＳは記憶装置Ｍの入出力端子
であって、各々データ入力及びデータ出力及びアドレス
入力及びライト・イネープル及びブロック・セレクト端
子、ＨＷＬＩは入ハイウエイ、ＨＷＩは速度変換を実施
した後の入力ハイウエイ、ＨＷＪＯ１〜ｎは出ハイウエ
イ、ＯＲ１〜ｎはＯＲゲート、Ｒ／Ｗは読出／書込制御
信号、ＨＭは保持メモリ、ＣＴＲＴ及びＣＴＲＳはカウ
ンタ、ＳＱはカウンタＣＴＲｓ出力であってシーケンシ
ャルアドレス、ＲＮＨ保持メモリＨＭ出力であってラン
ダムアドレス、Ｌ１〜Ｌｎ及びＬｉはラッチ回路、Ｒｐ
は読出パルス、ＷＥｐは書込パルス、ＣＬＫＬは入ハイ
ウエイ（伝送路）のクロツク信号、ＣＬＫｃは通話路の
共通クロツク信号、ＩＮＨは禁正ゲート、ＡＮＤはＡＮ
Ｄゲート、ＳＥＬは選択回路、ＤＥＣＴ及びＤＥＣＢは
デコーダ回路、ＡＴＩＭはアクセスタイミング信号であ
る。

第２図はｎ＝４の場合の第１図の動作説明波形図であ
って、第１図と同一記号は同所の波形を表わし、ＴＬは
入ハイウエイＨＷＬＩの１タイムスロットの幅、Ａ，Ｂ
，Ｃ，Ｄ，Ｅは入ハイウエイＨＷＬＩの各タイムスロッ
トの内容、Ｕ，Ｖ，Ｗは出ハイウエイＨＷＪ０１〜４の
各タイムスロットの内容、Ｔｃは共通クロツク信号の１
クロツク幅、Ｍｒ−４４の波形内のＡｄｄ；α（Ａ），
Ａｄｄ；β（Ｂ）はアドレスがα，β番地でその記憶内
容がＡ，Ｂであることを表わし以下同様の記述は上記と
同様であシ、波形ＲＮ内のＭ１〜αなる記述は記憶装置
ブロックＭ１のα番地を表わし、以下同様の記述は上記
と同様であり、波形ＳＱ内のｐ，ｐ＋１・・・・・・は
記憶装置ブロックＭ１〜４すべてに共通なアドレスを表
わす。

次に第１図及び第２図に従って動作を説明する。

入ハイウエイＨＷＬＩは多重化されており、第２図はｎ
＝４の場合の動作波形例であって入ハイウエイＨＷＬＩ
の４タイムスロット（図中Ａ，Ｂ，Ｃ，Ｄで示した各タ
イムスロット）を中心に示している。

ＣＬＫＯは通話路の共通クロツク信号であって、入ハイ
ウエイのクロツク信号ＣＬＫＬに対し（１＋１／４）倍
の繰返し速度を有し、入ハイウエイＨＷＬＩの情報列は
ラッチ回路Ｌｉにおいて共通クロツク信号ＣＬＫＯでリ
タイミングすることにより、波形ＨＷＩの如き共通クロ
ツク信号ＣＬＫＣに同期した（速度変換された）情報列
が得られ、クロツク信号ＣＬＫＬと共通クロツク信号Ｃ
ＬＫＣの速度差によりＨＷＩ上には入ハイウエイＨＷＬ
Ｉ４タイムスロットに対し１タイムスロットずつの冗長
なタイムスロット（第２図の情報Ｄ）を生じる。

前記速度変換作用の詳細及び変換時におけるタイミング
条件は特願昭５２−１００６４５号「時分割通話路方式
における多重度及び能率変換接続装置」に記載されてお
り、従ってその詳細な説明は省略する。

上記冗長タイムスロツトをデコーダＤＥＣＴで識別し、
該識別出力をＲ／Ｗ信号とする。

ＨＷＩ上の各情報は書込みタイミングＷ（波形Ｒ／Ｗの
Ｗ側）時に書込パルスＷＥｐの位置において記憶装置に
書込まれ、そのアドレスはセレククＳＥＬによって保持
メモリＨＭ側が選択されるのでランダムアドレス（ＲＮ
）となり、ＲＮの上位ビットはデコーダＤＥＣＢによっ
てデコードされ、デコーダＤＥＣＢ出力には４個の出力
端子の内１個のみに信号が現われ、該信号は各記憶装置
のブロツクセレクト（ＢＳ）に対応しており、各ＯＲ回
路の一方の端子に接続されているＲ／Ｗ信号は“０”と
なっており、従ってｎ個の記憶装置ブロックの内の唯一
のＢＳ端子のみが指定され、該記憶装置ブロックの指定
されたアドレスのみにデータが書込まれる。

この様子は第２図において矢印で例示しており、ＨＷＩ
上の情報”Ａ”は記憶装置ブロックＭ１のα番地に書込
まれ、α番地の内容は゛Ａｎとなり゛Ｂ″は記憶装置ブ
ロックＭ４のβ番地に書込まれ、β番地の内容は゛Ｂ″
となり以下同様である。

次に読出し動作を説明すると、共通クロック信号ＣＬＫ
Ｃの周波数はクロツク信号ＣＬＫＬの周波数の（１＋１
７４）倍であり、共通クロツク信号ＣＬＫＬに同期した
入ハイウエイＨＷＬＩ上の情報を共通クロツク信号ＣＬ
Ｋｃに同期した情報に変換した後の情報列には第２図に
示した如く５回に１回の割で冗長なタイムスロット（第
２図の例では情報Ｄが２回現われている）が発生し、こ
の冗長なタイムスロット（第２図の例では２回目の情報
Ｄ）に関しては書込み動作が不要であり、このタイミン
グ位置をデコーダＤＥＣＴによってデコードし、読出し
タイミングに割り当て、本実施例では２回目に現われる
情報Ｄの位置を冗長としているのでこの時間位置即らカ
ウンタＣＴＲＴの計数値”５″をデコーダＤＥＣＴでデ
コードしてその出力の信号Ｒ／Ｗに゛１″を発生せしめ
、Ｒ／Ｗ信号が”１″になるとセレクタＳＥＬによって
Ｍ１〜４に共通なＳＱ側のアドレス（第２図の例ではｐ
）が選択され各ＯＲ回路の一方の入力が”１″となり、
デコーダＤＥＣＢ出力によらず各記憶装置ブロックのＢ
Ｓは゛１”となり、全メモリの出力が有効となって、該
メモリ出力（Ｍ１〜４のアドレスｐの内容）はラッチ回
路Ｌ１〜４に入力され、読出しパルスＲｐによって保持
される。

アクセスタイミング信号ＡＴＩＭは、書込みパルスＷＥ
ｐ及び読出しパルスＲｐの時間幅を規定するタイミング
であり、信号Ｒ／Ｗで制御されたＡＮＤゲートＡＮＤ及
び禁止ゲートＩＮＨで開閉されて前記書込パルスＷＥｐ
及び読出しパルスＲｐとなる。

なおアクセスタイミング信号ＡＴＩＭは記憶装置のタイ
ミング条件に応じて書込みパルス用及び読出しパルス用
に分離Ｔることもできる。

以上の動作によシ、１回の読出しパルスＲｐで複数の記
憶装置ブロックを並列して読出すことができ、且つＫ／
４多重の出ハイウエイＨＷＪＯ１の４本への分離動作を
合せて実施できる。

更に最も大きな特徴としては、記憶装置の１フレーム長
当りのアクセスタイミングを通常の２Ｋ回から（Ｋ＋Ｋ
／ｎ）回に削減することができる。

保守、試験等の為に予備のアクセスタイミングを必要と
する場合には、アクセスタイミングをＫ＋（１＋ｒ）Ｋ
／ｎとすることにより、ｒ（Ｋ／ｎ）回の予備アクセス
タイミングを得ることができる。

クロツク信号ＣＬＫＬと共通クロツク信号ＣＬＫＯは同
期関係にある必要があり、この為の実施例を第２の実施
例として以下説明する。

最も基本的な構成としては、外部装置例えば伝送端局装
置からクロツク信号ＣＬＫＬと並列して共通クロツク信
号ＣＬＫＣを供給する構成があるが、複数のクロツク信
号を並列で供給するには相互の位相関係を保持する必要
がある為、高品質の伝送回路が必要となる。

そこで第２の実施例としは、時分割通話装置内に周波数
変換機能を設けることにより、高品質の伝送回路を不要
としたものである。

周波数変換機能の具体的実現手段としては、（ａ）位相
同期発振器（ＰＬＯ）技術を用いて、クロツク信号ＣＬ
ＫＬから共通クロツク信号ＣＬＫＣ又は共通クロツク信
号ＣＬＫＣからクロツク信号ＣＬＫＬを発生させる手段
。

（ｂ）クロツク信号ＣＬＫＬを従来の共振回路技術を用
いて、（ｎ＋１）逓倍した後、１／ｎ分周することによ
り、共通クロツク信号ＣＬＫＣを得るか、又は共通クロ
ツク信号ＣＬＫＣをｎ逓倍した後、１／（ｎ＋１）分周
することによりクロツク信号ＣＬＫＬを得る手段。

（ｃ）周波数合成によりクロツク信号又は共通クロツク
信号を得る手段。

等がある。

前述の第１の実施例においては、読出し側をシーケンシ
ャルアクセスとしているが、書込み側をシーケンシャル
アクセスとしても同様な作用効果が得られるものである
。

第３図は書込み側をシーケンシャルアクセス、読出し側
をランダムアクセスとした場合の第３の実施例を示すも
のであり、同図において、ＨＷＪ■１〜ｎは入ハイウエ
イ、ＨＷＯは共通クロツク信号ＣＬＫｃに同期した冗長
タイムスロットを含むハイウエイＨＷＬＯは出ハイウエ
イ、Ｐｐ’は読出しパルスであって、アクセスタイミン
グ信号ＡＴＩＭ又は第２図のＷＥｐの如きｎ回に１回の
割合で休止する読出しパルス、ＷＥｐ′は書込みパルス
であって、第２図のＰｐの如くｎ回に１回発生する書込
パルス、Ｌ０はメモリ出力を保持する為のラッチ回路、
ＬＢはＬ０出力を冗長なタイムスロットを除去してクロ
ツク信号ＣＬＫＬに同期した情報列に変換する為のラッ
チ回路であり、他の第１図と同一符号は同一部分を示し
、動作は第１図の構成に準ずるものである。

第４図は第４の実施例の説明図であり、第１の実施例及
び第３の実施例を組合せて時間スイッチ２段の構成とし
た場合についてのものであり、１次スイッチＳｐ１〜ｎ
はそれぞれ第１図に示す構成を有するものであり、２次
スイッチＳｓ１〜ｎはそれぞれ第３図に示す構成を有す
るものである。

又１次スイッチ及び２次スイッチはそれぞれ４記憶装置
ブロックで構成されている場合を示す。

この実施例では１次スイッチと２次スイッチとの間のジ
ャンクタハイウエイ本数と、１次及び２次スイッチの記
憶装置ブロック数とが等しい場合についてのものであり
、新な回路を付加することなく、１次及び２次スイッチ
間のジャンクタを構成することができる。

又第２の実施例として説明した周波数変換によるクロツ
ク信号又は共通クロツク信号の形成手段を適用すること
ができることは勿論である。

一般に記憶装置の容量は、集積回路技術の進歩等によっ
て最適値が変化し、記憶装置の容量とジャンクタ容量（
多重数）等との整合がとれない場合が生じる。

そこで第５の実施例として、記憶装置の容量とジャンク
タ容量等との整合を可能とする構成を次に説明する。

例えばジャンクタ側ハイウエイをシーケンシャルアクセ
スとし、記憶装置のブロック数がジャンクタハイウエイ
本数の１／Ｎとした場合、１次スイッチの出側に１本の
ハイウエイをＮ本のハイウエイに展開するデコーダを設
け、２次スイッチの入側にＮ本のハイウエイを１本のハ
イウエイに多重化するマルチプレクサ回路を設けるもの
である。

この実施例によれば、ジャンクタ容量以上の記憶容量を
有する記憶装置を有効に利用することが可能となる。

なおジャンクタ側をシーケンシャルアクセスとした場合
について説明したが、出入ハイウエイ側をシーケンシャ
ルアクセスとした場合でも伝送端局装置等との接続にお
いて同様の作用効果が得られる。

次に第６の実施例として、記憶装置の容量とジャンクタ
の容量等との整合を可能とする他の実施例を示す。

例えばジャンクタ側をシーケンシャルアクセスとした場
合について、第５図に概略構成を示すように、１次スイ
ッチのラッチ回路Ｌ１〜ｎをＮ群設け、読出しパルスＲ
ｐをデコーダＤＥＣによりＮ系統に分割し、２次スイッ
チの書込み側にはマルチプレクサ回路ＭＰＸを設けるも
のである。

この場合、ジャンクタハイウエイの動作位相がＮ相に分
散するが、統一位相とすることが必要ならば、１次スイ
ッチの出側において統一タイミングで動作するラッチ回
路（即ちラッチ回路をダブルバツファ構成）とすれば良
いことになる。

この実施例によれば、記憶装置の読出しに用いるラッチ
回路に記憶装置の容量とジャンクタ容量等との整合機能
を付与することができ、回路親模の削減が可能となる。

又入出ハイウエイ側をシーケンシャルアクセスとしても
同様な作用効果が得られることは言うまでもない。

次に第５の実施例と逆の場合の第７の実施例について説
明する。

記憶装置ブロック数がシーケンシャルアクセス側、例え
ばジャンクタハイウエイ本数より大なる場合の例を示す
もので、１次スイッチの出側にマルチプレクサを、２次
スイッチの入側にデコーダをそれぞれ設けるものである
。

この実施例によれば、記憶装置の容量よりシーケンシャ
ルアクセス側、例えばジャンクタ側の容量が大きい時分
割通話路方式の構成が容易に実現できることになる。

なお出入ハイウエイ側をシーケンシャルアクセスとして
も同様な作用効果が得られることは勿論である。

時分割通話路のハイウエイは、伝送回路を簡略化する為
、直列伝送方式が採用される場合が多く、又時分割通話
路における記憶装置は、その動作速度を軽減する為に、
通話チャネル毎に並列変換することが多い。

その為従来は、ハイウエイと記憶装置との接続点におい
て、直列並列変換装置及び並列直列変換装置が設けられ
ていた。

第８の実施例は、このような直列並列変換及び並列直列
変換の機能を簡単に実現させるものであり、第１の実施
例について詳細に説明したように、シーケンシャルアク
セス側のラッチ回路の動作周期は、ランダムアクセス側
の１／ｎとなり、動作速度に余裕ができるので、公知の
並列入力・直列出力又は直列入力・並列出力の機能を有
するシフトレジスタを前記ラッチ回路の代りに用いるも
のである。

このようにシフトレジスタを設けることにより、ラッチ
機能と共に、並列→直列変換又は直列→並列変換機能を
発揮させることができ、ジャンクタ部分（ジャンクタ側
がシーケンシャルアクセスの場合）又は伝送路側（伝送
路側がシーケンシャルアクセスの場合）で、直列並列又
は並列直列変換機能を必要とするとき、なんら部品数を
増加することなく該機能を実現することができる。

この変換機能を有するシフトレジスタは、第１及び第３
の実施例の時間スイッチ１段構成を含む種々の時分割通
話路方式の時間スイッチにも適用することができる。

即ち記憶装置のシーケンシャルアクセス側にシフトレジ
スタを設けて、直列→並列又は並列→直列の変換を行な
わせるものである。

更に本発明は、従来の時間スイッチと空間スイッチとの
組合せにより時分割通話路、例えば第４の実施例のジャ
ンクタ部分に空間スイッチを含む構成を有する場合にも
適用することができる。

又１次スイッチの保持メモリＨＭと２次スイッチの保持
メモリＨＭとを共通化することも可能であり、又デコー
ダＤＥＣへの情報線は、保持メモリＨＭから直接接続し
た例を示しているが、セレクタＳＥＬを経由した後に、
デコーダＤＥＣへ接続することもでき、保持メモリＨＭ
の構成法にかかわらず本発明を適用することができる。

以上説明したように、本発明は、時分割通話路を経済的
に構成することができるものであり、第１の発明（第１
の実施例）によれば、シーケンシャルアクセス側の多重
又は分離回路を不要とすることが可能となり、経済的な
構成とすることができ、又シーケンシャルアクセス側は
記憶装置の複数ブロックを並夕１ルでアクセスすること
により、アクセスタイミングを２ＫからＫ＋Ｋ／ｎに削
減することができるので、記憶装置のサイクルタイムに
関する要求条件の緩和、記憶素子周辺回路の削減を可能
とすることができる利点がある。

又第２の発明によれば、シフトレジスタを設けたことに
より、ラッチ機能と直列並列又は並列直列変換機能を併
せて実現することができる利点がある。

又第３の発明によれば、クロツク信号及び共通クロツク
信号を周波数変換機能で形成するものであるから、高品
質の伝送回路を不要とすることができる利点がある。

又第４の発明によれば、Ｔ２段構成において、新な構成
を付加することなく、１次スイッチと２次スイッチとの
間のジャンクタを構成することができる利点がある。

又第５の発明によれば、ジャンクタ容量以上の記憶容量
を有する記憶装置を有効に利用することができる利点が
ある。

又第６の発明によれば、ラッチ回路を利用して記憶装置
の容量とジャンクタ容量等との整合をとることが容易と
なる利点がある。

又第７の発明によれば、記憶装置の容量以上のジャンク
タ容量を有する時分割通話路を容易に構成することがで
きる利点がある。

又第８の発明によれば、第４の発明の効果に更に直列並
列変換又は並列直列変換の機能を容易に実現できる効果
がある。

又第９の発明によれは、第４の発明の効果に更にクロツ
ク信号の形成が経済的に可能となり、高品質の伝送回路
を不要とすることができる効果がある。

又前記各発明において、予備アクセスタイミングを得る
ことが可能であるから、保守、試験等にその予備アクセ
スタイミングを利用することができる利点があり、又ジ
ャンクタ部分に空間スイッチを含む構成に対しても本発
明を適用することができるものであり、各種構成の時分
割通話路の時間スイッチを改善することができる。

【図面の簡単な説明】

第１図は本発明の基本部分を示す実施例の説明図、第２
図は第１図の動作説明図、第３図、第４図及び第５図は
本発明の他の実施例の説明図である。Ｍ１〜ｎ・・・・・・記憶装置ブロック、Ｄｉ・・・・
・・データ入力端子、Ｄｏ・・・・・・データ出力端子
、Ａｄｄ・・・・・・アドレス入力端子、ＷＥ・・・・
・・ライト・イネーブル端子、ＢＳ・・・・・・ブロッ
ク・セレクト端子、ＨＷＬＩ・・・・・・入ハイウエイ
、ＨＷ■・・・・・・速度変換後の入力ハイウエイ、Ｈ
ＷＪＯ１〜ｎ・・・・・・出ハイウエイ、ＯＲ１〜ｎ・
・・・・・ＯＲゲート、Ｒ／Ｗ・・・・・・読出／書込
制御信号、ＳＱ・・・・・・シーケンシャルアドレス、
ＲＮ・・・・・・ランダムアドレス、Ｌ１〜ｎ・・・・
・・ラッチ回路、Ｒｐ・・・・・・読出しパルス、ＷＥ
ｐ・・・・・・書込みパルス、ＡＮＤ・・・・・・ＡＮ
Ｄゲート、■ＮＨ・・・・・・禁止ゲート、ＳＥＬ・・
・・・・選択回路、ＤＥＣＢ，Ｔ・・・・・・デコーダ
回路、ＣＴＲＢ，Ｔ・・・・・・カウンタ、ＣＬＫＬ・
・・・・・入ハイウエイのクロツク信号、ＣＬＫｃ・・
・・・・共通クロツク信号、ＡＴＩＭ−・・・・・アク
セスタイミング信号、ＨＭ・・・・・・保持メモリ、Ｓ
ｐ１〜ｎ・・・・・・１次スイツチ、Ｓｓ１〜ｎ・・・
・・・２次スイッチ。

Claims

【特許請求の範囲】１交換動作時に通話情報を一時的に蓄積する記憶装置
を複数のブロックに分割し、該記憶装置に対するランダ
ムアクセス側の１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、シーケ
ンシャルアクセス側の１アクセスタイミングで前記複数
ブロックに対して並列してアクセスして、前記通話情報
の書込、読出しを行い、ランダムアクセス側ハイウエイ
の多重数をＫ、前記複数ブロックの数をｎとし、前記記
憶装置のアクセスタイミングをＫ＋Ｋ／ｎとしたことを
特徴とする時分割通話路方式。２交換動作時に通話情報を一時的に蓄積する記憶装置
を複数のブロックに分割し、該記憶装置に対するランダ
ムアクセス側の１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、シーケ
ンシャルアクセス側の１アクセスタイミングで前記複数
ブロックに対して並列してアクセスして、前記通話情報
の書込、読出しを行い、ランダムアクセス側ハイウエイ
の多重数をＫ、前記複数ブロックの数をｎとし、前記記
憶装置のアクセスタイミングをＫ＋Ｋ／ｎとし、前記シ
ーケンシャルアクセス側は、直列入力・並列出力又は並
列入力・直列出力の機能を有するシフトレジスタを備え
たことを特徴とする時分割通話路方式。３交換動作時に通話情報を一時的に蓄積する記憶装置
を複数のブロックに分割し、該記憶装置に対するランダ
ムアクセス側の１アクセスタイミングで前記複数ブロツ
クの内の所定の１ブロックに対してアクセスし、シーケ
ンシャルアクセス側の１アクセスタイミングで前記複数
ブロックに対して並列してアクセスして、前記通話情報
の書込・読出しを行い、ランダムアクセス側ハイウエイ
の多重数をＫ、前記複数ブロックの数をｎとし、前記記
憶装置のアクセスタイミングをＫ＋Ｋ／ｎ又はＫ＋（１
＋ｒ）Ｋ／ｎ（１は正の整数）とし、多重数Ｋに関する
クロックからアクセスタイミングのＫ＋Ｋ／ｎ又はＫ＋
（１＋ｒ）Ｋ／ｎに関するクロツクへ或いはＫ＋Ｋ／ｎ
又はＫ＋（１＋ｒ）Ｋ／ｎに関するクロックから多重数
Ｋに関するクロツクへ周波数変換する機能を有すること
を特徴とする時分割通話路方式。４前記記憶装置のアクセスタイミングは、多重数をＫ
１記憶装置の複数ブロックの数をｎとしたとき、Ｋ＋（
１＋ｒ）Ｋ／ｎ（ｒは正の整数）とし、１フレーム当り
ｒ（Ｋ／ｎ）回の予備アクセスタイミングを有すること
を特徴とする特許請求の範囲第１項又は第２項又は第３
項記載の時分割通話路方式。５時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブ田ノクに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記複数ブ田ノクへの分割数をシーケンシャルアクセス側
ハイウエイの本数に対応させ、ランダムアクセス側ハイ
ウエイの多重数をＫ１記憶装置のブロック数をｎとし、
該記憶装置のアクセスタイミングをＫ＋Ｋ／ｎとしたこ
とを特徴とする時分割通話路方式。６時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記複数ブロックへの分割数をシーケンシャルアクセス側
ハイウエイ本数の整数Ｎ分の１とし、ランダムアクセス
側ハイウエイの多重数をＫ、記憶装置のブロック数をｎ
として該記憶装置のアクセスタイミングをＫ＋Ｋ／ｎと
し、シーケンシャルアクセスによる読出側を前記整数Ｎ
本のハイウエイにデコーダで展開し、シーケンシャルア
クセスによる書込側は前記整数Ｎ本のハイウエイを１本
のハイウエイにマルチプレクサ回路で多重化することを
特徴とする時分割通話路方式。７時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロツ
クの内の所定の１ブロックは対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記複数ブロックへの分割数をシーケンシャルアクセス側
ハイウエイ本数の整数Ｎ分の１とし、ランダムアクセス
側ハイウエイの多重数をＫ、記憶装置のブロツク数をｎ
として該記憶装置のアクセスタイミングをＫ＋Ｋ／ｎと
し、シーケンシャルアクセスによる読出側は前記整数Ｎ
群のラッチ回路を有し、前記読出側の読出パルヌを前記
整数への系統に分割して前記整数Ｎ群のラッチ回路に対
応させ、且つシーケンシャルアクセスによる書込側は前
記整数Ｎ本のハイウエイを１本にマルチプレクサ回路で
多重化することを特徴とする時分割通話路方式。８時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロツクを並夕ｌルでアクセスし、
前記複数ブロックへの分割数をシーケンシャルアクセス
側ハイウエイ本数の整数（Ｎ′）倍とし、ランダムアク
セス側ハイウエイの多重数をＫ、記憶装置のブロック数
をｎとして該記憶装置のアクセスタイミングをＫ＋Ｋ／
ｎとし、シーケンシャルアクセスによる読出側の前記整
数（Ｎ’）個の記憶装置出力を１本のハイウエイにマル
チプレクサ回路で多重化し、且つシーケンシャルアクセ
スによる書込側は１本のハイウエイを前記整数（Ｎ′）
本にデコーダで展開することを特徴とする時分割通話路
方式。９時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並ダルてアクセスし、前
記複数ブロックへの分割数をシーケンシャルアクセス側
ハイウエイ本数に対応させ、ランダルアクセス側ハイウ
エイの多重数をＫ、記憶装置のブ田ノク数をｎとして該
記憶装置のアクセスタイミングをＫ＋Ｋ／ｎとし、前記
シーケンシャルアクセス側は、直列入力・並列出力又は
並列入力・直列出力の機能を有するシフトレジスタを備
えたことを特徴とする時分割通話路方式。１０時間スイッチ２段で構成された時分割通話路におい
て、交換動作時に通話情報を一時的に蓄積する記憶装置
を複数ブロックに分割し、伝送路側ハイウエイとジャン
クタ側ハイウエイとの何れか一方のアクセスをランダム
アクセスとして１アクセスタイミングで前記複数ブロッ
クの内の所定の１ブロックに対してアクセスし、他方の
アクセスをシーケンシャルアクセスとして１アクセスタ
イミングで前記複数ブロックを並列してアクセスし、前
記複数ブロックへの分割数をシーケンシャルアクセス側
ハイウエイ本数に対応させ、ランダムアクセス側ハイウ
エイの多重数をＫ、記憶装置のブロック数をｎとして該
記憶装置のアクセスタイミングをＫ＋Ｋ／ｎ又はＫ＋（
１＋ｒ）Ｋ／ｎ（ｒは正の整数）とし、多重数Ｋに関
するクロツクからアクセスタイミングのＫ＋Ｋ／ｎ又は
Ｋ＋（１＋ｒ）Ｋ／ｎに関するクロツクへ、或いはＫ＋
Ｋ／ｎ又はＫ＋（１＋ｒ）Ｋ／ｎに関するクロツクから
多重数Ｋに関するクロツクへ周波数変換する機能を有す
ることを特徴とする時分割通話路方式。１１前記記憶装置のアクセスタイミングは、多重数を
Ｋ、記憶装置の複数ブロックの数をｎとして、Ｋ＋（
１＋ｒ）Ｋ／ｎ（ｒは正の整数）とし、１フレーム
当りｒ（Ｋ／ｎ）回の予備アクセスタイミングを有する
ことを特徴とする特許請求の範囲第５項、第６項、第７
項、第８項、第９項又は第１０項記載の時分割通話路方
式。１２前記ジャンクタ部分は、空間スイッチ段を含むこ
とを特徴とする特許請求の範囲第５項、第６項、第７項
、第８項、第９項又は第１０項記載の時分割通話路方式
。