JP2713487B2

JP2713487B2 - パケットバッファ回路及びパケット処理回路

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Publication number: JP2713487B2
Application number: JP1651190A
Authority: JP
Inventors: 純一郎柳; 晶彦高瀬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-01-26
Filing date: 1990-01-26
Publication date: 1998-02-16
Anticipated expiration: 2013-02-16
Also published as: JPH03220945A

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、パケットバッファ回路及びパケット処理回
路、更に詳しくいえば、固定長のパケット伝送／交換装
置に用いられるバッファメモリ回路の書き込み、読みだ
し制御回路及びパケット信号の処理回路を比較的低速の
メモリ素子を使用して構成する回路に関する。特に、AT
M（非同期転送モード）方式によるセル信号の処理に好
適な回路に関するものである。

【従来の技術】

通信分野における広帯域・マルチメディア化に対し
て、CCITT（国際電信電話諮問委員会）で合意がなされ
たATM（アシンクロナストランスファモード“Async
hronous Transfer Mode"非同期転送モード）方式では、
セルと呼ばれる固定長パケットを用いて伝送／交換を行
う。このとき、伝送路で多重化を行う際のタイムスロッ
トの指定や、交換時のトラフィック制御などで、セルの
一次記憶を行うバッファメモリ装置が数多く使用され
る。実用化を目指している150Mb/s等の高速伝送の際に
は、例えばデータを８ビット並列（以下並列ビット数を
データ幅と呼ぶ）にして扱ったとしても、１バイト当た
り約20MHzの速度となる。更には、バッファメモリへの
読み書きを別々に時刻で行えば、約40MHzの高速の動作
が要求される。その結果、バッファメモリを高速のメモ
リ素子で構成するか、あるいは、実効的な動作速度を低
減させるなんらかの制御回路等が必要になる。従来は、バッファメモリにデュアルポートメモリを用
いて書き込み動作と読み出し動作を同時に行ったり、バ
ッファメモリを２系統用意しておいて書き込みと読み出
しを別のメモリに対して切り換えながら行う、等の方法
が用いられてきた。また、バッファメモリを２系統用意
する方法に対しては、特許公開公報特開平１−161950号
に記載の装置のように、独立して読み書きできるメモリ
ブロックを複数用意し、読み出しと書き込みが同じブロ
ックに行われる場合は、書き込みブロック間をジャンプ
させ、メモリ量を、最低限必要な量に１ブロック分加え
るのみとしたバッファメモリ制御装置も提案されてい
る。

【発明が解決しようとする課題】

上記従来技術は、デュアルポートメモリやFIFOを利用
する場合や、バッファメモリ制御装置を使用する場合の
どちらにおいても、バッファの読み出し／書き込みの同
時実行を目的としており、読み出し／書き込み自体のレ
ートを下げるものではない。即ち、セルの伝送速度がそ
のままメモリ素子やFIFOの読み出し／書き込み速度とな
り、依然として高速のメモリ素子を必要とする。また、メモリ素子の動作速度を下げる方法としては、
データ幅即ち並列化ビット数を多くして、読み出し／書
き込み頻度を下げることが行われる。しかし、ATMセル
の場合は１セルの長さが53バイトである為、連続したセ
ルに対してセルの境界を保ったままでデータ幅を広くす
ることができない。例えば、16ビット幅にすれば、最後
の１バイトは組み合わせる相手がなく、アクセスに許容
される時間も半分になってしまう。これは53バイトとい
う数字が素数である為である。従って、セルの境界を保
存するためには、８ビット以上のデータ幅では53ビット
幅にするしかなく、拡大したデータ幅を使用すること
は、実用上不可能といえる。更に、パケット境界の整合のための余分なデータを付
与するような方法もあるが、生成することの困難な特別
なクロックが必要となる。本発明の目的は、パケットの冗長性を利用して境界を
保存したままでより広いデータ幅での処理を可能にする
バッファメモリ回路を実現することである。即ちセル単
位で処理する場合に、セルの最終バイトの処理後に、次
のセルの最初のバイト信号が処理されるようになるよう
に回路を構成する。更に、データ幅を広げることによ
り、低速の回路素子で構成可能な、パケット信号を対象
とするバッファメモリ回路及びパケット処理回路を実現
することである。本発明の他の目的は、メモリ量を変化させずに低速の
メモリ素子あるいはFIFOメモリの利用を可能にすること
にある。また、作成が困難な異なる周波数のクロックを
用いずとも適用可能なメモリ制御回路を提供することに
ある。即ち、メモリへの読み書きに、パケット境界の整
合に必要な余分なデータを加える為の、本来の読み書き
クロックと少し周波数が異なるクロックを発生させるク
ロック発生回路を不要にすることにある。

【課題を解決するための手段】

本発明は上記目的を達成するため、固定長パケットを
一時的に記憶するパケットバッファ回路において、ａ）上記パケットの一定の位置にあるデータを上記パケ
ットから取り除き、上記パケットの残りのデータを入力
データのｋ倍（ｋは２以上の整数）のデータ幅に拡張す
る分配並列化部と、ｂ）書き込みデータの順序関係および読み出しデータの
順序関係を保存しながら、上記分配並列化部の出力デー
タを一時的に記憶するバッファメモリと、ｃ）上記パケットから取り除いた上記データを保存する
手段と、ｄ）上記バッファメモリの出力データのデータ幅を1/k
倍に縮小し、上記手段から読み出した上記データを入れ
るスペースを確保する多重化部とｅ）上記手段から読みだした上記データを、上記多重化
部の上記出力データ内の上記スペースに挿入する選択部
とを設け、上記入力パケットのデータ幅と等しいデータ
幅で上記バッファメモリの読み書きを行う場合に比べて
1/k倍の速度で上記バッファメモリの読み書きを行うよ
うにした。すなわち、上記残りのデータ長は上記バッファメモリ
の読み書きのデータ幅の整数倍となるようにした。上記入力データがパケットの中の特定位置に検査符号
が含まれている場合は、上記パケットから取り除く上記
データは上記検査符号の一部か全部とする。その場合、
上記取り除くデータを保存する手段はメモリであって
も、取り除いた検査符号に対応する符号をバッファメモ
リから読みだされたデータから再計算する計算回路で構
成してもよい。更に、上記バッファメモリは入出力の順序関係が維持
されるかぎり、信号処理回路であってもよい。

【作用】

本発明によれば、バッファメモリの読み書きの速度は
入出力データの速度の1/kとなり、バッファメモリを低
速の回路素子で構成するころができる。バッファメモリに読み書きされるパケットのデータ
（残りのデータ）量は読み書きデータ幅の整数倍となる
ので、パケットの境界が保存される。更に、パケットがATMセルの場合は、次のような利点
をもつ。例えば、53バイト長のATMセルには１バイトの
ヘッダエラーチェックと呼ばれる検査符号（CRC）符号
が含まれており、従って、検査符号を取り除けば52バイ
ト長とすることができる。これにより、データ幅を16ビ
ットにすれば、セルは26ワード長として取り扱えるし、
32ビット幅とすれば、セルは13ワード長として扱える。
即ち、16ビット幅で読み出し／書き込み速度を２分の１
に、32ビット幅で読み出し／書き込み速度を４分の１に
することができる。取り除いた検査符号は別にメモリに読み書きする必要
はなく、セル内のヘッダが実質的に内在させているもの
であり、バッファメモリから読み出されたヘッダから再
計算によって作りだすことができる。

【実施例】

以下、本発明の実施例について説明する。第１図は、本発明によるパケットバッファ回路の一実
施例の構成を示すブロック図である。パケットバッファ回路は入力部、バッファメモリ１及
び出力部からなる。入力側部において、ｎビット並列の入力データ信号101はパケットの先頭
を示す入力タイミング信号102と組にして、分配並列化
部２に入力される。分配並列化部２は詳しくは第４図の
実施例によって説明するように、入力されたパケット
（入力データ信号101）から検査符号を取り除く。検査
符号がパケットの途中に存在する場合、検査符号を除い
た後のスペースを詰める。更に、分配並列化部２で、検
査符号を除くと同時に入力データ信号101のデータ幅を
変更する。ここでは、データ幅をｋ倍（ｋは２以上の整
数）、すなわちknビット並列の出力データ107にする。
データ幅がｋ倍になった出力データ107は、先入れ先出
しメモリ（FIFOメモリ）１に一時的に書き込まれる。こ
の時、メモリ１への書き込みの制御は、FIFOメモリ１の
書き込みクロック103で行われる。FIFOメモリ１の書き
込みクロック103は、パケットから検査符号を取り除い
たパケット長に対応したクロック周波数を持つ。FIFOメ
モリ１には、書き込まれたパケットの先頭を示すために
入力タイミング信号102も同時に書き込まれるが、入力
タイミング信号遅延部６で、分配並列化部２における入
力データの遅延に対応した遅延を与えられた後に、FIFO
メモリ１に書き込まれる。バッファメモリ回路の出力部では、FIFOメモリ１の読
み出しクロック106に従って読み出された出力データ109
は、多重化部３で、データ幅が元のｎビット並列の信号
112に戻される。更に、多重化部３で、検査符号が入る
べき位置にスペースが確保される。多重化部３でデータ
幅を元に戻すと同時に、FIFOメモリ１の出力データ109
に対して、付加すべき検査符号が検査符号再計算部４で
再計算される。検査符号付加部５では、多重化部３で元
のデータ幅に戻されたパケットデータ信号112に対し
て、入力されたパケットデータの本来検査符号があった
位置に、検査符号再計算部４で再計算された検査符号111が挿
入される。これらの結果、復元されたパケットデータ
は、出力データ信号104として、本パケットバッファ回
路から出力される。また、FIFOメモリ１から読み出され
たパケットデータの先頭位置を示すタイミング信号110
は、多重化部３、検査符号再計算部４、検査符号付加部
５の動作タイミング生成に使われると同時に、これらの
処理に見合った遅延が出力タイミング信号遅延部７で与
えられ、出力タイミング信号105として本パケットバッ
ファ回路から出力される。また、FIFOメモリ１に読み出
しクロック106は、FIFOメモリ１の書き込みクロック103
と同様に、パケットデータから検査符号を取り除いた後
のパケット長に対応した周波数を持つ。上述のパケットバッファ回路を、ATMセルに対して適
用した場合のタイミングチャートを、第２図に示す。 ATMセルは、セル長は53バイトであり、第５バイト目
に、第１〜４バイトのヘッダに対するCRC符号が、検査
符号として存在する。以下の説明では、ATMセルは８ビ
ット並列で入力されるものとし、並列化の度合いを示す
整数ｋについては、ｋ＝２とする。本パケットバッファ回路に対する入力データ信号は、
１セル当たり53バイトのデータ長である。このセルに対
して、第５バイト目の検査符号を取り除いた後で、先頭
から２バイトづつを組み合わせて16ビット並列にしたデ
ータを、FIFOメモリ１の書き込みデータとする。即ち、
FIFOメモリ１の書き込みデータは、元のパケットの第１
と第２バイト目、第３と第４バイト目、第６と第７バイ
ト目、第８と第９バイト目のように組み合わせて16ビッ
ト並列化する。この書き込みデータを一時的にFIFOメモ
リ１に書き込み、読み出したFIFOメモリ１の出力データ
を８ビット並列に戻し、戻した結果の第５バイト目に検
査符号が入るようなスペースを空けたデータ列が、多重
化部３出力112となる。更に、多重化部３の出力の第５
バイト目に、検査符号再計算部（ECC計算）４の出力を
挿入したものを、本パケットバッファ回路の出力データ
信号104としている。出力タイミング信号104は、適切な
遅延を与えられて、出力データ信号105に同期して出力
される。第３図は、本発明によるパケットバッファ回路の他の
実施例の構成を示すブロック図である。本実施例は、第
１図に示したパケットバッファ回路のFIFOメモリ１を、
ランダムアクセスメモリ（RAM）８と、書き込みアドレ
ス発生部10と、読み出しアドレス発生部11、及びアドレ
ス選択部９で置き換えたものである。他の部分は実質的
に第１図の実施例と同じであるので同一部分には同一の
番号を付して、説明を省略する。書き込みクロック103により書き込みアドレス発生部1
0内のカウンタを動かし、RAM8の現在の書き込みアドレ
ス114を与える。同様にして、読み出しクロック106に従
って、読み込みアドレス発生部11がRAM8の読み出しアド
レス115を与える。書き込みアドレス114と読み出しアド
レス115は、アドレス選択部９で時分割多重され、RAM8
に与えられる。以上のように、RAM8と、書き込みアドレ
ス発生部10と、読み出しアドレス発生部11、および、ア
ドレス選択部により、FIFOメモリ１と同様な動作を行
う。第４図は上記第１図及び第３図の分配並列化部２の一
実施例の構成を示すブロック図である。以下、第５図の
タイミングチャートを用いて、第４図の分配並列化部２
の構成、動作を説明する。分配並列化部２の入力データ信号101は、そのまま、
及び、一旦Ｄタイプフリップフロップ21でラッチされた
後にデータセレクタ22に渡される。ここでは、入力デー
タ信号101とその１クロック遅れたデータ信号202を、セ
レクタ22で選択して、以下に説明するようにして検査符
号が取り除かれる。即ち、検査符号の前は１クロック遅
れたデータ信号202を、検査符号の後はデータ信号101を
用いる。これらのデータ信号を切り換えることで、検査
符号が存在していた部分のデータ信号が除かれ、スペー
スが詰られる。セレクタ22の出力信号204は、入力デー
タのクロック周波数の1/2の周波数（1/2クロックと呼
ぶ）205の極性が反転されたクロック206を使って１バイ
ト毎にＤフリップフロップ23でラッチされる。この時、
セレクタ22の出力204とＤフリップフロップ23の出力207
は、Ｄフリップフロップ24によって、1/2クロック205で
改めてラッチされるので、16ビット並列化されたデータ
信号107が得られる。このデータ信号107は、前述の如
く、書き込みクロック103を用いてFIFOメモリ１に書き
込まれる。第６図は上記第１図及び第３図の多重化部３の一実施
例の構成を示すブロック図である。以下、第７図のタイ
ミングチャートをもちいて、第６図の多重化部３を説明
する。 FIFOメモリ１からの多重化部３への入力データ109
は、一旦Ｄフリップフロップ31によってシステムのタイ
ミングクロックに合わされる。その後に、データセレク
タ32に入力される。セルの中の偶数バイト目の８ビット
と、奇数バイト目の８ビットに分けて渡される。データ
セレクタ32では、1/2クロック301を用いて、奇数バイト
に対する８ビットと、偶数バイトに対する８ビットと
が、時間的にずらして出力される。データセレクタ32の
出力303に対しては、そのまま出力されるか、もしくは
Ｄフリップフロップ33で１クロック分遅延されてから出
力されるかが、データセレクタ34により決定される。デ
ータセレクタ34の制御は、検査符号が入るべきスペース
を空けるためで、検査符号が入る位置以降のデータを１
クロック遅らせることを目的としている。即ち、検査符
号の前はデータセレクタ32の出力303をそのまま用い、
検査符号の後は、１クロック分遅れているＤフリップフ
ロップ33の出力305を用いる。検査符号が入る第５バイ
ト目は、第４バイト目と同じ内容となっているが、これ
の代わりに検査符号が挿入される。以上、本発明によるパケットバッファ回路の実施例の
説明を、特にATMセルのデータを対象にして行ってき
た。他の実施例として、FIFOメモリ１と同様の役割を果
たす機能は、デュアルポートメモリなどを用いても、実
現することができる。また、上記実施例においては、検査符号の再計算を行
う対象を、バッファメモリ１から読み出したデータ、即
ち、データ幅を拡張したものに対して行っている。しか
し、データ幅を元に戻した後に検査符号を計算しても、
検査符号再計算回路の構成が変わるのみで、同じ結果が
得られる。このような場合の実施例の構成を第８図に示
す。第８図の構成において、検査符号再計算部４′の計算
対象が、FIFOメモリ１の出力データ109ではなく、多重
化部３の出力112になっている点を除いては第１及び第
２図に示した実施例と同様である。更に、第８図に示したように、多重化部３と検査符号
再計算部４′の間に、パケット内のデータの読み書きや
パケットの分解／再構成などのパケットに対する処理を
行うパケット処理回路12を設けることもできる。即ち、
パケット処理回路12が、本来は検査符号付加部５で付加
される検査符号を参照していないならば、検査符号を付
加することは遅らせてもよい。従って、検査符号の再計
算と付加は、例えば本バッファ回路を搭載したモジュー
ルの出口で行うこともできる。このような構成により、
例えば、本回路の分配並列化部２とバッファメモリ１と
多重化部３を組にしてシリアルに連結し、その間にパケ
ット処理回路を加えて、パケットのバッファリングとパ
ケット内のデータ処理を交互に行うこともできる。また、パケット処理回路12を多重化部３の前に挿入す
ることにより、低いスルーレートでのパケット処理を行
うことも可能である。更に、この応用でバッファメモリ
１を用いずに、パケット処理回路で置き換えたパケット
処理回路とすることもできる。このようにパケット処理
回路を構成することで、処理のスルーレートを低減させ
ることが可能となる。更に、以上の説明では検査符号を取り除く実施例につ
いて説明したが、取り除いた検査符号を別のメモリに蓄
え、バッファメモリの出力データから再計算した検査符
号と比較することにより、バッファメモリ内やメモリの
入出力部で発生したビット誤りの検査を行うことができ
る。この場合、別メモリは、１パケットに１つの検査符
号を記憶するのみであるので、低速のメモリで構成され
る。また、このような比較機能付きのパケットバッファ
回路は、伝送路で発生したビット誤りに対しても検査機
能を果たすので、パケットバッファ機能とビット誤り検
査機能を兼ねさせることができる。これは、ビット誤り
が発生したパケットに対して検査符号を再計算すると、
元々の検査符号との間に食違いを生じる為である。また、別メモリを用意する場合には、パケットから取
り除いたデータは保存されることにより、検査符号以外
のデータを取り除くことも可能となる。即ち、データ幅
の拡張に対するパケット長の調整を、一定の位置のデー
タを取り除いて別メモリに保存して行えばよい。この場
合の別メモリのアクセス速度も、パケットのスルーレー
トに比べて低くでき、データ幅の拡張で本来のバッファ
メモリのアクセス速度も低減するため、検査符号を取り
除く場合と同様の効果を得ることが可能である。以上では、パケットバッファ回路を構成する場合の実
施例を説明してきたが、本パケットバッファ回路は、パ
ケットバッファの入出力のパケットの内容に変化がない
ことを一つの特徴としている。従って、メモリセルの周
辺ロジック回路に本回路を有する半導体メモリを作成す
れば、外部インタフェースは本発明を用いない場合と同
様ながら、内部メモリセルのアクセス速度を低減したパ
ケットメモリLSIを構成可能となる。その結果、パケッ
トメモリLSIの価格を低減することが可能となる。第９図は、入力バッファ回路をもつ空間スイッチ型AT
M交換機の基本的な構成図を示している。即ち、入線116
−１〜ｍに到着したATMセルは、入力バッファ回路13−
１〜ｍを通して空間スイッチ14に入力される。空間スイ
ッチ14は、ATMセルのヘッダ部分に書かれたアドレス情
報に基づいて行き先を決定し、対応する出線118−１〜
ｍにセルを出力する。ここで、入力バッファ13−１〜ｍ
は、複数の入線からセルが到着したとき、空間スイッチ
14の内部でセルが衝突して失われてしまうことを防ぐ役
割をしている。このような、ATM交換機の入力バッファ1
3−１〜ｍに、本発明によるバッファメモリ回路を用い
れば、動作速度の遅いメモリ素子を利用でき、大量のバ
ッファメモリを必要とする場合でも、経済的に機器を構
成できる。

【発明の効果】本発明によれば、パケット内の必要な情報を落すこと
なくデータ幅を変更できるので、パケットに対する処理
回路の動作速度を低くすことが可能となる。即ち、パケ
ットのバッファリングを行うメモリ回路に適用すれば、
アクセス時間が数倍長いメモリ素子や同様に遅いFIFOメ
モリを用いることができるので、装置を経済的に作成す
ることができる。例えば、ATMセルのバッファ回路に適
用すれば、アクセス時間が２分の１または４分の１のメ
モリバッファを使用することができる。即ち、150Mb/s
の信号に対しても、８ビット幅の時には、１ワード当た
りの処理を約50nsで行う必要があるのに対して、データ
幅を広げることで、100nsもしくは200ns内で処理すれば
十分になる。また、本発明によれば、必要なメモリ量を増すことな
く、実行的な信号処理速度を減じることができる。その
上、検査符号を記憶しない分、必要なメモリ量を減少さ
せることも可能である。更に、本発明では、検査符号を取り除くので、パケッ
ト境界の整合のための余分なデータを増やす方法で用い
るような、生成することが困難な、特別なクロック信号
を必要としない。本発明により、広帯域ISDNに用いられるATMセルのバ
ッファ回路を簡単かつ安価に提供することが可能とな
る。

【図面の簡単な説明】

第１図は本発明によるバッファ回路の一実施例のブロッ
ク図、第２図は第１図の実施例の動作を説明するための
タイミングチャート、第３図は本発明によるバッファ回
路の他の実施例のブロック図、第４図は第１図における
分配並列化部の１実施例の回路図、第５図は第４図の分
配並列化部のタイミングチャート、第６図は第１図にお
ける多重化部の一実現例の回路図、第７図は第６図の回
路の動作説明のためのタイミングチャート、第８図は本
発明のさらに他の実施例のブロック図、第９図は本発明
によるバッファ回路を使用した入力バッファ空間スイッ
チ型ATM交換機のブロック図を示す。１……FIFOメモリ、２……分配並列化部、３……多重化部、４、４′……検査符号再計算部５……検査符号付加部、６……入力タイミング信号遅延部、７……出力タイミング信号遅延部、８……RAM、９……アドレス選択部、 10……書き込みアドレス発生部、 11……読み出しアドレス発生部、 12……パケット処理部、 13−１〜ｍ……入力バッファ、 14……ｍ×ｍ空間スイッチ、 21、23、24、31、33……Ｄタイプフリップフロップ 22……データセレクタ、25……NOT素子 32、34……データセレクタ、 101……入力データ信号、 102……入力タイミング信号、 103……FIFOメモリ書き込みクロック信号、 104……出力データ信号、 105……出力タイミング信号、 106……FIFOメモリ読み出しクロック信号、 201……システムクロック信号、 203……セレクタ制御信号、 205、301……1/2クロック信号、 304……システムクロック信号、 306……セレクタ制御信号。

Claims

(57)【特許請求の範囲】

【請求項１】固定長パケットを一時的に記憶するパケッ
トバッファ回路において、上記パケットの一定の位置にあるデータを上記パケット
から取り除き、上記パケットの残りのデータを入力デー
タの入力データ幅の整数倍のデータ幅のデータに変換す
る分配並列化部と、上記分配並列化部の出力データをデータの順序関係を保
存しながら、一時的に記憶するバッファメモリと、上記パケットから取り除いたデータを保存するデータ保
存手段と、上記バッファメモリの出力データのデータ幅を上記分配
並列化部の入力データのデータ幅と等しい幅に戻し、上
記データ保存手段で保存したデータを入れるスペースを
確保する多重化部と上記データ保存手段で保存したデータを、上記多重化部
の出力データ内の上記スペースに挿入する選択部とを設
けて構成されたパケットバッファ回路。
【請求項２】請求項第１記載において、上記データ保存
手段が上記分配並列化部で取り除かれたデータと同じデ
ータを上記バッファメモリの出力から作る回路で構成さ
れたパケットバッファ回路。
【請求項３】請求項第１記載において、上記データ保存
手段がメモリで構成されたパケットバッファ回路。
【請求項４】位置固定である検査符号を含んだ固定長パ
ケットを一時的に記憶するパケットバッファ回路におい
て、上記パケットの上記検査符号の少なくとも一部を取り除
き、上記パケットの残りのデータを入力データ幅のｋ
（ｋは整数）倍のデータ幅のデータに変換する分配並列
化部と、上記分配並列化部の出力データを書き込みデータの順序
関係および読み出しデータの順序関係を保存しながら記
憶するバッファメモリと、上記バッファメモリの出力データに対して、検査符号を
再計算する検査符号再計算部と、上記バッファメモリの出力データに対して、データ幅を
1/k倍に縮小し、検査符号を入れるスペースを確保する
多重化部と上記多重化部で確保されたスペースに上記検査符号再計
算部からの検査符号を挿入し、出力データを得る選択部
とをもつことを特徴とする、パケットバッファ回路。
【請求項５】請求項第４記載のパケットバッファ回路に
おいて、上記検査符号再計算部が上記バッファメモリの
出力データの代わりに、上記多重化部の出力データに対
して上記検査符号の再計算を行うように構成されたパケ
ットバッファ回路。
【請求項６】請求項第４又は第５記載のパケットバッフ
ァ回路に、更に、上記分配並列化部で取り除かれた検査
符号を保存する検査符号メモリと、上記検査符号再計算
部で再計算された検査符号と上記検査符号メモリから読
み出された検査符号とを照合し、上記バッファメモリ内
でのデータの変化又は誤りを検査する検査回路を付加し
て構成されたパケットバッファ回路。
【請求項７】請求項第６記載において、上記検査回路
が、更に、伝送路におけるビット誤りの検査機能を有す
るパケットバッファ回路。
【請求項８】請求項第４、第５、第６又は第７記載にお
いて、上記パケットが非同期転送モード（ATM）方式の
セルであるパケットバッファ回路。
【請求項９】請求項第４、第５、第６又は第７記載にお
いて、上記バッファメモリがFIFOメモリで構成されたパ
ケットバッファ回路。
【請求項１０】請求項第４、第５、第６又は第７記載に
おいて、上記バッファメモリが、ランダムアクセスメモリと、上記ランダムアクセスメモリの書き込みアドレスを発生
させる書き込みアドレス発生部と、上記ランダムアクセスメモリの読み出しアドレスを発生
させる読み出しアドレス発生部と、上記書き込みアドレス発生部の出力と上記読み出しアド
レス発生部の出力を選択的に上記ランダムアクセスメモ
リに与えるためのアドレス選択部とによって構成された
パケットバッファ回路。
【請求項１１】請求項第４、第５、第６又は第７記載に
おいて、上記バッファメモリが、デュアルポート形のランダムアクセスメモリと、上記ランダムアクセスメモリの書き込みアドレスを発生
させる書き込みアドレス発生部と、上記ランダムアクセスメモリの読み出しアドレスを発生
させる読み出しアドレス発生部と、によって構成されたパケットバッファ回路。
【請求項１２】位置固定である検査符号を含んだ固定長
パケットを一時的に記憶するパケットバッファ回路にお
いて、入力パケットの上記検査符号の一部もしくは全部を取り
除いてパケット長を調整し、上記パケットの区切りを守
ったまま上記パケットのデータ幅を拡張し、バッファメ
モリの書き込み／読み出し速度を低下させると共に、上
記バッファメモリの出力のデータ幅を上記パケットの本
来のデータ幅に戻す際に、上記検査符号を上記バッファ
メモリの出力データから復元することを特徴とするパケ
ットバッファ回路。
【請求項１３】位置固定である検査符号を含んだ固定長
パケットを一時的に記憶するパケットバッファ回路にお
いて、上記パケットの上記検査符号の一部もしくは全部を取り
除くと共に、上記パケットの残りのデータに対してデー
タ幅を拡張する手段と、書き込みデータの順序関係および読み出しデータの順序
関係を保存しながら、上記データ幅拡張手段の出力を一
時的に記憶する手段と、上記一時的に記憶する手段の出力データのデータ幅を元
に戻すと共に、検査符号を再計算した結果が入るスペー
スを確保する手段と、上記記憶する手段の出力データに対して、新たに検査符
号を再計算する再計算手段と、上記スペースに、上記再計算手段で計算した上記検査符
号を埋め込む手段、を有するパケットバッファ回路。
【請求項１４】位置固定である検査符号を含んだ固定長
パケットを処理するパケット処理回路において、上記パケットの上記検査長符号の少なくとも一部を取り
除き、上記パケットの残りのデータを入力データ幅のｋ
（ｋは整数）倍のデータ幅のデータに変換する分配並列
化部と、上記分配並列化部の出力データを処理するデータ処理回
路と、上記データ処理回路の出力データに対して、検査符号を
再計算する検査符号再計算部と、上記データ処理回路の出力データに対して、データ幅を
1/k倍に縮小し、検査符号を入れるスペースを確保する
多重化部と、上記多重化部で確保されたスペースに上記検査符号再計
算部からの検査符号を挿入し、出力データを得る選択部
とをもつパケット処理回路。