KR0181485B1 - 데이터 통신용 데이터 버퍼링 장치 - Google Patents

Abstract

본 발명은 데이터 통신용 데이터 버퍼링 장치에 관한 것으로, 보다 상세하게는 하나의 메모리에 이중 버퍼 구조를 갖는 송신 및 수신 버퍼를 설계하여 송수신용 데이터의 일시 저장이 가능하도록 한 데이터 통신용 데이터 버퍼링 장치에 관한 것이다.

이를 위한 본 발명은 입력되는 송수신 데이터를 일시 저장 및 그 데이터를 선택하여 출력하는 제 1 멀티플렉서부(100)와, 상기 제 1 멀티플렉서부(100)에 의하여 선택된 송신 또는 수신 데이터를 일시 저장하는 메모리부(200)와, 상기 메모리부(200)에 입력되는 송신 및 수신 데이터를 저장하기 위한 송신 버퍼 어드레스와 수신 버퍼 어드레스를 발생하여 그 발생된 어드레스 가운데 하나를 선택하여 출력하는 제 2 멀티플렉서부(300)와, 상기 메모리부(200)의 읽기/쓰기 신호를 발생하는 메모리의 읽기/쓰기 신호 발생기(400)와, 상기 메모리부(200)로부터 발생된 송수신 데이터를 송수신하기 위하여 일시 저장하는 송수신용 출력 레지스터부(500)로 구성한다.

Description

데이터 통신용 데이터 버퍼링 장치

본 발명은 데이터 통신용 데이터 버퍼링 장치에 관한 것으로, 보다 상세하게는 하나의 메모리에 이중 버퍼 구조를 갖는 송신 및 수신 버퍼를 설계하여 송수신용 데이터의 일시 저장이 가능하도록 한 데이터 통신용 데이터 버퍼링 장치에 관한 것이다.

도 1은 종래 기술에 따른 데이터 통신용 데이터 버퍼링 장치의 구성을 개략적으로 나타낸 블록도로서, 바이트 단위로 입력되는 송신 데이터를 일시 저장하는 송신 버퍼부(10)와, 외부로부터 바이트 단위로 입력되는 수신 데이터를 일시 저장하는 수신 버퍼부(20)로 구성된다.

여기서, 상기 송신 버퍼부(10)는 지정된 어드레스에 따라 입력되는 순서대로 저장하는 램(Random Access Memory, RAM)인 제 1 메모리(1)와, 상기 제 1 메모리(1)가 풀(Full)이 되면 입력되는 데이터를 지정된 어드레스에 따라 입력되는 순서대로 저장하는 램인 제 2 메모리(2)와, 상기 제 1 메모리(1)와 제 2 메모리(2) 가운데 하나를 스위칭하여 선택된 데이터를 출력하는 멀티플렉서(3)로 구성된다.

여기서, 상기 수신 버퍼부(20)는 지정된 어드레스에 따라 수신된 데이터를 입력되는 순서대로 저장하는 램인 제 3 메모리(4)와, 상기 제 3 메모리(4)가 풀(Full)이 되면 수신 데이터를 지정된 어드레스에 따라 입력되는 순서대로 저장하는 램인 제 4 메모리(5)와, 상기 제 3 메모리(4)와 제 4 메모리(5) 가운데 하나를 스위칭하여 선택된 데이터를 출력하는 멀티플렉서(6)로 구성된다.

이와같이 구성된 종래의 데이터 통신용 데이터 버퍼링 장치의 작용을 설명하면 다음과 같다.

두개의 램(1), (2)으로 이중 버퍼 구조를 형성하는 송신 버퍼부(10)는 이중 선입선출부(First-In First-Out, 이하 FIFO)를 구성하여 하나의 램에 송신할 데이터를 일시 저장(Write)하고 있는 동안에도 나머지 하나의 램에 저장된 데이터의 송신이 가능하며 또한, 두개의 램(4), (5)으로 이중 버퍼 구조를 형성하는 수신 버퍼부(20)도 이중 FIFO를 구성하여 하나의 램에 수신된 데이터를 저장(Write)하고 있는 동안에도 나머지 하나의 램에 저장된 데이터의 수신이 가능하다.

그러나 이와같은 종래의 데이터 통신용 데이터 버퍼링 장치는 송신 및 수신단에 각각 2개씩 모두 4개의 램을 사용하기 때문에 칩 제작시 램이 차지하는 면적과 램사이의 간격 등으로 인하여 칩의 크기가 커지고 비용 또한 상승되는 문제점이 있었다.

따라서, 본 발명의 목적은 이와같은 종래의 문제점을 감안하여 2개의 이중 FIFO구조를 갖는 각각의 버퍼를 하나의 램에 구성하여 송신 및 수신시 데이터를 일시 저장하는 데이터 버퍼링 동작을 수행함으로써 데이터 버퍼링에 필요한 메모리의 갯수 및 칩의 크기를 최소화하는 데이터 통신용 데이터 버퍼링 장치를 제공함에 있다.

도 1은 종래 기술에 따른 데이터 통신용 데이터 버퍼링 장치의 구성을 개략적으로 나타낸 블록도,

도 2은 본 발명에 따른 데이터 통신용 데이터 버퍼링 장치의 구성을 나타낸 블록도,

도 3은 본 발명에 따른 데이터 통신용 데이터 버퍼링 장치의 송/수신을 위한 동작 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

20, 30 : 입력 레지스터 40, 320 : 멀티플렉서

100 : 제 1 멀티플렉서부 200 : 메모리부

300 : 제 2 멀티플렉서부 310 : 주소 생성기

400 : 메모리의 읽기/쓰기 신호 발생기

500 : 송수신용 출력 레지스터부 510 : 송신용 출력 레지스터

520 : 수신용 출력 레지스터

이와같은 본 발명의 목적을 달성하기 위한 데이터 통신용 데이터 버퍼링 장치는 하나의 램상에 2개의 송신 버퍼와 2개의 수신 버퍼를 구성하여 각각 이중 FIFO구조를 형성함으로써 데이터의 송신 및 수신시의 데이터 버퍼링 기능을 수행하는 것을 특징으로 한다.

이하 본 발명에 따른 데이터 통신용 데이터 버퍼링 장치를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 데이터 통신용 데이터 버퍼링 장치의 구성을 나타낸 블록도로서, 입력되는 송수신 데이터를 일시 저장 및 그 데이터를 선택하여 출력하는 제 1 멀티플렉서부(100)와, 상기 제 1 멀티플렉서부(100)에 의하여 선택된 송신 또는 수신 데이터를 일시 저장하는 메모리부(200)와, 상기 메모리부(200)에 입력되는 송신 및 수신 데이터를 저장하기 위한 송신 버퍼 어드레스와 수신 버퍼 어드레스를 발생하여 그 발생된 어드레스 가운데 하나를 선택하여 출력하는 제 2 멀티플렉서부(300)와, 상기 메모리부(200)의 읽기/쓰기 신호를 발생하는 메모리의 읽기/쓰기 신호 발생기(400)와, 상기 메모리부(200)로부터 발생된 송수신 데이터를 송수신하기 위하여 일시 저장하는 송수신용 출력 레지스터부(500)로 구성한다.

여기서, 상기 제 1 멀티플렉서부(100)는 중앙 처리부(미도시)로부터 발생된 송신 데이터를 일시 저장하는 입력 레지스터(20)와, 외부로부터 수신된 데이터를 일시 저장하는 입력 레지스터(30)와, 상기 두 개의 입력 레지스터(20), (30)가운데 하나를 선택하여 그 저장된 데이터를 출력하는 멀티플렉서(40)로 구성한다.

여기서, 상기 메모리부(200)는 상기 멀티 플렉서(40)로부터 발생되는 송신 데이터를 일시 저장하는 송신 버퍼0와, 상기 송신 버퍼0가 풀(Full)이 되면 입력되는 송신 데이터를 순차적으로 일시 저장하는 송신 버퍼1과, 상기 멀티 플렉서(40)로부터 발생되는 수신 데이터를 일시 저장하는 수신 버퍼0와, 상기 수신 버퍼0가 풀(Full)이 되면 입력되는 수신 데이터를 순차적으로 일시 저장하는 수신 버퍼1으로 구성한다.

여기서, 상기 제 2 멀티플렉서부(300)는 시스템 클럭인 Clock1에 동기하여 상기 메모리부(200)의 송수신 버퍼의 주소를 발생하는 주소 생성기(310)와, 상기 주소 생성기(310)로부터 발생된 송수신 버퍼의 주소 가운데 하나를 선택하여 상기 메모리부(200)로 출력하는 멀티플렉서(320)로 구성한다.

여기서, 상기 송수신용 출력 레지스터부(500)는 상기 송신 버퍼0, 1로부터 발생되는 송신 데이터를 일시 저장 및 송신단(미도시)으로 출력하는 송신용 출력 레지스터(510)와, 상기 수신 버퍼0, 1로부터 발생되는 수신 데이터를 일시 저장하는 수신용 출력 레지스터(520)로 구성한다.

이와같이 구성된 본 발명에 따른 데이터 통신용 데이터 버퍼링 장치의 작용을 상세히 설명하면 다음과 같다.

먼저, 송수신 데이터의 일시 버퍼링을 위하여 128 바이트의 기억 용량을 갖는 하나의 램인 메모리부(200)를 4개의 블록으로 나누어 두개의 블록은 데이터의 송신용 이중 버퍼인 송신 버퍼0, 송신 버퍼1로 지정하고, 나머지 두개의 블록은 데이터의 수신용 이중 버퍼인 수신 버퍼0, 수신 버퍼1로 지정하여 이중 FIFO구조를 구성하며 상기 각 버퍼의 어드레스 지정은 0번지에서 31번지는 송신 버퍼0로 지정하며, 32번지에서 63번지는 송신 버퍼1로 지정하고, 64번지에서 95번지는 수신 버퍼0로 지정하며, 96번지에서 127번지는 수신 버퍼1로 지정한다.

따라서, 데이터의 송신은 중앙 처리부(미도시)에서 발생된 송신 데이터가 입력 레지스터(20)에 일시 저장된 후 멀티플렉서(40)에 의하여 스위칭되어, 시스템 클럭 신호 Clock1이 내부적으로 분주되어 얻어진 클럭 신호 Clock3가 하이 레벨인 구간에서 상기 Clock1에 의하여 얻어진 클럭신호 Clock2가 로우 레벨이 되면 송신 버퍼0 및 송신 버퍼1이 선택되며 쓰기 모드가 된다.

이때, 주소 생성기(310)에서 생성되는 송신 버퍼 주소에 메모리부(200)에 저장된 송신 데이타가 송신 버퍼0에 순차적으로 저장되며 상기 송신 버퍼0가 풀로 차면 송신할 데이터는 다음의 송신 버퍼1에 순차적으로 저장된다. 상기 두개의 송신 버퍼0,1은 이중 FIFO구조이므로 송신 순서는 먼저 쓰기 작업된 송신 버퍼0에 저장된 데이터부터 바이트 단위로 송신용 출력 레지스터(510)를 거쳐 송신단(미도시)으로 전송된다. 또한, 이중 버퍼 구조를 가지므로 데이터의 송신과 동시에 다른 하나의 버퍼에 쓰기 작업이 가능하다.

그리고 데이터의 수신은 외부로부터 수신된 데이터가 입력 레지스터(30)와 멀티플렉서(40)를 거쳐 시스템 클럭인 Clock1에 동기되어 내부적으로 분주되어 발생되는 클럭 신호 Clock3가 로우 레벨이 되고 그 구간에서 클럭신호 Clock2가 로우 레벨이 되면 수신 버퍼0,1이 선택되면서 쓰기 모드로 된다.

이때, 주소 생성기(310)에서 생성되는 수신 버퍼 주소에 따라 메모리부(200)의 수신 버퍼0에 순차적으로 저장되며 상기 수신 버퍼0가 풀로 차면 수신 데이터는 다음의 수신 버퍼1에 저장된다. 이때, 상기 두개의 수신 버퍼0,1은 이중 FIFO구조이므로 데이터의 수신 순서는 먼저 쓰기 작업된 수신 버퍼0에 저장된 데이터부터 바이트 단위로 수신용 출력 레지스터(520)에 출력된다.

또한, 수신 버퍼는 이중 버퍼 구조를 가지므로 데이터의 수신과 동시에 다른 하나의 수신 버퍼에 쓰기 작업이 가능하며 상기 수신 버퍼0가 풀로 되면 수신 버퍼0는 중앙 처리부(미도시)에 인터럽트를 요청함과 동시에 수신용 출력 레지스터(520)에 수신된 첫 번째 바이트부터 저장하면 상기 중앙 처리부는 수신 버퍼0가 아닌 수신용 출력 레지스터(520)로부터 수신된 데이터를 읽어들인다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따르면 하나의 램으로 구성된 메모리로부터 데이터의 송신 및 수신이 가능하므로 데이터의 버퍼링에 필요한 램의 수를 최소화함으로써 칩의 크기를 최소화하고 비용 또한 절감시킬 수 있다.

Claims (5)

1. 입력되는 송신 데이터와 수신 데이터 가운데 하나를 선택하여 출력하는 제 1 멀티플렉서부와, 상기 제 1 멀티플렉서부로부터 출력된 데이터를 일시 저장하는 소정의 기억 용량을 갖는 메모리부와, 상기 메모리부가 송신 버퍼로 지정되면 송신 버퍼 주소를 출력하고 수신 버퍼로 지정되면 수신 버퍼 주소를 출력하는 제 2 멀티플렉서부와, 상기 메모리부가 데이터 수신시에는 쓰기 신호를 발생하고 데이터 송신시에는 읽기 신호를 발생하는 메모리의 읽기/쓰기 신호 발생부와, 상기 메모리부로부터 송신 및 수신하기 위하여 발생된 데이터를 일시 저장하는 송수신용 출력 레지스터부를 포함하는 것을 특징으로 하는 데이터 통신용 데이터 버퍼링 장치.
2. 제 1 항에 있어서, 상기 메모리부는 송신 버퍼부와, 수신 버퍼부를 포함하는 것을 특징으로 하는 데이터 통신용 데이터 버퍼링 장치.
3. 제 2 항에 있어서, 상기 송신 버퍼부는 송신 버퍼 0, 1의 2개의 버퍼로 구성됨을 특징으로 하는 데이터 통신용 데이터 버퍼링 장치.
4. 제 2 항에 있어서, 상기 수신 버퍼부는 수신 버퍼 0, 1의 2개의 버퍼로 구성됨을 특징으로 하는 데이터 통신용 데이터 버퍼링 장치.
5. 제 3 항 또는 제 4 항에 있어서, 상기 송신 버퍼부와 수신 버퍼부는 이중 FIFO구조를 갖는 것을 특징으로 하는 데이터 통신용 데이터 버퍼링 장치.