JPS5837739A

JPS5837739A - バツフアメモリ装置

Info

Publication number: JPS5837739A
Application number: JP56135123A
Authority: JP
Inventors: Kazuhide Iwata; 岩田　和秀; Shigeki Shibayama; 柴山　茂樹; Yutaka Hitai; 比田井　裕; Shigeru Koyanagi; 滋小柳
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-08-28
Filing date: 1981-08-28
Publication date: 1983-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はネットワークを介して接続された複数のコンビ
、−声量や；ンピ、−夕とその周辺装置との間のデータ
転送を高効率に整合性良く行い得るパックアメモリ装置
に関する。

ネットワークを介して接続された複数のコンビ、−声量
でデータ転送を行ったシ、あるいはコンビ、−タとその
周辺装置である磁気ディスク装置や磁気テープ装置との
間でデータ転送を行う場合、両者の動作速度の異なりに
起因するデータ転送エラーを防ぐべく、データ転送の整
合をとることが必要である。こ０整倉には、通常パック
アメモリを両者のデータ転送路に介在させることによシ
行われる。しかし、高速度なｒ−夕転送を行うに社、上
記パ、７アメモリとして単に２ンダム・アクセス・メモ
リ（ＲＡＭ　）を用いるだけでは不十分であり、データ
転送を行う両者からのアクセス要求に速やかに応答する
ことが必要である。即ち、送シ側より転送されたデータ
を順次格納し、受は側からのアクセス要求に応じて上記
データを格納順序に、っまり先に格納されたデータから
願に連中かに読出すことが必要である。この機能は一般
にＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｌｒａｔ　０ａｔ）
機能と称され、この機能を備えたパックアメモリ装置が
従来よ）幾つか提唱されている。然し乍ら、これらの従
来装置は、いずれも転送データをその入力段から出力段
ヘシフトさせて上記機能を果すべく構成されている。こ
の為、メモリ構成を大容量化した場合、上記データのシ
フト処理によるデータ伝播時間遅れが大きくなシ、デー
タ転送の高速性が失われると云う不具合がありた。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするとζろは、データ転送を行う装置両者の処
理機能を損うことなしに大きな伝播時間遅れを招くこと
なく効率の良いデータ転送を可能とする大容量化に適し
九実用性の高いパ、ファメモリ装置を提供することにあ
る。

本発明の概要は、第１および第２のメモリの入力側に入
力データを交互に格納する２つ入力レジスタを設け、こ
れらの入力レジスタに格納されたデータを同時に読出し
て上記第１および第２のメモリにそれぞれ書込み、また
第１および第２のメモリに書込まれたデータを同時に読
出して２つの出力レジスタにそれぞれ格納するよ５に構
成すると共に、上記！１および第２０メ篭りの同時アド
レス指定によるデータの書込みと読出しとをアクセス要
求とは独立に交互に行わしめることによシ、書込みと読
出しの同時アクセスを可能とし、且つ大きな伝播時間遅
れを招くことなしに大容量化を図ることを可能として上
述し丸目的を効果的に達成したものである。

以下、図面を参照して本発明の一実施例につき説明する
。

第１図は実施例装置の基本的構成を示す図で、第２図（
１）〜（ｈ）はその動作例を示すタイミング図である。

フンダム・アクセス・メモリ（ＲＡＭ　）からなる第１
および第２のメモリｚ、’ｔｄ、各メモリアドレスを同
時アクセス可能なものであ如、例えば独立した２つのＲ
ＡＭ　、あるいは１つのＲＡＭのメモリ領域を２つのブ
ロックに区分して設けられる。こむでは、１つのＲＡＭ
　Ｃ）メモリ領域を２つのプロ、りに区分されて第１お
よび第２のメモリが設けられているものとすると、これ
らの第１および第２のメモリ１，２は、連続する２つの
アドレス（２語）が同時アクセス可能に構成され、ｇｌ
のメモリ１としては偶数アドレスが、また第２のメモリ
２としては奇数アドレスがそれぞれ割尚てられる。そし
て、第１および第２のメモリ１．２の入力段には、入力
データを交互に格納する２つの入力レジスタ３，４が上
記メモリ１．２に対応して設けられておシ、またその出
力段には２つの出力ｌ／レジスタ、６がメモリ１，２に
対応して設けられている。第１および第２のメモリ１．
２は入力レジスタ３４にそれぞれ格納されたデータを同
時アクセスしてこれを書込み、またこれらの書込んだデ
ータを同時アクセスして読出し、出力レジスタ５６に格
納するものである。そして、これらの出力レジスタ５．
６に格納され九データはセレクタ１を介して交互に読出
されて転送される。

さて、前記第１および＃Ｉ２のメモリノ、２のデータ書
込みとデータ読出しは、データ転送を行う装置両者のア
クセス要求とは無関係に交互に繰返えされておシ、その
アドレスは上記アクセス要求によって制御されている。

即ち、データ書込−）／読出しアドレスは、常時は一定
に保たれておｐ％上記アクセス要求を受けたときインク
リメントされる等して更新されている。そして、このア
ドレス制御は、第１および第２のメ篭９１．２に対して
１語づつ同時に、つｔｂ２１）単位で行われている。こ
れによシ、データの書込みと読出しとが交互に行われて
いるにも拘らず、外部的には連続的なデータの書込みと
その貌出しが行われ、且つＦＩＦＯ機能が呈せられるよ
うＫなりている。そして、メモリ１．２の大容量化に際
しても、その伝播時間遅れが増えることのないようＫな
りている。

今、このように構成された装置の基本的動作につき例示
する。第２図（ａ）は時刻ｔｌ、ｔｓ＋ｔ４＋ｔ６＋ｔ
＠ｓｔ＠に発せられるデータ送ル側からの書込み要求Ｗ
、、Ｗ、〜Ｗ−を示しておシ、また同図（ｂ）は時刻’
４　　Ｉｔ、、ｔ、＋ｊ＠に発せられるデータ受は側か
らの読出し要求Ｒ１，Ｒ，〜Ｒ４を示している。しかし
て、上記書込み要求Ｗ１１　ｗ、−ｗ、と共に転送され
るｒ−タｄ１゜ｄ１〜ｄ・は−語づつ交互に第２図（ｃ
）　（ｄ）に示すように入力レジスタ３．４に格納され
る。尚、これらの入力レジスタ３．４に格納されたデー
タは、次の新しいデータが入力されるまで保持される。

従りて、新しいデータが入力される都度、入力レジスタ
３．４の内容は交互に更新される。しかして、上記入力
レジスタ３，４にそれぞれ格納されたデータ社、第１お
よび第２のメモリ１，２の書込み動作時に同時に読出さ
れて、各メモリ１，２０所定アドレスに同時に書込まれ
る。このアドレスは、アクセス要求を受ける都度更新さ
れるものであるから、最初は第１のメモリ１のアドレス
「０」と第２のメモリ２のアドレス「１」に入力データ
がそれぞれ書込まれる。そして、次の書込み動作時に新
しいアクセス要求と新しい入力データが与えられないと
きには、同じ格納データが再度同じアドレスに書込まれ
ることＫな夛、従ってこのときアドレスデータの変更は
ない、そして、新たなアクセス要求があったとき、アド
レスがｒＯＪから「２」Ｋ変更され、そのアドレスに新
たなデータが書込まれるととＫなる。従って第１および
第２のメモリ１，２の格納データとそのアドレスは第２
図（・）Ｋ示すようになる。第２図（・）にお込て上段
は第１のメモリ１をまえ下段は第２のメモリ２を示して
お夛％’１（ｋ）は１番目の入力データをアドレス伽）
に格納することを示している。

これによシ、入力データは、アクセス要求に従りて連続
的に第１および籐２のメモリ１，２に書込まれる。

一方、これら第１および第２のメモリ１，２に格納され
たデータは、２語づつ同時に読出されている。このデー
タ読出しアドレスは、先に説明し九ようにデータ受は側
からのアクセス要求を受けて更新される。つまり、との
絖出しアドレスは、先の書込みアドレスと同じ順序で更
新されるよう罠なっており、従って最初は第１のメモリ
１のアドレスｒＯＪのデータが読出されて出力レジスタ
５に格納されると同時に、第２のメモリｌのアドレス「
１」のデータが読出されて出力レジスタ６に格納される
。この読出しアドレスは、アクセス要求がないときには
、そのｉｔ保持され、アクセス要求を受けて次のアドレ
ス値に更新される。故に、出力レジスタ５、Ｃには、ア
クセス要求が発せられる都度、新しいデータが格納され
ることになる。

従って、今、前記書込み要求を受けてメモリ１．２のア
ドレスｒ　ＯＪｒ　Ｉ　Ｊにデータが格納されたとき、
その次のタイミングである読出し時には、上記データは
即時読出されて出力レジスタ５．ｉに格納される。そし
て、次の読出し動作時までにアクセス要求がなく、上記
出力レジスタ５．σからデータが転送されていないとき
には、再度同じアドレスからデータが読出されて出力レ
ジスタ５．−に格納される。従りて、この場合には出力
レジスタ５．ｅのデータ変更はないことになる。また上
記した次の読出し時までの間にアクセス要求があシ、出
力レジスタｓ、ｉからのデータ転送がなされているとき
には、読出しアドレスが更新される。従って、新しいア
ドレスからのデータが出力レジスタ５゜Ｃにセットされ
ることになる。故に、出力レジスタ５．８には常に新し
いデータがセットされ、アクセス要求を受ける都度、転
送されることになる。即ち、出力レジスタ５．６には第
２図（ｆ）葎）にそれぞれ示すように、アドレス要求の
発生に追従して新しいデータがセットされ、同図（ｈ）
に示すようにアクセス要求に応じて交互に出力されるこ
とになる。尚、第２図（・）の時刻１．において、本（
−で示されるようにアドレス「３」からデータ本が読出
されることが示されるが、これ拡アドレス「３」には、
未だデータが格納されていないことを意味している。そ
して、このアドレス「３」にデータが格納されたとき、
その次のタイ建ンダで連中かにそのデータが出力レジス
タにセットされることになる。故に、メモリ１，２に書
込まれたデータはアクセス要求に従って、連続的に読出
されることになる。

かくしてこのように構成された装置によれば、入力デー
タは１タイ建ングの遅れを持って出力レジスタにセット
されるので、その伝播時間遅れを非常に短くすることが
できる。しかもこの伝播時間遅れはメモリ１，２の大容
量化を図っても変ることがないので、容易に大容量化を
図シ得る。ｔた上記のように伝播時間遅れが短いので高
効率のＦＩＦＯ機能を実現できる。しかも、本装置に対
するデータの書込みと、その読出しをそれぞれ連続的に
行い得るので、データ転送装置間の整合性を十分高める
ことができる上、上述したように制御性も簡単なので実
用的利点が多大である。

第３図は上記した装置を実現したアドレス制御部を含む
装置概略構成図であ・！Ｄ、ｌｉｔおよび第２のメモ９
ｒ、ｘ等は同一符号を付して示してＴｏゐ、を九第４図
（１）〜（１）はその動作タイミング図である。

メモリ１．２のアドレスは、セレクタ１１＃１２を介し
て指定制御されるように構成されている。即ち、第１の
メモリ１のアドレスを制御する書込みカウンタＩＪと読
出しカウンタ１４の各カウントアドレス値はセレクタ１
１を介してｌタイ建ング毎に交互に抽出され、第１のメ
モリ１に与えられている。ｔた第２のメモリ２のアドレ
スを制御する書込みカウンタ１−５と読出しカウンタ１
＃の各カウントアドレス値はセレク／１２を介して１タ
インング毎に交互に抽出されて第２のメモリ２に与えら
れている。これらのセレクタ１１．１１は制御部１７の
制御を受けて同期動作するもので、メモリ１，２の書込
み動作と貌出し動作とを同時設定している。

書込みステータス回路１８は、データ送シ側からのアク
セス要求を７す、グフロ、プで受け、そのＱ、Ｑ出力を
ｒ−）回路を介してタイミング同期させて書込みカウン
タ１Ｂ、１５に与えている。これによシ書込みカウンタ
１３，１Ｂはアクセス要求を受ける都度、交互に歩道さ
れている。一方、読出しステータス回路１９は、データ
受は側からのアクセス要求を７リツグフロ、グで受け、
そのＱ、Ｑ出力をダート回路を介してタイミング同期さ
せたのち読出しカウンタ１４．１ｇに与えている。これ
によって胱出しカウンタ１４．１６はアクセス要求を受
ける都度、交互に歩進されている。ｔた、書込みカウン
タ１５、読出しカウンタ１６の出力は、前記制御部１ｒ
に与えられておシ、制御部１１はこれらの信号を受けて
前記セレクタ１１．１１およびセレクタ１の切換動作を
制御すると共に、データ送シ側およびデータ受は側にそ
れぞれステータス信号を出力している。

従りて、このような構成のアドレス制御部を備えた本装
置によれば、データ送シ側よシアクセス要求が発せられ
ると、その要求信号は７す、ゾフロ、グによシ分局され
たのちカウンタｌｓ、１１に与えられ、そのアドレス値
を歩道する。従って入力データは、これらのカウンタ１
３　ｅ　１　Ｍによって指定される第１および第２のメ
モリ１，２の各アドレスに交互・に連続的に、タイ（ン
グ的には１タイミングおきに２＠づつ同時に書込まれる
ことになる。

一方、データ愛社側からのアクセス要求が第４図（ａ）
に示すように与えられたとき、同要求信号は７リツｆ７
０．グによりて第４図（ｂ）に示すように分周される。

そして、この分周出力Ｑ。

すと、上記要求信号とのｒ−）出力は、第４図（＠）（
・）に示すように１タイミングずれたものとして生成さ
れる。とれＫようて、貌出しカウンタ１４．１εのカウ
ントアドレス値は第４図（ｄ）（ｆ）Ｋそれぞれ示すよ
うに変化する。尚、ここでは、カウンタアドレスをそれ
ぞれ独立なものとして示している。これによりて、第１
および第２のメモリ１．１は第４図（ｇ）Ｋ示すように
、読出しカウンタ１４．１ｉＫよりてそれぞれ独立にア
ドレス指定されることになる。この結果、出力レジスタ
５．＃には第４図（ｈ）に力、コを付して全体的なアド
レスを示すように、第１および第２０メ４９　Ｊ　、ｊ
Ｏ各子アドレスデータが順次読出されることになる。そ
して、これらの出力レジスタ５，６に格納されたデータ
は、アクセス要求を受ける都度交互に選択されて転送さ
れることになるので、その転送データ列は第４図（１）
Ｋ示すようになる。故に、データは格納された順序で読
出されることにな夛、ここにＦＩＦＯ機能が実現される
ことになる。

このように本装置は、そのアドレス制御部を含めて非常
に簡単に構成することができ、しかも第１および第２の
メモリ１，２０大容量化を容易に図ることができる。し
かも、アクセス要求を受けて、書込みカウンタｘｓ、ｚ
ｓ＠るいは読出しカウンタ１４．１６のアドレスを制御
するだけで、そのＦＩＦＯ機能を効果的に果すことがで
きる。

以上説明したように本発明によれば伝播時間逼れと唸無
関係に大容量化を図ることができ、データ転送を行う装
置両者間の整合を図うて連続的なデータ書込みとその読
出しを行うことができ、その実用的利点が多大である。

尚、本発明状上記実施例に限定されるものではない０例
えば第１のメモリと第２のメモリとは独立なＲＡＭであ
りてもよく、また１つのＲＡＭのメ篭り領域を２つのブ
ロックに分けたものであってもよい、１ｆｔその記憶容
量も仕様に応じて定めればよい、ｔたメモリのアドレス
制御部の構成も仕様に応じて変形することが可能である
。＊するに本発ｌ５Ｉｉａ１その要旨を逸脱しない範囲
で種々変形して実施することができる。

【図面の簡単な説明】

１１！ｌＨＦ１本発明装置の基本的な構成を示す図、第
２図（荀〜伽）はその動作を示すタイミング図、第３図
紘本発明の一実施例を示す概略構成図、第４図葎）〜（
１）は実施例装置におけるデータ読出し動作を示すタイ
ミング図である。Ｊ−ｊｌｌｌＯメ毫り、２・・・第２のメモリ、３゜４
−・入力レジスタ、５，６・・・出力レジスタ、７−・
セレクタ、１１．１１−セレクタ、１３．１５・・・書
込みカウンタ、１４．１６・・・読出しカラン１．１Ｆ
−１１制御部、１＃−・書込みステータス回路、１９・
・・読出しステータス回路。出願人代理人　弁理士　鈴　江　武　彦第１図第２図

Claims

【特許請求の範囲】

入力データを交互に格納する２つの入力レジスタと、同
時アドレス指定制御されて上記２つの入力レジスタに格
納されたデータを同時に書込む第１および第２のメモリ
と、同時アドレス制御されて上記第１および第２のメモ
リから同時に読出されたデータをそれぞれ格納する２つ
の出力レジスタと、前記第１および第２のメモリのデー
タ書込みアドレスとデータ読出しアドレスとを交互に連
続して指定するアドレス制御部とを具備したことを特徴
とするパックアメモリ装置。