JPS6337411B2 - - Google Patents
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- JPS6337411B2 JPS6337411B2 JP57104759A JP10475982A JPS6337411B2 JP S6337411 B2 JPS6337411 B2 JP S6337411B2 JP 57104759 A JP57104759 A JP 57104759A JP 10475982 A JP10475982 A JP 10475982A JP S6337411 B2 JPS6337411 B2 JP S6337411B2
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- JP
- Japan
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- data
- address
- bit
- storage circuit
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- 238000013500 data storage Methods 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はデータ変換方式に関する。
一般に、複数ビツトで語（ワード）を構成する
ビツト直列データは、データ通信分野において、
極めて一般的に使用されるデータ形式である。
ビツト直列データは、データ通信分野において、
極めて一般的に使用されるデータ形式である。
さらに、近年、情報処理装置間のデータ転送に
おいても、そのインタフエースの物理的簡単さか
ら、ビツト直列データを扱うようになつてきてい
る。
おいても、そのインタフエースの物理的簡単さか
ら、ビツト直列データを扱うようになつてきてい
る。
このようなデータ形式において送信側と受信側
との間にデータ定義、すなわち、ビツト配列の順
序性の一致が無い場合がある。
との間にデータ定義、すなわち、ビツト配列の順
序性の一致が無い場合がある。
このような場合には、送信側あるいは受信側ど
ちらかのデータ定義に合致するようなビツト配列
のビツト直列データに変換しなければならない。
ちらかのデータ定義に合致するようなビツト配列
のビツト直列データに変換しなければならない。
従来のデータ変換方式は、受信側あるいは送信
側の装置のプログラムによつてビツト配列の変換
を実現している。
側の装置のプログラムによつてビツト配列の変換
を実現している。
このため、従来のデータ変換方式は、プログラ
ムの複雑化およびシステム処理速度の低下を招く
という欠点があつた。
ムの複雑化およびシステム処理速度の低下を招く
という欠点があつた。
本発明の目的は、プログラムを簡単化でき、か
つ、システム処理速度を向上できるデータ変換方
式を提供することにある。
つ、システム処理速度を向上できるデータ変換方
式を提供することにある。
すなわち、本発明の目的はプログラムを簡単化
し、かつ、システム処理速度を向上させ、さらに
必要に応じてデータを挿入、重複、削除すること
のできるデータ変換方式を提供することにある。
し、かつ、システム処理速度を向上させ、さらに
必要に応じてデータを挿入、重複、削除すること
のできるデータ変換方式を提供することにある。
本発明のデータ変換方式は、第１のアドレスを
出力するアドレス指定手段と、少なくとも出力し
たいビツト直列データのビツト数だけ出力したい
ビツト順序になるように予じめ前記第１のアドレ
スに応じて第２のアドレスが格納されており前記
第１のアドレスに応じて前記第２のアドレスを出
力するアドレス情報格納手段と、入力されたビツ
ト直列データをビツトごとに格納し前記第２のア
ドレスに応じて１ビツトずつ読み出して一連のビ
ツト直列データとして出力するデータ格納手段と
を含んで構成される。
出力するアドレス指定手段と、少なくとも出力し
たいビツト直列データのビツト数だけ出力したい
ビツト順序になるように予じめ前記第１のアドレ
スに応じて第２のアドレスが格納されており前記
第１のアドレスに応じて前記第２のアドレスを出
力するアドレス情報格納手段と、入力されたビツ
ト直列データをビツトごとに格納し前記第２のア
ドレスに応じて１ビツトずつ読み出して一連のビ
ツト直列データとして出力するデータ格納手段と
を含んで構成される。
すなわち、本発明のデータ変換方式は、入力さ
れたビツト直列データのビツト配列を変換して出
力するデータ変換方式において、入力されたビツ
ト直列データを一旦データ記憶手段に格納し、そ
の後、前記データ記憶手段から出力するときのア
ドレス情報をあらかじめ格納しているアドレス記
憶手段をアドレス指定手段の指示により読み出
し、その出力により前記データ記憶手段から読み
出すことによつてビツト直列データを変換するよ
うにしている。
れたビツト直列データのビツト配列を変換して出
力するデータ変換方式において、入力されたビツ
ト直列データを一旦データ記憶手段に格納し、そ
の後、前記データ記憶手段から出力するときのア
ドレス情報をあらかじめ格納しているアドレス記
憶手段をアドレス指定手段の指示により読み出
し、その出力により前記データ記憶手段から読み
出すことによつてビツト直列データを変換するよ
うにしている。
すなわち、本発明のデータ変換方式は、入力さ
れたビツト直列データのビツト順位を変換して出
力するデータ変換方式において、入力されたビツ
ト直列データを格納するデータ格納手段と、前記
データ格納手段の個々のビツト対応にその位置を
指定するためのアドレス情報があらかじめ格納さ
れているアドレス情報格納手段と、前記アドレス
情報格納手段から前記データ格納手段へアドレス
情報を出力するために、前記アドレス情報格納手
段に対するアドレスを指定するアドレス指定手段
とを設け、前記データ格納手段に、前記ビツト直
列データを１ビツトずつ入力した後、前記アドレ
ス指定手段の指示により、前記アドレス情報格納
手段から出力されるアドレス情報によつて、前記
データ格納手段から１ビツトずつビツト直列デー
タを出力するように構成される。
れたビツト直列データのビツト順位を変換して出
力するデータ変換方式において、入力されたビツ
ト直列データを格納するデータ格納手段と、前記
データ格納手段の個々のビツト対応にその位置を
指定するためのアドレス情報があらかじめ格納さ
れているアドレス情報格納手段と、前記アドレス
情報格納手段から前記データ格納手段へアドレス
情報を出力するために、前記アドレス情報格納手
段に対するアドレスを指定するアドレス指定手段
とを設け、前記データ格納手段に、前記ビツト直
列データを１ビツトずつ入力した後、前記アドレ
ス指定手段の指示により、前記アドレス情報格納
手段から出力されるアドレス情報によつて、前記
データ格納手段から１ビツトずつビツト直列デー
タを出力するように構成される。
次に、本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
第１図は、本発明の第一の実施例を示すブロツ
ク図である。
ク図である。
本発明のデータ変換方式を示すデータ変換部２
０は、データ記憶回路１と、アドレス記憶回路３
と、レジスタ５とを含んで構成されている。
０は、データ記憶回路１と、アドレス記憶回路３
と、レジスタ５とを含んで構成されている。
ビツト直列データ出力部１０からは、ビツト直
列データSD１が出力される。データ記憶回路１
は、アドレス記憶回路３から出力されるアドレス
データAD０で指定されるアドレス位置に、この
ビツト直列データSD１を１ビツトずつ格納する。
データ記憶回路１へのビツト直列データSD１の
格納が終了すると、データ記憶回路１の中の、ア
ドレス記憶回路３から出力されるアドレスデータ
AD０で指定されるアドレス位置から１ビツトず
つビツト直列データSD２が読み出され、ビツト
直列データ入力部３０に送られる。
列データSD１が出力される。データ記憶回路１
は、アドレス記憶回路３から出力されるアドレス
データAD０で指定されるアドレス位置に、この
ビツト直列データSD１を１ビツトずつ格納する。
データ記憶回路１へのビツト直列データSD１の
格納が終了すると、データ記憶回路１の中の、ア
ドレス記憶回路３から出力されるアドレスデータ
AD０で指定されるアドレス位置から１ビツトず
つビツト直列データSD２が読み出され、ビツト
直列データ入力部３０に送られる。
アドレス記憶回路３から出力されるアドレスデ
ータAD０は、データ記憶回路１へのビツト直列
データSD１の格納およびデータ記憶回路１から
のビツト直列データSD２出力時におけるアドレ
スを指定する。同時にアドレス記憶回路３から出
力されるアドレスデータAD１はレジスタ５に供
給され、格納および出力の１ビツトごとの終了時
点でレジスタ５に取り込まれ、アドレス記憶回路
３から次のアドレスデータAD０，AD１を読み
出すためのアドレスデータAD２として、アドレ
ス記憶回路３に供給される。
ータAD０は、データ記憶回路１へのビツト直列
データSD１の格納およびデータ記憶回路１から
のビツト直列データSD２出力時におけるアドレ
スを指定する。同時にアドレス記憶回路３から出
力されるアドレスデータAD１はレジスタ５に供
給され、格納および出力の１ビツトごとの終了時
点でレジスタ５に取り込まれ、アドレス記憶回路
３から次のアドレスデータAD０，AD１を読み
出すためのアドレスデータAD２として、アドレ
ス記憶回路３に供給される。
また、アドレス記憶回路３にはデータ記憶回路
１のアドレス位置を指定するアドレス情報が、格
納時に使用する記憶部には格納するビツト直列デ
ータSD１のビツト数だけ、出力時に使用する記
憶部には出力したいビツト直列データSD２のビ
ツト数だけ、出力したいビツト順序になるように
あらかじめ書き込まれている。この格納時と出力
時のアドレス情報を適宜決定することによつてビ
ツト順位の変換だけでなくデータの挿入削除を行
うこともできる。
１のアドレス位置を指定するアドレス情報が、格
納時に使用する記憶部には格納するビツト直列デ
ータSD１のビツト数だけ、出力時に使用する記
憶部には出力したいビツト直列データSD２のビ
ツト数だけ、出力したいビツト順序になるように
あらかじめ書き込まれている。この格納時と出力
時のアドレス情報を適宜決定することによつてビ
ツト順位の変換だけでなくデータの挿入削除を行
うこともできる。
以下に、データ順位の変換についてより具体的
に述べる。
に述べる。
第１の例として、ビツト直列データSD１が
「Ｂ，Ｄ，Ａ，Ｃ」の順に入力され「Ａ，Ｂ，Ｃ，
Ｄ」の順にビツト直列データSD２を出力したい
とする。
「Ｂ，Ｄ，Ａ，Ｃ」の順に入力され「Ａ，Ｂ，Ｃ，
Ｄ」の順にビツト直列データSD２を出力したい
とする。
この時には、アドレス記憶回路３には、第２図
ａに示すようにあらかじめアドレスデータAD１
を書き込んでおく。
ａに示すようにあらかじめアドレスデータAD１
を書き込んでおく。
先ず最初にレジスタ５にアドレス情報“０”が
初期設定されているとすると、このレジスタ５か
ら供給されるアドレスデータAD２は“０”とな
る。この“０”なるアドレスデータAD２がアド
レス記憶回路３に供給されると、第２図ａに示す
ようにアドレス記憶回路３のアドレス“０”から
読み出されるアドレスデータAD１は“６”であ
る。このときアドレスデータAD１の下位ビツト
であるアドレスデータAD０は“２”なので、こ
れが供給されるデータ記憶回路１のアドレス
“２”にはビツト直列データSD１の最初のビツト
（ここでは「Ｂ」）が格納される。そしてこの格納
が終了すると、レジスタ５には“６”なるアドレ
スデータAD１が取り込まれる。このレジスタ５
の値“６”がアドレスデータAD２としてアドレ
ス記憶回路３に供給され、そのアドレス“６”か
ら第２図ａに示すように“４”なるアドレスデー
タAD１を読み出す。このときこのアドレスデー
タAD１の下位ビツトであるアドレスデータAD
０は第２図ａに示すように“０”なので、これが
供給されるデータ記憶回路１のアドレス“０”に
はビツト直列データSD１のビツト（ここでは
「Ｄ」）が格納される。この格納が終了すると、前
述のようにレジスタ５にはデータ“４”が取り込
まれ、これがアドレスデータAD２としてアドレ
ス記憶回路３に供給される。このような動作を続
けることによりアドレスデータAD２は、“０”
→“６”→“４”→“５”と変化する。
初期設定されているとすると、このレジスタ５か
ら供給されるアドレスデータAD２は“０”とな
る。この“０”なるアドレスデータAD２がアド
レス記憶回路３に供給されると、第２図ａに示す
ようにアドレス記憶回路３のアドレス“０”から
読み出されるアドレスデータAD１は“６”であ
る。このときアドレスデータAD１の下位ビツト
であるアドレスデータAD０は“２”なので、こ
れが供給されるデータ記憶回路１のアドレス
“２”にはビツト直列データSD１の最初のビツト
（ここでは「Ｂ」）が格納される。そしてこの格納
が終了すると、レジスタ５には“６”なるアドレ
スデータAD１が取り込まれる。このレジスタ５
の値“６”がアドレスデータAD２としてアドレ
ス記憶回路３に供給され、そのアドレス“６”か
ら第２図ａに示すように“４”なるアドレスデー
タAD１を読み出す。このときこのアドレスデー
タAD１の下位ビツトであるアドレスデータAD
０は第２図ａに示すように“０”なので、これが
供給されるデータ記憶回路１のアドレス“０”に
はビツト直列データSD１のビツト（ここでは
「Ｄ」）が格納される。この格納が終了すると、前
述のようにレジスタ５にはデータ“４”が取り込
まれ、これがアドレスデータAD２としてアドレ
ス記憶回路３に供給される。このような動作を続
けることによりアドレスデータAD２は、“０”
→“６”→“４”→“５”と変化する。
この間に、アドレスデータAD２によりアドレ
ス記憶回路３から読み出されるアドレスデータ
AD１の下位ビツトであるアドレスデータAD０
は、“２”→“０”→“１”→“３”と変化し、
データ記憶回路１にビツト直列データSD１が格
納される。この時データ記憶回路１の中のアドレ
ス“０”、“１”、“２”、“３”にはそれぞれ「Ｄ」
、
「Ａ」、「Ｂ」、「Ｃ」が格納される。さらに、アド
レスデータAD２は“７”→“１”→“２”→
“３”と変化し、この間アドレスデータAD０は
“１”→“２”→“３”→“０”と変化して、デ
ータ記憶回路１からビツト順位の変換されたビツ
ト直列データSD２が読み出される。
ス記憶回路３から読み出されるアドレスデータ
AD１の下位ビツトであるアドレスデータAD０
は、“２”→“０”→“１”→“３”と変化し、
データ記憶回路１にビツト直列データSD１が格
納される。この時データ記憶回路１の中のアドレ
ス“０”、“１”、“２”、“３”にはそれぞれ「Ｄ」
、
「Ａ」、「Ｂ」、「Ｃ」が格納される。さらに、アド
レスデータAD２は“７”→“１”→“２”→
“３”と変化し、この間アドレスデータAD０は
“１”→“２”→“３”→“０”と変化して、デ
ータ記憶回路１からビツト順位の変換されたビツ
ト直列データSD２が読み出される。
また、第２の例として、「Ｄ，Ｃ，Ｂ」を「Ａ，
Ｂ，Ｃ，Ｄ」の順に「Ａ」を挿入して送りたい時
には、第２図ｂに示すようにあらかじめアドレス
記憶回路３にアドレスデータAD１を書き込んで
おき、さらにデータ記憶回路１のアドレス“３”
に「Ａ」を書き込んでおけば良い。
Ｂ，Ｃ，Ｄ」の順に「Ａ」を挿入して送りたい時
には、第２図ｂに示すようにあらかじめアドレス
記憶回路３にアドレスデータAD１を書き込んで
おき、さらにデータ記憶回路１のアドレス“３”
に「Ａ」を書き込んでおけば良い。
さらに、第３の例として、「Ｃ，Ａ，Ｄ，Ｂ」
を「Ａ，Ｂ，Ｃ」の順に「Ｄ」を削除して送りた
い時には、第２図ｃに示すようにアドレス記憶回
路３にアドレスデータAD１を書き込んでおく。
を「Ａ，Ｂ，Ｃ」の順に「Ｄ」を削除して送りた
い時には、第２図ｃに示すようにアドレス記憶回
路３にアドレスデータAD１を書き込んでおく。
次に、本発明のもう一つの実施例について、説
明する。
明する。
第３図は、本発明の第二の実施例を示すブロツ
ク図である。
ク図である。
本発明のデータ変換方式を示すデータ変換部２
１は、データ記憶回路２と、アドレス記憶回路４
と、切替回路６と、カウンタ７とを含んで構成さ
れる。
１は、データ記憶回路２と、アドレス記憶回路４
と、切替回路６と、カウンタ７とを含んで構成さ
れる。
ビツト直列データ出力部１１からは、ビツト直
列データSD３が出力される。データ記憶回路２
は切替回路６からのアドレスデータAD５によつ
て指定されるアドレス位置に、このビツト直列デ
ータSD３を１ビツトずつ格納する。このとき切
替回路６によつて、アドレスデータAD５には、
カウンタ７からのアドレスデータAD３が出力さ
れている。
列データSD３が出力される。データ記憶回路２
は切替回路６からのアドレスデータAD５によつ
て指定されるアドレス位置に、このビツト直列デ
ータSD３を１ビツトずつ格納する。このとき切
替回路６によつて、アドレスデータAD５には、
カウンタ７からのアドレスデータAD３が出力さ
れている。
データ記憶回路２へのビツト直列データSD３
の格納が終了すると、カウンタ７はリセツトさ
れ、カウンタ７からのアドレスデータAD３は、
アドレス記憶回路４に供給される。アドレス記憶
回路４はアドレスデータAD４を出力する。切替
回路６はアドレスデータAD５としてアドレスデ
ータAD４を出力する。アドレスデータAD５は
データ記憶回路２に供給され、データ記憶回路２
からビツト直列データSD４が１ビツトずつ読み
出され、ビツト直列データ入力部３１に送られ
る。
の格納が終了すると、カウンタ７はリセツトさ
れ、カウンタ７からのアドレスデータAD３は、
アドレス記憶回路４に供給される。アドレス記憶
回路４はアドレスデータAD４を出力する。切替
回路６はアドレスデータAD５としてアドレスデ
ータAD４を出力する。アドレスデータAD５は
データ記憶回路２に供給され、データ記憶回路２
からビツト直列データSD４が１ビツトずつ読み
出され、ビツト直列データ入力部３１に送られ
る。
アドレス記憶回路４には、出力時にデータ記憶
回路２のアドレス位置を指定するアドレス情報を
出力したいビツト数だけ、出力したいビツト順列
になるようなあらかじめ書き込まれている。この
出力時のアドレス位置を指定するアドレス情報を
適宜決定することによつてビツト順位の変換だけ
でなくデータの挿入、重複、削除を行うこともで
きる。
回路２のアドレス位置を指定するアドレス情報を
出力したいビツト数だけ、出力したいビツト順列
になるようなあらかじめ書き込まれている。この
出力時のアドレス位置を指定するアドレス情報を
適宜決定することによつてビツト順位の変換だけ
でなくデータの挿入、重複、削除を行うこともで
きる。
以下に、データ順位の変換についてより具体的
に述べる。
に述べる。
第１の例として、例えば、ビツト直列データ
SD３が「Ｂ，Ｄ，Ａ，Ｃ」の順に入力され「Ａ，
Ｂ，Ｃ，Ｄ」の順にビツト直列データSD４を出
力したいとする。
SD３が「Ｂ，Ｄ，Ａ，Ｃ」の順に入力され「Ａ，
Ｂ，Ｃ，Ｄ」の順にビツト直列データSD４を出
力したいとする。
この時には、アドレス記憶回路４に第４図ａに
示すようにアドレスデータAD４を書き込んでお
く。
示すようにアドレスデータAD４を書き込んでお
く。
ビツト直列データSD３の格納時には、カウン
タ７の指定によつてデータ記憶回路２にアドレス
“０”から順序よく格納される。
タ７の指定によつてデータ記憶回路２にアドレス
“０”から順序よく格納される。
その後、アドレス記憶回路４の指定によつてデ
ータ記憶回路２からビツト直列データSD４が読
み出される。この時には、「Ｂ，Ｄ，Ａ，Ｃ」は
「Ａ，Ｂ，Ｃ，Ｄ」のビツト順位に変換されてい
る。
ータ記憶回路２からビツト直列データSD４が読
み出される。この時には、「Ｂ，Ｄ，Ａ，Ｃ」は
「Ａ，Ｂ，Ｃ，Ｄ」のビツト順位に変換されてい
る。
また、第２の例として「Ｄ，Ｃ，Ｂ」を「Ａ，
Ｂ，Ｃ，Ｄ」の順に「Ａ」を挿入して送りたい時
には、第４図ｂに示すようにアドレス記憶回路４
にアドレスデータAD４を書き込んでおき、さら
にデータ記憶回路２のアドレス“３”に「Ａ」を
書き込んでおく。そして、格納時にはカウンタ７
のカウントを３回、出力時には４回にする。
Ｂ，Ｃ，Ｄ」の順に「Ａ」を挿入して送りたい時
には、第４図ｂに示すようにアドレス記憶回路４
にアドレスデータAD４を書き込んでおき、さら
にデータ記憶回路２のアドレス“３”に「Ａ」を
書き込んでおく。そして、格納時にはカウンタ７
のカウントを３回、出力時には４回にする。
さらに、第３の例として、「Ｃ，Ａ，Ｂ」を
「Ａ，Ｂ，Ｃ，Ｃ」の順に「Ｃ」を重複させて送
りたい時には、第４図ｃに示すようにアドレス記
憶回路４にアドレスデータAD４を書き込んでお
く。格納時にはカウンタ７のカウントを３回、出
力時には４回にする。
「Ａ，Ｂ，Ｃ，Ｃ」の順に「Ｃ」を重複させて送
りたい時には、第４図ｃに示すようにアドレス記
憶回路４にアドレスデータAD４を書き込んでお
く。格納時にはカウンタ７のカウントを３回、出
力時には４回にする。
さらにまた、第４の例として、「Ｃ，Ａ，Ｄ，
Ｂ」を「Ａ，Ｂ，Ｃ」の順に「Ｄ」を削除して送
りたい時には第４図ｄに示すようにアドレス記憶
回路４にアドレスデータAD４を書き込んでお
く。格納時にはカウンタ７のカウントを４回、出
力時には３回にする。
Ｂ」を「Ａ，Ｂ，Ｃ」の順に「Ｄ」を削除して送
りたい時には第４図ｄに示すようにアドレス記憶
回路４にアドレスデータAD４を書き込んでお
く。格納時にはカウンタ７のカウントを４回、出
力時には３回にする。
このように、本発明のデータ変換方式によれ
ば、データ定義の変更を送信あるいは受信側の装
置におけるプログラムの実行によつて、ビツト直
列データをデータ定義の異なる別のビツト直列デ
ータに変換する代りに、以上のような構成を採用
することにより、前記データ定義変更用プログラ
ムを不要化し得るため、プログラムを簡単化し、
かつ、システム処理速度を向上させることができ
る。
ば、データ定義の変更を送信あるいは受信側の装
置におけるプログラムの実行によつて、ビツト直
列データをデータ定義の異なる別のビツト直列デ
ータに変換する代りに、以上のような構成を採用
することにより、前記データ定義変更用プログラ
ムを不要化し得るため、プログラムを簡単化し、
かつ、システム処理速度を向上させることができ
る。
また、前記アドレス情報格納手段へあらかじめ
格納しておくアドレス情報を適宜決定することに
よつて、データの挿入、重複、削除ができる。
格納しておくアドレス情報を適宜決定することに
よつて、データの挿入、重複、削除ができる。
本発明のデータ変換方式は、アドレス情報格納
手段を追加することにより、ビツト直列データの
各ビツトの出力を書込の順序と異なる順序で読み
出して出力することができるため、ビツト配列の
変換をプログラムによらずに達成できるので、シ
ステム処理速度を向上させることができるという
効果がある。
手段を追加することにより、ビツト直列データの
各ビツトの出力を書込の順序と異なる順序で読み
出して出力することができるため、ビツト配列の
変換をプログラムによらずに達成できるので、シ
ステム処理速度を向上させることができるという
効果がある。
第１図は本発明の第１の実施例を示すブロツク
図、第２図ａ〜ｃは第１図に示す実施例における
アドレスデータを説明するためのアドレス関係
図、第３図は本発明の第２の実施例を示すブロツ
ク図、第４図ａ〜ｄは第３図に示す実施例におけ
るアドレスデータを説明するためのアドレス関係
図である。 １，２……データ記憶回路、３，４……アドレ
ス記憶回路、５……レジスタ、６……切替回路、
７……カウンタ、１０，１１……ビツト直列デー
タ出力部、２０，２１……データ変換部、３０，
３１……ビツト直列データ入力部、SD１，SD
２，SD３，SD４……ビツト直列データ、AD０，
AD１，AD２，AD３，AD４，AD５……アドレ
スデータ。
図、第２図ａ〜ｃは第１図に示す実施例における
アドレスデータを説明するためのアドレス関係
図、第３図は本発明の第２の実施例を示すブロツ
ク図、第４図ａ〜ｄは第３図に示す実施例におけ
るアドレスデータを説明するためのアドレス関係
図である。 １，２……データ記憶回路、３，４……アドレ
ス記憶回路、５……レジスタ、６……切替回路、
７……カウンタ、１０，１１……ビツト直列デー
タ出力部、２０，２１……データ変換部、３０，
３１……ビツト直列データ入力部、SD１，SD
２，SD３，SD４……ビツト直列データ、AD０，
AD１，AD２，AD３，AD４，AD５……アドレ
スデータ。
Claims (1)
- １ 第１のアドレスを出力するアドレス指定手段
と、少なくとも出力したいビツト直列データのビ
ツト数だけ出力したいビツト順序になるように予
じめ前記第１のアドレスに応じて第２のアドレス
が格納されており前記第１のアドレスに応じて前
記第２のアドレスを出力するアドレス情報格納手
段と、入力されたビツト直列データをビツトごと
に格納し前記第２のアドレスに応じて１ビツトず
つ読み出して一連のビツト直列データとして出力
するデータ格納手段とを含むことを特徴とするデ
ータ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10475982A JPS58222340A (ja) | 1982-06-18 | 1982-06-18 | デ−タ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10475982A JPS58222340A (ja) | 1982-06-18 | 1982-06-18 | デ−タ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222340A JPS58222340A (ja) | 1983-12-24 |
| JPS6337411B2 true JPS6337411B2 (ja) | 1988-07-25 |
Family
ID=14389412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10475982A Granted JPS58222340A (ja) | 1982-06-18 | 1982-06-18 | デ−タ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222340A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464935A (en) * | 1977-11-01 | 1979-05-25 | Nec Corp | Transfer control device |
-
1982
- 1982-06-18 JP JP10475982A patent/JPS58222340A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464935A (en) * | 1977-11-01 | 1979-05-25 | Nec Corp | Transfer control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58222340A (ja) | 1983-12-24 |
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