JPS6191755A - デ−タ伝送制御方式 - Google Patents
デ−タ伝送制御方式Info
- Publication number
- JPS6191755A JPS6191755A JP21299884A JP21299884A JPS6191755A JP S6191755 A JPS6191755 A JP S6191755A JP 21299884 A JP21299884 A JP 21299884A JP 21299884 A JP21299884 A JP 21299884A JP S6191755 A JPS6191755 A JP S6191755A
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- JP
- Japan
- Prior art keywords
- data
- signal
- circuit
- control
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
複数のデータ端末とデータセンタとのデータ伝送におい
て、伝送するデータ全中央処理装置の制御によりデータ
形式を変換するデータ伝送制御方式に関する。
て、伝送するデータ全中央処理装置の制御によりデータ
形式を変換するデータ伝送制御方式に関する。
複数のデータ端末とデータセンタとのデータ伝送に使用
するデータは端末機器に使用するデータとはデータ形式
が異るため、データは一度、中央処理装置の制御にて、
記憶回路に記憶させ、これを読み出して、伝送用のデー
タ、成るいは、端末機器用のデータに変換している。
するデータは端末機器に使用するデータとはデータ形式
が異るため、データは一度、中央処理装置の制御にて、
記憶回路に記憶させ、これを読み出して、伝送用のデー
タ、成るいは、端末機器用のデータに変換している。
上記の記憶回路に書込まれるデータは、記憶回路の容量
一杯に書込むようにしている。
一杯に書込むようにしている。
上記のデータは、例えば、第２図に示す如き１データが
６４ビツト以下であり、即ち、各データＡ、データＢ、
データＣ−−−のそれぞれの構成は、主データにスター
ト信号Ｓ１アドレス信号Ａ１終了信号Ｅが付与されてい
て、これらの信号は連続して伝送され、成るいは連続し
て記憶回路に、書込み、成るいは読み出しが行われる０
上記のデータ形式において、主データには各穏類のデー
タ形式のものが使用されているため、主データの中にて
、前記のスタート信号Ｓ１終了信号Ｅと同一ビットが構
成される場合があシ、このため誤りデータが作られるこ
とになる０上記の如き、誤シデータの発生に際しては、
誤りデータがチェックされる為、データ伝送時間を余分
に長くすることになシ、伝送効率を低下させる仁とにな
る。
６４ビツト以下であり、即ち、各データＡ、データＢ、
データＣ−−−のそれぞれの構成は、主データにスター
ト信号Ｓ１アドレス信号Ａ１終了信号Ｅが付与されてい
て、これらの信号は連続して伝送され、成るいは連続し
て記憶回路に、書込み、成るいは読み出しが行われる０
上記のデータ形式において、主データには各穏類のデー
タ形式のものが使用されているため、主データの中にて
、前記のスタート信号Ｓ１終了信号Ｅと同一ビットが構
成される場合があシ、このため誤りデータが作られるこ
とになる０上記の如き、誤シデータの発生に際しては、
誤りデータがチェックされる為、データ伝送時間を余分
に長くすることになシ、伝送効率を低下させる仁とにな
る。
この為、誤りデータが発生しないデータ伝送制御方式の
出現が要望される。
出現が要望される。
第３＠は、従来例のデータ伝送制御方式の構成を示すブ
ロック図である。
ロック図である。
図中、１−１．１−２はデータ端末、２，７゜１０Ｆｉ
中央処理装ｆｌ（以下ＣＰＵと称す）、３゜１１はバス
、４，１２ｔｉデータ伝送装意、５は伝送路、６はデー
タセンタ、８は記憶回路（以下メモリ回路と称す）、９
はデータ変換回路である。
中央処理装ｆｌ（以下ＣＰＵと称す）、３゜１１はバス
、４，１２ｔｉデータ伝送装意、５は伝送路、６はデー
タセンタ、８は記憶回路（以下メモリ回路と称す）、９
はデータ変換回路である。
なお全図を通じ、同一番号は同機器を示す。
第３図に於いて、複数のデータ端末１−１及び １−２
とデータセンタ６間のデータ伝送に於いて、今、データ
端末１−１より、データセンタ６にデータを伝送する場
合、データセンタ６よりデータ端末１−１にリクエスト
信号が伝送路５、パス３を経てＣＰＵ２に送られ、この
信号でＣＰＵ２の制御により、データ伝送装置より、第
２図に示す如きデータが伝送路５を経て、データセンタ
６に送られる。
とデータセンタ６間のデータ伝送に於いて、今、データ
端末１−１より、データセンタ６にデータを伝送する場
合、データセンタ６よりデータ端末１−１にリクエスト
信号が伝送路５、パス３を経てＣＰＵ２に送られ、この
信号でＣＰＵ２の制御により、データ伝送装置より、第
２図に示す如きデータが伝送路５を経て、データセンタ
６に送られる。
データセンタ６に於いて、このデータはＣＰＵ７の制御
により、６４ビツトの記憶容量を有するメモリ回路８に
連続して書込まれ、ＣＰＵ１０の制御により、連続して
読み出され、データ変換回路９にてデータ機器に適合す
るデータ形式に変換され、データ伝送装［１２に入力さ
れる。
により、６４ビツトの記憶容量を有するメモリ回路８に
連続して書込まれ、ＣＰＵ１０の制御により、連続して
読み出され、データ変換回路９にてデータ機器に適合す
るデータ形式に変換され、データ伝送装［１２に入力さ
れる。
上記のメモリ回路８にて、データの連続処理に於いて、
第２図に示す如き主データの中にて、前記に説明した如
くスタート信号Ｓ１成るいは終了信号Ｅが構成されるこ
とが生じ、この為に誤シデータが生じ、データの再チェ
ックが行われることになり、データ伝送効率を低下させ
る。
第２図に示す如き主データの中にて、前記に説明した如
くスタート信号Ｓ１成るいは終了信号Ｅが構成されるこ
とが生じ、この為に誤シデータが生じ、データの再チェ
ックが行われることになり、データ伝送効率を低下させ
る。
以上、説明した如く、従来のデータ伝送制御方式でデー
タを連続して、メモリ回路にて処理するため、主データ
に誤りデータが発生し、この為データの再チェックが行
われ、データ伝送効率を低下させる問題点がある。
タを連続して、メモリ回路にて処理するため、主データ
に誤りデータが発生し、この為データの再チェックが行
われ、データ伝送効率を低下させる問題点がある。
上記の問題点は、中央処理装置より伝送されたデータ書
込み信号にて該データ端末よル前記中央処理装置にて制
御されるデータ記憶回路に記憶される所定長の１データ
を該データ記憶回路にて書込む手段を設け、前記中央処
理装置よりの読み出し信号にて該データ記憶回路より該
１データを読み出す手段を設けた本発明のデータ伝送制
御方式によって解決される。
込み信号にて該データ端末よル前記中央処理装置にて制
御されるデータ記憶回路に記憶される所定長の１データ
を該データ記憶回路にて書込む手段を設け、前記中央処
理装置よりの読み出し信号にて該データ記憶回路より該
１データを読み出す手段を設けた本発明のデータ伝送制
御方式によって解決される。
本発明によれば、メモリ回路に誓込み、成るいは読み出
すデータ形式をメモリ回路の容量以下のデータとし、こ
のデータを１ブロック単位として、メモリ回路に書込み
、書込みの終了信号で、書込まれた１ブロック単位のデ
ータを読み出すことにより、誤シデータの発生を阻止す
る。
すデータ形式をメモリ回路の容量以下のデータとし、こ
のデータを１ブロック単位として、メモリ回路に書込み
、書込みの終了信号で、書込まれた１ブロック単位のデ
ータを読み出すことにより、誤シデータの発生を阻止す
る。
第１図（ａ）は本発明のデータ伝送制御方式の構成を示
す如くブロック図を示す。
す如くブロック図を示す。
図中、６はデータセンタ、１３は制御回路を示す０
第１図（ｂ）は本発明に使用する６４バイト以下の主デ
ータを示す。
ータを示す。
第１図（ｃ）は本発明に使用するフローチャートラ示す
。
。
第１図（ｄ）は本発明に使用するタイムチャートラ示す
。
。
第１図（ｅ）は本発明に使用するメモリ回路の実例で、
４ビツト、６４バイトより構成されている。
４ビツト、６４バイトより構成されている。
第１図（ａ）に於いて、複数のデータ端末１−１及び１
−２とデータセンタ６間のデータ伝送に於いテ、今、デ
ータ端末１−１より、データセンタ６にデータを伝送す
る場合、第１図（ｃ）に示すフローチャートに基すき、
ステップ１００にてＣＰＵ１０よりＣＰＵ７と制御回路
１３に第１図（ｄ）に示す書込み用のレディ信号（Ｒｅ
ａｄｙ信号）を送出する。
−２とデータセンタ６間のデータ伝送に於いテ、今、デ
ータ端末１−１より、データセンタ６にデータを伝送す
る場合、第１図（ｃ）に示すフローチャートに基すき、
ステップ１００にてＣＰＵ１０よりＣＰＵ７と制御回路
１３に第１図（ｄ）に示す書込み用のレディ信号（Ｒｅ
ａｄｙ信号）を送出する。
ステップ１０１にて、制御回路１３よりメモリ回路８に
書込み信号（以下Ｗ信号と称す）を送出し、ＣＰＵ７の
制御によりレディ信号を伝送路５を経て、データ端末１
−１のバス３を経てＣＰＵ２に送る。
書込み信号（以下Ｗ信号と称す）を送出し、ＣＰＵ７の
制御によりレディ信号を伝送路５を経て、データ端末１
−１のバス３を経てＣＰＵ２に送る。
ステップ１０２にて、このレディ信号でＣＰＵ２の制御
により、データ伝送装置より、第１図（ｂ）に示す如き
、アドレスと主データよυなる１ブロツクのデータが伝
送路Ｓを経て、データセンタ６１Ｃ送られる。
により、データ伝送装置より、第１図（ｂ）に示す如き
、アドレスと主データよυなる１ブロツクのデータが伝
送路Ｓを経て、データセンタ６１Ｃ送られる。
ステップ１０３にて、ＣＰＵ７のｍｌ制御により、デー
タをメモリ回路８に書込む。
タをメモリ回路８に書込む。
ステップ１０４にて、データ書込み終了後、ＣＰＵ７よ
り、ＣＰＵｌ０と制御回路１３に、第１図（ｄ）に示す
如き読み出し用のリクエスト信号を送出する。
り、ＣＰＵｌ０と制御回路１３に、第１図（ｄ）に示す
如き読み出し用のリクエスト信号を送出する。
ステップ１０５にて、制御回路１３よりメモリ回路８に
読み出し信号（以下Ｒ信号と称す）ｔ−送る。
読み出し信号（以下Ｒ信号と称す）ｔ−送る。
このＲ信号で、前記のＷ信号はリセットされる。
ステップ１０６にて、このリクエスト信号によりＣＰＵ
ｌ０の１ｊ御により、メモリ回路８よ夕前記のデータを
読み出し、データ変換回路９に入力し、データ変換回路
９にて、データ機器に適合するデータ形式に変換する。
ｌ０の１ｊ御により、メモリ回路８よ夕前記のデータを
読み出し、データ変換回路９に入力し、データ変換回路
９にて、データ機器に適合するデータ形式に変換する。
データ読み出し終了後、ＣＰＵ１０より、ＣＰＵ７に絆
了信号が送出され、以後のデータ受信を受けつける。
了信号が送出され、以後のデータ受信を受けつける。
ステップ１０７にて、データ変換回路９よりのデータは
データ伝送装置に入力される。
データ伝送装置に入力される。
前記の１ブロツクのデータの読み山径に、新らしいデー
タがメモリ回路８に書込まれるので、従来例の如く、デ
ータ誤りの発生が生じない。
タがメモリ回路８に書込まれるので、従来例の如く、デ
ータ誤りの発生が生じない。
以上、説明した如く、本発明によれば、データを１ブロ
ック単位でメモリ回路に書込み、そのデータを読み出す
ので、データ誤りが発生しない効果がある。
ック単位でメモリ回路に書込み、そのデータを読み出す
ので、データ誤りが発生しない効果がある。
第１図（ｊｌ）は本発明のデー′夕伝送制御方式の構成
を示す如くブロック図を示す。 図中、６はデータセンタ、１３はｓｉＪ＆Ｊ回路を示す
０ 第１図（ｂ）は本発明に使用する６４バイト以下の主デ
ータを示す。 第１図（ｃｌは本発明に使用するフローチャートを示す
。 第１図（ｄ）は本発明に使用するタイムチャートをで、
４ビツト、６４バイトより構成されている。 第２図は従来例の１データで、６４バイト以内に、各デ
ータＡ、データＢ、データＣ−−−が収納されている。 ｍ３図は、従来例のデータ伝送制御方式の構成を示すブ
ロック図である。 図中、１−１．１−２はデータ端末、２，７゜１０は中
央処理装置（以下ＣＰＵと称す）、３゜１１はバス、４
．１２はデータ伝送装置、５は伝送路、６はデータセン
タ、８は記憶回路（以下メモリ回路と称す）、９はデー
タ変換回路、１３は制御回路である。 坏 １ 口 算 １ 図 （ｄ） （ｅ）
を示す如くブロック図を示す。 図中、６はデータセンタ、１３はｓｉＪ＆Ｊ回路を示す
０ 第１図（ｂ）は本発明に使用する６４バイト以下の主デ
ータを示す。 第１図（ｃｌは本発明に使用するフローチャートを示す
。 第１図（ｄ）は本発明に使用するタイムチャートをで、
４ビツト、６４バイトより構成されている。 第２図は従来例の１データで、６４バイト以内に、各デ
ータＡ、データＢ、データＣ−−−が収納されている。 ｍ３図は、従来例のデータ伝送制御方式の構成を示すブ
ロック図である。 図中、１−１．１−２はデータ端末、２，７゜１０は中
央処理装置（以下ＣＰＵと称す）、３゜１１はバス、４
．１２はデータ伝送装置、５は伝送路、６はデータセン
タ、８は記憶回路（以下メモリ回路と称す）、９はデー
タ変換回路、１３は制御回路である。 坏 １ 口 算 １ 図 （ｄ） （ｅ）
Claims (1)
- 複数のデータ端末からのデータを中央処理装置にて制御
してデータセンタに伝送するデータ伝送制御方式に於い
て、前記中央処理装置より伝送されたデータ書込み信号
にて該データ端末より前記中央処理装置にて制御される
データ記憶回路に記憶される所定長の１データを該デー
タ記憶回路にて書込む手段を設け、前記中央処理装置よ
りの読み出し信号にて該データ記憶回路より該１データ
を読み出す手段を設けたことを特徴とするデータ伝送制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21299884A JPS6191755A (ja) | 1984-10-11 | 1984-10-11 | デ−タ伝送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21299884A JPS6191755A (ja) | 1984-10-11 | 1984-10-11 | デ−タ伝送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6191755A true JPS6191755A (ja) | 1986-05-09 |
Family
ID=16631779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21299884A Pending JPS6191755A (ja) | 1984-10-11 | 1984-10-11 | デ−タ伝送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010159898A (ja) * | 2009-01-07 | 2010-07-22 | Sharp Corp | 熱風ヒーター |
-
1984
- 1984-10-11 JP JP21299884A patent/JPS6191755A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010159898A (ja) * | 2009-01-07 | 2010-07-22 | Sharp Corp | 熱風ヒーター |
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